WO2002103807A1 - Transistor a effet de champ a jonction laterale - Google Patents

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Shin Harada
Kenichi Hirotsu
Hiroyuki Matsunami
Tsunenobu Kimoto
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Sumitomo Electric Industries, Ltd.
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a lateral junction field-effect transistor, and more particularly, to a structure of a lateral junction field-effect transistor capable of reducing on-resistance while maintaining good withstand voltage performance.
  • JFET Joint Field Effect
  • Transistor is to apply a reverse bias voltage from the gate electrode to the pn junction provided on the side of the channel region through which the carrier passes, thereby expanding the depletion layer from the pn junction to the channel region, Controls the conductance of the area and performs operations such as switching.
  • the horizontal J FET refers to one in which carriers move parallel to the element surface in the channel region.
  • the carrier of the channel may be an electron (n-type) or a hole (p-type), but usually, in a JFET using SiC for the semiconductor substrate, the channel region is often an n-type impurity region.
  • the carrier of the channel is an electron, and thus the channel region is an n-type impurity region.
  • the channel region may be a p-type impurity region.
  • Figure 7 is a sectional view showing a conventional lateral JFET (U.S. Patent Registration No. 5, 264, 713 Junction Field- Effect Transistor Formed in Silicon Carbide) 0 p -type S i C substrate 1 1 0 p + -type on An epitaxial layer 112 is arranged thereon, and an n-type channel layer 114 is formed thereon. Above the channel layer 114, an n-type source region 116 is placed on one side, and an n-type drain region 118 is placed on the other side, sandwiching the trench 124. A source electrode 120 and a drain electrode 122 are arranged at the center.
  • JFET U.S. Patent Registration No. 5, 264, 713 Junction Field- Effect Transistor Formed in Silicon Carbide
  • a gate contact layer 130 is formed on the back surface of the SiC substrate 110, and a gate electrode (not shown) is provided thereon. Depth through source / drain regions 1 16, 1 18 and into channel layer 1 14 A trench is provided in the second conductive type epitaxial layer 114 between the bottom of the trench 124 and the first conductive type epitaxial layer 112. Is formed.
  • the value of the concentration of the p-type impurity in the epitaxial layer 112 is higher than the value of the n-type concentration in the epitaxial layer 114 including the channel, and the depletion layer is formed by applying a reverse bias voltage to the junction. It is configured to expand toward channels. When the depletion layer blocks the channel, the current cannot pass through the channel, so that the channel is turned off. Therefore, it is possible to control whether the depletion layer blocks the channel region by adjusting the magnitude of the reverse bias voltage. As a result, for example, by adjusting the reverse bias voltage between the gate and the source, it is possible to perform the on / off control of the current.
  • FIG. 8 is a cross-sectional view illustrating a channel, a source, a drain, and a gate for explaining the withstand voltage performance of the lateral JFET.
  • FIG. 9 is a cross-sectional view illustrating the electric field distribution between the drain / gate at the time of a breakdown voltage.
  • the electric field distribution shown in Fig. 9 is the electric field distribution in the n-type epitaxial layer from the p-type epitaxial layer to the drain electrode.
  • Emax represents the breakdown electric field when the distance W from the drain to the pn junction is the depletion layer. This Emax can be expressed as in the following equation (1).
  • q is the elementary charge
  • Nd is the distance from the drain electrode to the pn junction.
  • ⁇ s is the dielectric constant of the semiconductor.
  • the breakdown voltage Vb that is, the breakdown voltage is given by the following equations (2) to (4).
  • Vdgmax is the maximum voltage that can be applied between the drain and the gate
  • Vgs is the gate-source voltage required to turn off.
  • Vb Vdgmax- Vgs (2)
  • Vdgmax q NdW2 / (2 ⁇ s) (3)
  • Vgs qNdh2 / (2 ⁇ s) (4)
  • Vgs is larger than in equation (4), and Vb is smaller than in equation (2). That is, the withstand voltage performance is degraded.
  • An object of the present invention is to provide a lateral JFET having a structure capable of further reducing on-resistance while maintaining high withstand voltage performance.
  • a gate region layer containing a first conductivity type impurity concentration higher than the material concentration instead of the electric field distribution normally seen at the junction (PN junction) between the first conductivity type impurity and the second conductivity type impurity, the electric field distribution of an equal electric field close to a parallel plate type capacitor Will be realized. As a result, it is possible to reduce the on-resistance while maintaining the withstand voltage, as compared with the conventional structure of the lateral JFET.
  • the second semiconductor layer and the third semiconductor layer have substantially the same impurity concentration.
  • a first semiconductor layer containing a first conductivity type impurity located on a semiconductor substrate and a first semiconductor layer located on the first semiconductor layer are provided.
  • the impurity concentration being higher than the impurity concentration of the second semiconductor layer.
  • the distance between the uppermost portion of the first semiconductor layer and the lowermost portion of the gate region layer is increased by a diffusion potential at a junction between the second semiconductor layer and the gate region layer. It is characterized in that it is smaller than the interval between layers.
  • the second semiconductor layer sandwiched between the first semiconductor layer and the gate region layer has an impurity concentration substantially the same as that of the gut region layer and has the same potential.
  • An area is provided.
  • the distance between the uppermost part of the impurity-implanted region and the lowermost part of the gate region layer is a diffusion potential at a junction between the second semiconductor layer and the gate region layer.
  • the distance between the lowermost part of the impurity-implanted region and the uppermost part of the first semiconductor layer is smaller than twice the distance between the expanding depletion layers, and the diffusion at the junction between the second semiconductor layer and the impurity-implanted region. It is smaller than the space between the depletion layers that spreads with the potential.
  • the channel resistance can be more effectively reduced, and the on-resistance can be further reduced.
  • a distance between an uppermost portion of the impurity injection region closest to the gate region layer and a lowermost portion of the gate region layer is set such that the distance between the second semiconductor layer and the gate region is smaller.
  • the spacing between the impurity-implanted regions is smaller than twice the distance between the depletion layers at the junction with the layer and the depletion layer at the junction between the second semiconductor layer and the gate region.
  • the distance between the lowermost part of the impurity injection region closest to the first semiconductor layer and the uppermost part of the first semiconductor layer is smaller than twice the distance between the layers, and the distance between the second semiconductor layer and the impurity It is smaller than the space between the depletion layers that spreads due to the diffusion potential at the junction with the implantation region.
  • a lower surface is provided so as to have a region extending to the first semiconductor layer and a region extending to the second semiconductor layer, and the lower surface has a concentration higher than an impurity concentration of the second semiconductor layer. And a gut region layer containing an impurity concentration of one conductivity type.
  • the thickness of the second semiconductor layer and the thickness of the third semiconductor layer are substantially the same, and the impurity concentration of the third semiconductor layer is the same as that of the second semiconductor layer. It is provided at a concentration approximately half of the impurity concentration.
  • the thickness of the third semiconductor layer is approximately half of the thickness of the second conductor layer, and the impurity concentration of the third semiconductor layer and the impurity concentration of the second semiconductor layer are different. And concentration are provided almost identically.
  • the third semiconductor layer located between the gate region layer and the drain region layer and the second semiconductor layer in a range where the third semiconductor layer is in contact with the third semiconductor layer are all required. Can be filled by the depletion layer. As a result, a horizontal JFET having a large withstand voltage can be easily obtained without increasing the thickness of the second semiconductor layer or increasing the resistance.
  • the third semiconductor layer Each of the gate region layer, the second semiconductor layer, and the third semiconductor layer is depleted so that the entire second semiconductor layer in the area in contact with the third semiconductor layer can be deplete
  • FIG. 1 is a schematic diagram for explaining the operation principle of the horizontal J FET based on the present invention.
  • FIG. 3 is a cross-sectional view showing a structure of a horizontal JFET in Example 2 based on the present invention.
  • FIG. 4 is a cross-sectional view illustrating a structure of a horizontal JFET in Example 3 based on the present invention.
  • FIG. 5 is a cross-sectional view showing the structure of a horizontal JFET in Example 4 based on the present invention.
  • FIG. 6 is a cross-sectional view showing the structure of the horizontal JFET in Example 5 based on the present invention.
  • FIG. 7 is a cross-sectional view showing the structure of a horizontal J F.ET according to the related art.
  • FIG. 8 is a schematic diagram for evaluating the withstand voltage of the horizontal J FET in the conventional technology.
  • FIG. 9 is a diagram showing the relationship between the maximum voltage g max that can be applied between the source Z drain and the channel impurity concentration.
  • FIG. 10 is a diagram showing the relationship between the maximum current Vdgmax that can be applied between the drain and the gate and the impurity concentration of the channel layer.
  • FIG. 1 is a schematic diagram for conceptually explaining the operation principle of the present invention.
  • FIG. 1 illustrates the electric field distribution between the gate region and the drain region, the electric field distribution between the gate region and the source region can be similarly considered.
  • the basic structure of a lateral JFET based on the present invention is composed of an n-type semiconductor layer 3 composed of an n-type impurity region and a p-type impurity region on the n-type semiconductor layer 3! ) Type semiconductor layer 8. Furthermore, this: extends into the n-type semiconductor layer 3 in the p-type semiconductor layer 8 and has a concentration higher than the impurity concentration of the n-type semiconductor layer 3!
  • Type impurity concentration Including a p + -type gate region layer 7, and an n-type impurity concentration higher than the impurity concentration of the n-type semiconductor layer 3, which is located at a predetermined distance from the p + -type gate region layer 7. And an n + -type drain region layer 9.
  • the Poisson equation of the ⁇ -type semiconductor layer 3 can be expressed as the following equation (5).
  • a SiC single crystal substrate is used regardless of the conductivity type.
  • a P-type epitaxial layer 2 as a first semiconductor layer containing an impurity of the first conductivity type is provided on the SiC single crystal substrate 1.
  • an n-type epitaxial layer 3 is provided as a second semiconductor layer containing a second conductive type impurity having a higher impurity concentration than the P-type epitaxial layer 2. It has been done.
  • this n-type epitaxial layer 3 there is a p-type epitaxial layer as a third semiconductor layer.
  • a char layer 6 is provided.
  • n + -type source containing n-type Epitakishi catcher Le layer 3 impurity of a second conductivity type concentration higher than the impurity concentration of the A region layer 5 and an n + type drain region layer 9 are provided. Also, between the source region layer 5 and the drain region layer 9, the first conductive layer having a concentration higher than the impurity concentration of the n-type epitaxial layer 3 is formed so that the lower surface extends into the n-type epitaxial layer 3.
  • a p + -type gate region layer 7 containing a type impurity is provided.
  • n + type source region layer 5 On the surfaces of the n + type source region layer 5, the n + type drain region layer 9, and the p + type gate region layer 7, a source electrode 10, a gate electrode 11, and a drain electrode 12 are provided, respectively. I have. Note that a p + type semiconductor layer 4 reaching the p ⁇ type epitaxial layer 2 is formed beside the source region layer 5.
  • the thickness of the n-type epitaxial layer 3 is 1. ⁇
  • the thickness (d) of the source region layer 5 and the drain region layer 9 is 0. 5 / m
  • the impurity concentration of the p-type epitaxial layer 6 and the impurity concentration of the n-type epitaxial layer 3 are equal to 1.2 ⁇ 1017 cm— 3
  • the thickness (h) of the p-type epitaxial layer 2 is 3.0 ⁇
  • L gd is 2.2 ⁇ .
  • L gs 0 and a is 160 nm.
  • an electric field distribution of an equal electric field close to that of a parallel plate type capacitor is realized instead of the electric field distribution observed in a normal PN junction.
  • the second semiconductor layer By making the impurity concentration of the type epitaxial layer 6 equal to that of the type epitaxial layer 6, it is possible to more effectively reduce the on-resistance while maintaining the breakdown voltage.
  • Lateral J FET is in the upper Symbol Example 1, p-type Epita Kisharu layer 6 is provided on the n-type Epitakisharu layer 3, this; the type Epitakisharu layer 6, n + -type source region of The lateral JFET in this embodiment includes the layer 5, the n + type drain region layer 9, and the p + type gate region layer 7.
  • the p-type epitaxial layer 6 is formed on the n-type epitaxial layer 3.
  • the n-type epitaxial layer 3 is provided with an n + -type source region layer 5, an n + -type drain region layer 9, and a p + -type gate region layer 7.
  • Other configurations are the same as those in the first embodiment.
  • the distance between the uppermost portion of the p-type epitaxial layer 2 and the lowermost portion of the p + -type gate region layer 7 (a) Force n-type epitaxial layer 3 and .p + -type gate region It is provided so as to be smaller than the interval of the depletion layer which is expanded by the diffusion potential at the junction with the layer 7. As a result, the channel is completely pinched off at the time of the gate OV due to the depletion layer which is expanded by the diffusion potential, so that a normally-off type can be realized.
  • the lateral JFET of the present embodiment has the same basic structure as the lateral JFET of the first embodiment, and the n-type FET in a region sandwiched between the P-type epitaxial layer 2 and the p + -type gate region layer 7. It is characterized in that one impurity implanted region 17 having substantially the same impurity concentration as the p + -type gate region layer 7 and having the same potential is provided in the epitaxial layer 3.
  • the distance (al) between the uppermost portion of the impurity-implanted region 17 and the lowermost portion of the p + -type gate region layer 7 is defined by the n-type epitaxial layer 3 and the p + -type gate region layer 7.
  • the lateral JFET of the present embodiment has the same basic structure as the lateral JFET of the third embodiment, and the n-type region in the region sandwiched between the P— type epitaxial layer 2 and the p + type gate region layer 7. It is characterized in that a plurality of impurity implantation regions 17a and 17b having substantially the same impurity concentration as p + -type gate region layer 7 and having the same potential are provided in epitaxial layer 3.
  • the spacing (al) force n-type between the bottom of the impurity implantation area 17 a of the top and the p + -type gate region layer 7 that is closest to the p + -type gate region layer 7 Epitakisharu
  • the distance between the impurity implanted regions 17 a and 17 b is smaller than twice the distance between the depletion layers that expands due to the diffusion potential at the junction between the layer 3 and the p + -type gut region layer 7.
  • Example 5 With reference to FIG. 6, the structure of the lateral JFET in this embodiment will be described.
  • the structure of each of the embodiments described above in order to increase the device withstand voltage, it is necessary to lower the impurity concentration of the n-type epitaxial layer 3 and increase the thickness in the substrate depth direction. In this case, a problem occurs that the resistance value of the n-type epitaxial layer 3 rapidly increases. In addition, when the thickness of the n-type epitaxial layer 3 in the substrate depth direction is increased, a problem that it becomes difficult to control the channel thickness occurs.
  • a p-type epitaxial layer 6 A located between the ⁇ + -type gate region layer 7 A and the n + -type drain region layer 9, The p + -type gate region layer 7A, the n-type epitaxial layer 3A, and the p-type gate layer 3A, so that the entire n-type epitaxial layer 3A in the area where the epitaxial layer 6A contacts The impurity concentration of the type epitaxial layer 6A and the thickness in the substrate depth direction are selected.
  • the p + -type gate region layer 7A is formed along the direction in which the p + -type gate region layer 7A extends (the X direction of the substrate (see FIG. 1)). It has a region 7L provided so as to reach the epitaxial layer 2 and a region 7H provided so as to reach the n-type epitaxial layer 3A.
  • the horizontal JFET according to the present invention it is possible to provide a horizontal JFET having a structure in which the on-resistance is further reduced while maintaining high withstand voltage performance.

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Description

明細書 横型接合型電界効果トランジスタ
技術分野
この発明は、 横型接合型電界効果トランジスタに関し、 より特定的には、 良好 な耐圧性能を維持したままオン抵抗を低減可能とする横型接合型電界効果トラン ジスタの構造に関する。 背景技術
接合型電界効果トランジスタ （以下、 J F E T (Junction Field Effect
Transistor)と称する）は、 キヤリァが通過するチャネル領域の側部に設けられた p n接合に、 ゲート電極から逆バイアス電圧を印加することにより、 p n接合か らの空乏層をチャネル領域へ広げ、 チャネル領域のコンダクタンスを制御してス イッチング等の動作を行う。 このうち、 横型 J F E Tは、 チャネル領域において キャリアが素子表面に平行に移動するものをいう。
チャネルのキャリアは電子 （n型） でも正孔 （p型） でもよいが、 通常、 半導 体基板に S i Cを用いる J F E Tにおいては、 チャネル領域を n型不純物領域と することが多いため、 以後の説明では便宜上、 チャネルのキャリアは電子、 した がってチャネル領域は n型不純物領域として話を進める力 チャネル領域を p型 不純物領域とする場合もあることは言うまでもない。
図 7は、 従来の横型 J F E Tを示す断面図である （米国特許登録番号 5, 264, 713 Junction Field-Effect Transistor Formed in Silicon Carbide) 0 p型 S i C基板 1 1 0 上に p +型のェピタキシャル層 1 1 2が配置され、 その 上に n-型のチャネル層 1 1 4が形成されている。 チャネル層 1 1 4の上には、 トレンチ 1 2 4をはさんで、 一方に n型のソース領域 1 1 6が、 また他方には n 型のドレイン領域 1 1 8が配置され、 それぞれの上にソース電極 1 2 0とドレイ ン電極 1 2 2とが配置されている。 S i C基板 1 1 0の裏面側には、 ゲートコン タクト層 1 3 0が形成され、 その上にゲート電極 （図示せず） が設けられている。 ソース/ドレイン領域 1 1 6 , 1 1 8を通りチャネル層 1 1 4の中にいたる深さ を有するトレンチ 1 2 4が設けられ、 トレンチ 1 2 4の底部と第 1導電型のェピ タキシャル層 1 1 2との間の、 第 2導電型のェピタキシャル層 1 1 4にはチヤネ ルが形成されている。
ェピタキシャル層 1 1 2における p型不純物の濃度の値は、 チャネルを含むェ ピタキシャル層 1 1 4における n型の濃度の値よりも高く、 接合部への逆バイァ ス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。 空乏 層がチャネルを塞いだとき、 電流がチャネルを通過することができないため、 ォ フ状態となる。 このため、 逆バイアス電圧の大きさを加減することにより、 空乏 層がチャネル領域を遮断するか否か制御することが可能となる。 この結果、 たと えば、 ゲート ·ソース間の逆バイアス電圧を加減することにより、 電流のオンォ フ制御を行なうことが可能となる。
大電流のオンオフ制御を行なう場合、 消費電力等の低減をはかるために、 オン 抵抗を低下させることが非常に望ましい。 しかしながら、 チャネル厚さやチヤネ ノレ層の不純物濃度を高めることによりオン抵抗を低減させようとすると、 耐圧性 能が低下する問題がある。
図 8は、 横型 J F E Tの耐圧性能を説明するための、 チャネル、 ソース、 ドレ ィンおよぴゲートを示す断面図である。 また、 図 9は、 破壊電圧時のドレイソ / ゲート間の電界分布を説明する断面図である。 図 9に示す、 電界分布は p型ェピ タキシャル層からドレイン電極にいたる間の n型ェピタキシャル層内の電界分布 である。 この図 9中で、 Emax は、 ドレインから p n接合にいたる間の距離 Wを 空乏層としたときの破壌電界を表わす。 この Emax は、 次の （1 ) 式のように表 示することができる。 ただし、 qは素電荷、 Ndはドレイン電極から p n接合に いたる間の. n型不純物濃度、 ε sは半導体の誘電率を表わす。
Figure imgf000004_0001
ソース接地の場合、 破壊発生時にドレイン 'ゲート間電圧が最大となっている ため、 破壊電圧 Vb、 すなわち耐圧は、 次の （2 ) 〜 （4 ) 式によって与えられ る。 ここで、 Vdgmax は、 ドレイン .ゲート間に印加できる最大電圧であり、 ま た、 Vgsは、 オフ状態にするのに必要なゲート ·ソース間電圧である。
Vb = Vdgmax- Vgs ( 2 ) Vdgmax= q NdW2/(2 ε s) (3)
Vgs= qNdh2/(2 ε s) (4)
オン抵抗を低下させるには、 次の 2つの直接的な方法がある。 この 2つの場合 について、 耐圧性能が向上するか否力 \ すなわち Vbが増大するか否か検討する。
(a) チヤネノレ厚さ hを増やした場合 （不純物濃度は変えない） ：
(4) 式より Vgsが大きくなり、 このため、 （2) 式より Vbが減少する。 す なわち、 耐圧性能は劣化してしまう。
(b) チャネルを含む n型ェピタキシャル層の n型不純物濃度 Nd を増やした 場合 （Vgs は不変とする。 すなわち、 n型不純物濃度は増大させるが、 チヤネ ル厚さ hは小さくする。 ） ：
n型ェピタキシャル層の n型不純物濃度が変わると （1) 式より Emax が増大 し、 上記に示さない関係式により Wは減少する。 上述の関係式から直接導出する ことはできないが、 耐圧 Vdgmax と n型不純物濃度との関係は、 図 1 0のように 求めることができる。 図 1 0によれば、 不純物濃度の増加につれて耐圧 Vdgmax が低下することが分かる。 .
上記のように、 横型 J FETのオン抵抗を直接的に低下させたのでは、 耐圧性 能を劣化させてしまうことが分かる。 発明の開示
本発明は、 高い耐圧性能を維持した上で、 さらにオン抵抗を低くすることがで きる構造を有する横型 J FETを提供することを目的とする。
この発明に基いた横型 J FETの一つの局面においては、 半導体基板上に位置 する第 1導電型不純物を含む第 1半導体層と、 上記第 1半導体層の上に位置し、 上記第 1半導体層の不純物濃度よりも高い濃度の第 2導電型不純物を含む第 2半 導体層と、 上記第 2半導体層の上に位置し、 第 1導電型不純物を含む第 3半導体 層と、 上記第 3半導体層中において所定の間隔を隔てて設けられ、 上記第 2半導 体層の不純物濃度よりも高い濃度の第 2導電型の不純物を含むソース Zドレイン 領域層と、 上記第 3半導体層中の上記ソース ドレイン領域層の間において、 下 面が上記第 2半導体層にまで延在するように設けられ、 上記第 2半導体層の不純 物濃度よりも高い濃度の第 1導電型の不純物濃度を含むゲート領域層とを備える。 上-記構造を採用することにより、 通常の第 1導電型不純物と第 2導電型不純物 の接合 （P N接合） で見られる電界分布ではなく、 平行平板型のコンデンサに近 い等電界の電界分布が実現することになる。 その結果、 従来構造の横型 J F E T に比べて、 耐圧を保持したまま、 オン抵抗を下げることが可能になる。
また、 上記発明において好ましくは、 上記第 2半導体層と、 上記第 3半導体層 との不純物濃度が略同じである。 この構成にすることにより、 より効果的に、 耐 圧を保持したまま、 オン抵抗を最も下げることが可能になる。
この発明に基いた横型 J F E Tの他の局面においては、 半導体基板上に位置す る第 1導電型不純物を含む第 1半導体層と、 上記第 1半導体層の上に位置し、 上 記第 1半導体層の不純物濃度よりも高い濃度の第 2導電型不純物を含む第 2半導 体層と、 上記第 2半導体層中において所定の間隔を隔てて設けられ、 上記第 2半 導体層の不純物濃度よりも高い濃度の第 2導電型の不純物を含むソース/ドレイ ン領域層と、 上記第 2半導体層中の上記ソース/ドレイン領域層の間に設けられ、 上記第 2半導体層の不純物濃度よりも高い濃度の第 1導電型の不純物濃度を含む ゲート領域層とを備える。
上記構造を採用することにより、 通常の第 1導電型不純物と第 2導電型不純物 の接合 （P N接合） で見られる電界分布ではなく、 平行平板型のコンデンサに近 い等電界の電界分布が実現することになる。 その結果、 従来構造の横型 J F E T に比べて、 耐圧を保持したまま、 オン抵抗を下げることが可能になる。
また、 上記発明において好ましくは、 上記第 1半導体層の最上部と上記ゲート 領域層の最下部との間の間隔が、 上記第 2半導体層と上記ゲート領域層との接合 における拡散電位で拡がる空乏層の間隔よりも小さいことを特徴とする。 この構 成を採用することにより、 ノーマリオフを実現させることが可能になる。 .
また、 上記発明において好ましくは、 上記第 1半導体層と上記ゲート領域層と に挟まれた上記第 2半導体層に、 上記グート領域層と略同じ不純物濃度を有し、 かつ同電位を有する不純物注入領域が設けられる。 この構成を採用することによ り、 より効果的にチャネル抵抗をさらに低下させることが可能になり、 さらにォ ン抵抗を低下させることが可能になる。 また、 上記発明において好ましくは、 上記不純物注入領域が 1つ設けられる。 この構成を採用することにより、 実効的なチヤネノレ厚が大きくなるため、 より効 果的にオン抵抗を低下させることが可能となる。
また、 上記発明において好ましくは、 上記不純物注入領域の最上部と上記ゲー ト領域層の最下部との間の'間隔が、 上記第 2半導体層と上記ゲート領域層との接 合における拡散電位で拡がる空乏層の間隔の 2倍よりも小さく、 上記不純物注入 領域の最下部と上記第 1半導体層の最上部との間の間隔が、 上記第 2半導体層と 上記不純物注入領域との接合における拡散電位で拡がる空乏層の間隔のよりも小 さい。 この構成を採用することにより、 ノーマリオフを実現させることが可能に なる。
また、 上記発明において好ましくは、 上記不純物注入領域が 2以上設けられる。 この構成を採用することにより、 より効果的にチャネル抵抗をさらに低下させる ことが可能になり、 さらにオン抵抗を低下させることが可能になる。
また、 上記発明において好ましくは、 上記ゲート領域層に最も近接する上記不 純物注入領域の最上部と上記ゲート領域層の最下部との間の間隔が、 上記第 2半 導体層と上記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の 2 倍よりも小さく、 上記不純物注入領域同士の間隔が、 上記第 2半導体層と上記ゲ 一ト領域層との接合における拡散電位で拡がる空乏層の間隔の 2倍よりも小さく、 上記第 1半導体層に最も近接する上記不純物注入領域の最下部と上記第 1半導体 層の最上部との間の間隔が、 上記第 2半導体層と上記不純物注入領域との接合に おける拡散電位で拡がる空乏層の間隔よりも小さい。 この構成を採用することに より、 ノーマリオフを実現させることが可能になる。
この発明に基いた横型 J F E Tのさらに他の局面においては、 半導体基板上に 位置する第 1導電型不純物を含む第 1半導体層と、 上記第 1半導体層の上に位置 し、 上記第 1半導体層の不純物濃度よりも高い濃度の第 2導電型不純物を含む第 2半導体層と、 上記第 2半導体層の上に位置し、 第 1導電^不純物を含む第 3半 導体層と、 上記第 3半導体層中において所定の間隔を隔てて設けられ、 上記第 2 半導体層の不純物濃度よりも高い濃度の第 2導電型の不純物を含むソースノドレ ィン領域層と、 上記第 3半導体層中の上記ソース/ドレイン領域層の間において、 下面が上記第 1半導体層にまで延在する領域と、 上記第 2半導体層にまで延在す る領域とが存在するように設けられ、 上記第 2半導体層の不純物濃度よりも高い 濃度の第 1導電型の不純物濃度を含むグート領域層とを備える。
また、 上記発明において好ましくは、 上記第 2半導体層の厚さと上記第 3半導 体層の厚さとが略同一であり、 上記第 3半導体層の不純物濃度が、 上記第 2半導 体層の不純物濃度の略半分の濃度に設けられる。
また、 上記発明において好ましくは、 上記第 3半導体層の厚さが、 上記第 2導 体層の厚さの略半分であり、 上記第 3半導体層の不純物濃度と、 上記第 2半導体 層の不純物濃度とが、 略同一に設けられる。
この構成を採用することにより、 所定電圧の印加時に、 ゲート領域層とドレイ ン領域層との間に位置する第 3半導体層と、 この第 3半導体層が接する範囲の第 2半導体層をすベて空乏層によって満たすことが可能になる。 その結果、 第 2半 導体層の厚さの増加、 抵抗値の増加を招くことなく、 容易に耐圧値の大きい横型 J F E Tを得ることが可能になる。
この発明に基いた横型 J F E Tのさらに他の局面においては、 半導体基板上に 位置する第 1導電型不純物を含む第 1半導体層と、 上記第 1半導体層の上に位置 し、 上記第 1半導体層の不純物濃度よりも高い濃度の第 2導電型不純物を含む第 2半導体層と、 上記第 2半導体層の上に位置し、 第 1導電型不純物を含む第 3半 導体層と、 上記第 3半導体層中において所定の間隔を隔てて設けられ、 上記第 2 半導体層の不純物濃度よりも高い濃度の第 2導電型の不純物を含むソース領域層 およびドレイン領域層と、 上記第 3半導体層中の上記ソース領域層と上記ドレイ ン領域層の間に設けられる第 1導電型の不純物濃度を含むゲート領域層とを備え、 所定電圧の印加時に、 上記グート領域層と上記ドレイン領域層との間に位置する 上記第 3半導体層と、 この第 3半導体層が接する範囲の上記第 2半導体層をすベ て空乏層化することが可能なように、 上記ゲート領域層、 上記第 2半導体層、 お よび上記第 3半導体層のそれぞれの厚さと不純物濃度とが設定される。
この構成を採用採用することにより、 第 2半導体層の厚さの増加、 抵抗値の増 加を招くことなく、 容易に耐圧値の大きい横型 J F E Tを得ることが可能になる。 図面の簡単な説明
図' 1は、 本発明に基いた横型 J F E Tの動作原理を説明するための模式図であ る。
図 2は、 本発明に基いた実施例 1における横'型 J F E Tの構造を示す断面図で め 0
図 3は、 本発明に基いた実施例 2における横型 J F E Tの構造を示す断面図で ある。
図 4は、 本発明に基いた実施例 3における横型 J F E Tの構造を示す断面図で あ 。
図 5は、 本発明に基いた実施例 4における横型 J F E Tの構造を示す断面図で ある。
図 6は、 本発明に基いた実施例 5における横型 J F E Tの構造を示す断面図で ある。
図 7は、 従来技術における横型 J F. E Tの構造を示す断面図である。
図 8は、 従来技術における横型 J F E Tの耐圧を評価するための模式図である。 図 9は、 ソース Zドレイン間に印加できる最大電圧 g m a Xとチャネルの 不純物濃度との関係を示す図である。
図 1 0は、 ドレイン 'ゲート間に印加できる最大電流 V d g m a Xとチャネル 層の不純物濃度との関係を示す図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明に基いた実施の形態について説明する。 図 1は、 本発明の動作原理を概念的に説明するための模式図である。 なお、 図 1において は、 ゲート領域とドレイン領域との間における電界分布について説明しているが、 ゲート領域とソース領域との間における電界分布についても同様に考えることが できる。 本発明に基いた横型 J F E Tの基本的構造は、 n型の不純物領域からな る n型半導体層 3と、 この n型半導体層 3の上に p型の不純物領域からなる！)型 半導体層 8とを備える。 さらに、 この: p型半導体層 8中には、 n型半導体層 3に まで延在し、 n型半導体層 3の不純物濃度よりも高い濃度の！)型の不純物濃度を 含む、 p+型ゲート領域層 7と、 この; p+型ゲート領域層 7に対して所定の間隔を 隔てて位置し、 n型半導体層 3の不純物濃度よりも高い濃度の n型の不純物濃度 を含む'、 n+型ドレイン領域層 9とが設けられている。
上記構成における、 p+型グート領域層 7と ΐι+型ドレイン領域層 9との間の電 界分布について、 以下説明する。
η型半導体層 3のポアソン方程式は、 下記 （5) 式のようにあらわすことがで さる。
d Ex/ a χ + 3 Ey/d y + d Ez/ d z=- p/ ε ■ ■ (5)
：空間電荷密度 ε ：誘電率
ここで、 Ex=0であるため、 （5) 式は、 下記 （6) 式のようにあらわすこ とができる。
9 Εγ/d y = - ρ/ε - 3 Εζ/3 ζ - - (6)
上記構造においては、 外部からの電圧は y方向に印加されるが、 空乏層は y方 向だけでなく、 z方向にも延び、 d Ez/d z =- ρ ε · ■ (7) に近い関係 が成り立つ。
このため、 3 Ey/3 y = 0つまり、 Ey= c o n s t a n tに近い条件が成り 立つ。 上記構造においては、 通常の PN接合で見られる電界分布ではなく、 平行 平板型のコンデンサに近い等電界の電界分布が実現することになる。 その結果、 従来構造の横型 J FETに比べて、 耐圧を保持したまま、 オン抵抗を下げること が可能になる。 以下、 上記構造を採用した横型 J FETの具体的な構造の実施例 について説明する。
(実施例 1 )
図 2を参照して、 本実施例における横型 J FETの構造について説明する。 半 導体基板として、 導電型は問わず S i C単結晶基板を用いる。 この S i C単結晶 基板 1の上には、 図 2に示すように、 第 1導電型の不純物を含む第 1半導体層と しての P—型ェピタキシャル層 2が設けられている。 この p-型ェピタキシャル層 2の上には、 P-型ェピタキシャル層 2よりも不純物濃度が高い濃度の第 2導電 型の不純物を含む第 2半導体層としての n型ェピタキシャル層 3が設けられてい る。 この n型ェピタキシャル層 3の上には、 第 3半導体層としての p型ェピタキ シャル層 6が設けられている。
こ-の p型ェピタキシャル層 6の中には、 所定の間隔を隔てて、 n型ェピタキシ ャル層 3の不純物濃度よりも高い濃度の第 2導電型の不純物を含む n+型のソー ス領域層 5、 および n+型のドレイン領域層 9が設けられている。 また、 ソース 領域層 5、 およびドレイン領域層 9の間において、 下面が n型ェピタキシャル層 3の中にまで延在するように、 n型ェピタキシャレ層 3の不純物濃度よりも高い 濃度の第 1導電型の不純物を含む p +型ゲート領域層 7が設けられている。
n+型のソース領域層 5、 n+型のドレイン領域層 9、 および p+型ゲート領域層 7の表面には、 それぞれソース電極 1 0、 ゲート電極 1 1、 ドレイン電極 1 2カ 設けられている。 なお、 ソース領域層 5の横には、 p-型ェピタキシャル層 2に 達する p +型の半導体層 4が形成されている。
上記構成からなる横型 J FETにおいて、 耐圧が 500Vの場合において、 n 型ェピタキシャル層 3の厚さを 1. Ο μπι、 ソース領域層 5、 およびドレイン領 域層 9の厚さ （d) を 0. 5 / m、 p型ェピタキシャル層 6、 および n型ェピタ キシャル層 3の不純物濃度を両者等しく 1. 2 X 1 017cm—3とし、 p -型ェピ タキシャル層 2の厚さ （h) を 3. 0 μτη 不純物濃度を 1 · 0 X 1 016 c m-3 とした場合、 L g dは、 2, 2 μπιとなる。 また、 ノーマリオフ型の場合には、 L g s =0、 aく 1 60 nmとなる。
以上、 この実施例の構造によれば、 通常の PN接合で見られる電界分布ではな く、 平行平板型のコンデンサに近い等電界の電界分布が実現することになる。 そ の結果、 従来構造の横型 J FETに比べて、 耐圧を保持したまま、 オン抵抗を下 げることが可能になる。 .
また、 上記第 2半導体層と！)型ェピタキシャル層 6との不純物濃度を両者等し くすることにより、 より効果的に、 耐圧を保持したまま、 オン抵抗を最も下げる ことが可能になる。
(実施例 2)
図 3を参照して、 本実施例における横型 J FETの構造について説明する。 上 記実施例 1における横型 J FETは、 n型ェピタキシャル層 3の上に p型ェピタ キシャル層 6が設けられ、 この; 型ェピタキシャル層 6に、 n+型のソース領域 層 5、 n+型のドレイン領域層 9、 および p+型ゲート領域層 7が設けられている 力 本実施例における横型 J FETは、 n型ェピタキシャル層 3の上に p型ェピ タキシャル層 6を設けず、 n型ェピタキシャル層 3に、 n+型のソース領域層 5、 n +型のドレイン領域層 9、 および p+型ゲート領域層 7を設けていることを特徴 としている。 他の構成は、 実施例 1と同じである。
上記構成によっても、 通常の PN接合で見られる電界分布ではなく、 平行平板 型のコンデンサに近い等電界の電界分布が実現することになる。 その結果、 従来 構造の横型 J FETに比べて、 耐圧を保持したまま、 オン抵抗を下げることが可 能になる。
また、 上記構成において、 P—型ェピタキシャル層 2の最上部と p+型ゲート領 域層 7の最下部との間の間隔 （a) 力 n型ェピタキシャル層 3と. p+型ゲート 領域層 7との接合における拡散電位で拡がる空乏層の間隔よりも小さくなるよう に設ける。 これにより、 拡散電位によって拡がる空乏層により、 ゲート OVの時 に、 チャネルが完全にピンチオフするため、 ノーマリオフ型を実現させることが 可能になる。
(実施例 3)
図 4を参照して、 本実施例における横型 J FETの構造について説明する。 本 実施例における横型 J F E Tは、 上記実施例 1における横型 J F E Tと基本的構 造は同じであり、 P—型ェピタキシャル層 2と p+型ゲート領域層 7とに挟まれた 領域の n型ェピタキシャル層 3中に、 p+型ゲート領域層 7と略同じ不純物濃度 からなり、 かつ同電位を有する一つの不純物注入領域 17が設けられていること を特徴としている。
上記構成によっても、 通常の PN接合で見られる電界分布ではなく、 平行平板 型のコンデンサに近い等電界の電界分布が実現することになる。 その結果、 従来 構造の横型 J FETに比べて、 耐圧を保持したまま、 オン抵抗を下げることが可 能になる。
また、 上記構成において、 不純物注入領域 17の最上部と p+型ゲート領域層 7の最下部との間の間隔 （a l) 力 n型ェピタキシャル層 3と p+型ゲート領 域層 7との接合における拡散電位で拡がる空乏層の間隔の 2倍よりも小さく、 不 純物注入領域 1 7の最下部と p-型ェピタキシャル層 2の最上部との間の間隔 (a"2) 1S n型ェピタキシャル層 3と不純物注入領域 17との接合における拡 散電位で拡がる空乏層の間隔よりも小さくなるように設けることにより、 拡散電 位によって拡がる空乏層により、 ゲート OVめ'時に、 チャネルが完全にピンチォ フするため、 ノーマリオフ型を実現させることが可能になる。
' (実施例 4)
図 5を参照して、 本実施例における横型 J FETの構造について説明する。 本 実施例における横型 J FETは、 上記実施例 3における横型 J FETと基本的構 造は同じであり、 P—型ェピタキシャル層 2と p+型ゲート領域層 7とに挟まれた 領域の n型ェピタキシャル層 3中に、 p+型ゲート領域層 7と略同じ不純物濃度 からなり、 かつ同電位を有する複数の不純物注入領域 17 a, 17 bが設けられ ていることを特徴としている。
上記構成によっても、 通常の PN接合で見られる電界分布ではなく、 平行平板 型のコンデンサに近い等電界の電界分布が実現することになる。 その結果、 従来 構造の横型 J FETに比べて、 耐圧を保持したまま、 オン抵抗を下げることが可 能になる。
また、 上記構成において、 p+型ゲート領域層 7に最も近接する不純物注入領 域 17 aの最上部と p+型ゲート領域層 7の最下部との間の間隔 （a l) 力 n 型ェピタキシャル層 3と p+型グート領域層 7との接合における拡散電位で拡が る空乏層の間隔の 2倍よりも小さく、 不純物注入領域 17 a, 17 b同士の間隔 (d) 力 n型ェピタキシャル層 3と p+型ゲート領域層 7との接合における拡 散電位で拡がる空乏層の間隔の 2倍よりも小さく、 P—型ェピタキシャル層 2に 最も近接する不純物注入領域 17 bの最下部と p—型ェピタキシャノレ層 2の最上 部との間の間隔 （a 2) 力 n型ェピタキシャノレ層 3と不純物注入領域 1 7 a, 1 7 bとの接合における拡散電位で拡がる空乏層の間隔のよりも小さくなるよう に設けられることにより、 拡散電位によって拡がる空乏層により、 ゲート OVの 時に、 チャネルが完全にピンチオフするため、 ノーマリオフ型を実現させること が可能になる。
(実施例 5) 図 6を参照して、 本実施例における横型 J F E Tの構造について説明する。 上 述した各実施例の構造においては、 素子耐圧を大きくするためには、 n型ェピタ キシャル層 3の不純物濃度を低濃度にし、 その基板深さ方向の厚みを大きくする 必要があるが、 その場合、 n型ェピタキシャル層 3の抵抗値が急激に大きくなる 問題が発生する。 また、 n型ェピタキシャル層 3の基板深さ方向の厚みを大きく した場合には、 チャネル厚の制御が困難になる問題が発生する。
そこで、 本実施例においては、 上記実施例 1の構造と比較した場合を、 図 7を 参照して説明する。 なお、 実施例 1の構造と同一箇所については、 同一の参照番 号を付し、 詳細な説明は省略する。
本実施例における横型 J F E Tの場合、 所定電圧の印加時に、 ρ +型ゲート領 域層 7 Aと n +型ドレイン領域層 9との間に位置する p型ェピタキシャル層 6 A と、 この p型ェピタキシャル層 6 Aが接する範囲の n型ェピタキシャル層 3 Aを すべて空乏層化することが可能となるように、 p +型ゲート領域層 7 A、 n型ェ ピタキシャル層 3 A、 および、 p型ェピタキシャル層 6 Aの不純物濃度、 および、 基板深さ方向の厚みが選択されている。
具体的には、 本実施例においては、 p +型ゲート領域層 7 Aは、 p +型ゲート領 域層 7 Aが延びる方向に沿って （基板の X方向 （図 1参照） ） P—型ェピタキシ ャル層 2にまで達するように設けられる領域 7 Lと、 n型ェピタキシャル層 3 A にまで達するように設けられる領域 7 Hとを有している。
また、 p型ェピタキシャル層 6 Aの不純物濃度 （ND) 、 および、 基板深さ方 向の厚み （d p ) と、 p +型ゲート領域層 7 Aの不純物濃度 （NA) 、 および、 基 板深さ方向の厚み （d n ) との関係において、 d p = d nの場合には、 2 NA= NDに設けられ、 2 d p = d nの場合には、 NA- NDに設けられるようにしてい る。
上記関係を満たす構成を採用することにより、 所定電圧の印加時に、 P +型ゲ 一ト領域層 7 Aと n +型ドレイン領域層 9との間に位置する P型ェピタキシャル 層 6 Aと、 この p型ェピタキシャル層 6 Aが接する範囲の n型ェピタキシャル層 3 Aをすベて空乏層化することが可能となり、 n型ェピタキシャル層 3 Aの厚さ の増加、 抵抗値の増加を招くことなく、 耐圧値の大きい横型 J F E Tを得ること が可能になる。
上記において、 本発明の実施の形態について説明を行なったが、 上記に開示さ れた本発明の実施の形態はあくまで例示であって、 本発明の範囲はこれら発明の 実施の形態に限定されない。 本発明の範囲は、 '特 請求の範囲の記載によって示 され、 さらに特許請求の範囲の記載と均等の意味おょぴ範囲内でのすべての変更 を含むことを意図するものである。 産業上の利用可能性
本発明に係る横型 J F E Tによれば、 高い耐圧性能を維持した上で、 さらにォ ン抵抗を低くした構造を有する横型 J F E Tを提供することができる。

Claims

請求の範囲
1. 半導体基板 (1) 上に位置する第 1導電型 （p) 不純物を含む第 1半導体層 (2) と、
前記第 1半導体層 （2) の上に位置し、 前記第 1半導体層 （2) の不純物濃度 よりも高い濃度の第 2導電型 (n) 不純物を含む第 2半導体層 （3) と、 前記第 2半導体層 （3) の上に位置し、 第 1導電型 （p) 不純物を含む第 3半 導体層 （6) と、
前記第 3半導体層 （6) 中において所定の間隔を隔てて設けられ、 前記第 2半 導体層 （3) の不純物濃度よりも高い濃度の第 2導電型 (n) の不純物を含むソ ース ドレイン領域層 （5， 9) と、
前記第 3半導体層 (6) 中の前記ソース Zドレイン領域層 （5， 9) の間にお いて、 下面が前記第 2半導体層 （3) にまで延在するように設けられ、 前記第 2 半導体層 (3) の不純物濃度よりも高い濃度の第 1導電型 (p) の不純物濃度を 含むゲート領域層 （7) と、
を備える、 横型接合型電界効果トランジスタ。
2. 前記第 2半導体層 （3) と、 前記第 3半導体層 （6) との不純物濃度が略同 じである、 請求項 1に記載の横型接合型電界効果トランジスタ。
3. 前記第 1半導体層 （2) の最上部と前記ゲート領域層の最下部との間の間隔 前記第 2半導体層 （3) と前記ゲート領域層との接合における拡散電位で拡 がる空乏層の間隔よりも小さいことを特徴とする、 請求項 1に記載の横型接合型 電界効果トランジスタ。
4. 前記第 1半導体層 （2) と前記ゲート領域層 （7) とに挟まれた前記第 2半 導体層 （3) に、 前記ゲート領域層 (7) と略同じ不純物濃度を有し、 かつ同電 位を有する不純物注入領域 （17， 17 a, 17 b) が設けられる、 請求項 1に 記載の横型接合型電界効果トランジスタ。
5. 前記不純物注入領域 （17) が 1つ設けられる、 請求項 4に記載の横型接合 型電界効果トランジスタ。
6. 前記不純物注入領域 （1 7) の最上部と前記ゲート領域層 (7) の最下部と の間の間隔が、 前記第 2半導体層 (3) と前記ゲート領域層 (7) との接合にお ける拡散電位で拡がる空乏層の間隔の 2倍よりも小さく、
前記不純物注入領域 （1 7) の最下部と前記第 1半導体層 （2) の最上部との 間の間隔が、 前記第 2半導体層 (3) と前記不純物注入領域 （1 7， 1 7 a, 1 7 b) との接合における拡散電位で拡がる空乏層の間隔よりも小さい、 請求項 5 に記載の横型接合型電界効果トランジスタ。
7. 前記不純物注入領域 (1 7 a, 1 7 b) が 2以上設けられる、 請求項 4に記 載の横型接合型電界効果トランジスタ。
8. 前記ゲート領域層 （7) に最も近接する前記不純物注入領域 （1 7 a) の最 上部と前記ゲート領域層 （7) の最下部との間の間隔が、 前記第 2半導体層
(3) と前記ゲート領域層 （7) との接合における拡散電位で拡がる空乏層の間 隔の 2倍よりも小さく、
前記不純物注入領域 （1 7 a , 1 7 b) 同士の間隔が、 前記第 2半導体層 (3) と前記グー.ト領域層 （7) との接合における拡散電位で拡がる空乏層の間 隔の 2倍よりも小さく、
前記第 1半導体層 （2) に最も近接する前記不純物注入領域 （1 7 b) の最下 部と前記第 1半導体層 （2) の最上部との間の間隔が、 前記第 2半導体層 (3) と前記不純物注入領域 （1 7 b) との接合における拡散電位で拡がる空乏層の間 隔のよりも小さい、 請求項 7に記載の横型接合型電界効果トランジスタ。
9. 前記第 2半導体層 （3) の厚さと前記第 3半導体層 （6) の厚さとが略同一 であり、
前記第 3半導体層 (6) の不純物濃度が、 前記第 2半導体層'（3) の不純物濃 度の略半分の濃度に設けられる、 請求項 1に記載の横型接合型電界効果トランジ スタ。
1 0. 前記第 3半導体層 （6) の厚さが、 前記第 2導体層の厚さの略半分であり、 前記第 3半導体層 （6) の不純物濃度と、 前記第 2半導体層 （3) の不純物濃 度と力 略同一に設けられる、 請求項 1に記載の横型接合型電界効果トランジス タ。
1 1. 半導体基板 （1) 上に位置する第 1導電型 （p) 不純物を含む第 1半導体 層 （2) と、
前記第 1半導体層 （2) の上に位置し、 前記第 1半導体層 （2) の不純物濃度 よりも高い濃度の第 2導電型 （n) 不純物を含む第 2半導体層 (3) と、 前記第 2半導体層 (3) 中において所定の間隔を隔てて設けられ、 前記第 2半 導体層 （3) の不純物濃度よりも高い濃度の第 2導電型 (n) の不純物を含むソ ース /ドレイン領域層 （5, 9) と、
前記第 2半導体層 (3) 中の前記ソース Zドレイン領域層 （5， 9) の間に設 けられ、 前記第 2半導体層 （3) の不純物濃度よりも高い濃度の第 1導電型 (p) の不純物濃度を含むゲート領域層 （7) と、
を備える、 横型接合型電界効果トランジスタ。
12. 半導体基板 (1) 上に位置する第 1導電型 （p) 不純物を含む第 1半導体 層 （2) と、
前記第 1半導体層 (2) の上に位置し、 前記第 1半導体層 （2) の不純物濃度 よりも高い濃度の第 2導電型 (n) 不純物を含む第 2半導体層 （3) と、 前記第 2半導体層 （3) の上に位置し、 第 1導電型 （p) 不純物を含む第 3半 導体層 (6) と、
前記第 3半導体層 (6) 中において所定の間隔を隔てて設けられ、 前記第 2半 導体層 (3) の不純物濃度よりも高い濃度の第 2導電型 （n) の不純物を含むソ ース /ドレイン領域層 （5, 9) と、
前記第 3半導体層 （6) 中の前記ソース Zドレイン領域層 （5， 9) の間にお いて、 下面が前記第 1半導体層 (2) にまで延在する領域と、 前記第 2半導体層 (3) にまで延在する領域とが存在するように設けられ、 前記第 2半導体層 (3) の不純物濃度よりも高い濃度の第 1導電型 (p) の不純物濃度を含むグー ト領域層 （7A) と、
を備える、 横型接合型電界効果トランジスタ。
13. 半導体基板 （1) 上に位置する第 1導電型 （p) 不純物を含む第 1半導体 層 （2) と、
前記第 1半導体層 (2) の上に位置し、 前記第 1半導体層 （2) の不純物濃度 よりも高い濃度の第 2導電型 （n) 不純物を含む第 2半導体層 （3) と、 前記第 2半導体層 (3) の上に位置し、 第 1導電型 （p) 不純物を含む第 3半 導体層 (6) と、
前記第 3半導体層 （6) 中において所定の間隔を隔てて設けられ、 前記第 2半 導体層 (3) の不純物濃度よりも高い濃度の第' 2導電型 （n) の不純物を含むソ ース領域層 （5) およびドレイン領域層 (9) と、
前記第 3半導体層 （6) 中の前記ソース領域層 （5) と前記ドレイン領域層 (9) の間に設けられる第 1導電型 （p) の不純物濃度を含むゲート領域層 (7) と、 を備え、
所定電圧の印加時に、 前記ゲート領域層 （7) と前記ドレイン領域層 (9) と の間に位置する前記第 3半導体層 （6) と、 この第 3半導体層 （6) が接する範 囲の前記第 2半導体層 （3) をすベて空乏層化することが可能なように、 前記ゲ ート領域層 （7) 、 第 2半導体層 （3) 、 および前記第 3半導体層 (6) のそれ ぞれの厚さと不純物濃度とが設定される、 横型接合型電界効果
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