CN104617155A - 一种改善esd防护能力的jfet - Google Patents

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Abstract

本申请公开了一种改善ESD防护能力的JFET，保持源极到漏极的距离c不变，减小源极到栅极的距离a同时增大漏极到栅极的距离b，以提高该JFET的ESD防护能力。通过以上结构设计，本申请可以在不增加JFET面积、不降低JFET其他性能的前提下，大幅提升JFET的ESD防护能力。

Description

一种改善ESD防护能力的JFET
技术领域
本申请涉及一种JFET(结型场效应晶体管)器件。
背景技术
场效应晶体管(FET)分为结型(JFET)和金属-氧化物型(MOSFET)两种。请参阅图1，这是一种现有的n型JFET的剖面结构示意图。在轻掺杂的p型衬底上先形成中高掺杂的p阱或p型外延层，然后以离子注入工艺在p阱或p型外延层中形成n阱，最后在n阱中形成一个p型重掺杂区和两个n型重掺杂区。该JFET的沟道在n阱中且位于p型重掺杂区之下、p阱或p型外延层之上，沟道的高度为h。该JFET为常开器件，p型重掺杂区和p型衬底相连接且从背面(即p型衬底下方)引出作为器件的栅极，位于p型重掺杂区两侧的两个n型重掺杂区分别作为器件的源极和漏极。该JFET主要用于音频采集放大等应用场景。通常，源极到栅极的距离a等同于漏极到栅极的距离b。
不同的应用场景对于JFET的ESD(静电放电)防护能力有不同的要求。一般应用中源极直接接地，或者源极和栅极通过二极管等方法接在一起后接地(如图2所示)，所以JFET主要关注漏极和栅极的ESD防护能力。为了适应一些应用市场，必须改善JFET的栅极和漏极的ESD防护能力。
发明内容
本申请所要解决的技术问题是提供一种具有比现有的JFET具有更好ESD防护能力的新型JFET，同时不增加现有JFET的面积。
为解决上述技术问题，本申请提供了一种改善ESD防护能力的JFET，保持源极到漏极的距离c不变，减小源极到栅极的距离a同时增大漏极到栅极的距离b，以提高该JFET的ESD防护能力。
通过以上结构设计，本申请可以在不增加JFET面积、不降低JFET其他性能的前提下，大幅提升JFET的ESD防护能力。
附图说明
图1是一种现有的n型JFET的剖面结构示意图；
图2是现有的n型JFET在应用时源极和栅极的连接关系示意图；
图3是JFET发生ESD时沟道被耗尽区夹断的示意图；
图4是本申请所给出的n型JFET的剖面结构示意图。
具体实施方式
前面已经提及JFET的源极一般直接接地，或者源极和栅极通过二极管等方法接在一起后接地，因此JFET的漏源ESD测试最终测的是栅漏结(p型重掺杂区和n阱所形成的pn结)的ESD防护能力。请参阅图3，JFET发生ESD时，一般ESD脉冲电压非常高，沟道会完全夹断，此时的耗尽区为图3中的斜线填充区域。由于沟道完全夹断，ESD脉冲高压主要降落在p型重掺杂区和漏端n型重掺杂区之间的n阱上。耗尽区内冶金结(p型掺杂与n型掺杂的分界面)处的电场强度最大，且该电场强度与耗尽区的宽度成反比，与耗尽区两端的压降成正比。由于ESD脉冲电压都很高，p型重掺杂区和漏端n型重掺杂区之间的n阱能够完全耗尽。所以在ESD脉冲电压一定的前提下，漏端n型重掺杂区距离栅极p型重掺杂区越远，可以产生压降的区域越多。这表明耗尽区越宽，电场强度就越低，JFET表现出来的ESD能力就越强。所以要提升JFET的ESD防护能力，可以增大漏端n型重掺杂区到栅极p型重掺杂区的距离，但是简单地增加该距离会增加JFET的面积。
一方面为了提高JFET的ESD防护能力，本申请加大了漏极到栅极的距离。另一方面为了不增加JFET的面积，本申请减小了源极到栅极的距离，从而使得源极到漏极的距离保持不变。由此形成的n型JFET如图4所示，在保持源极到漏极的距离c不变的前提下，通过增大漏极到栅极的距离b和减小源极到栅极的距离a，以提高JFET的ESD防护能力。所述源极到栅极的距离a是指源极n型重掺杂区的侧壁与栅极p型重掺杂区的侧壁的最小间距。所述漏极到栅极的距离b是指漏极n型重掺杂区的侧壁与栅极p型重掺杂区的侧壁的最小间距。所述源极到漏极的距离c是指源极n型重掺杂区的侧壁与漏极n型重掺杂区的侧壁的最小间距。
JFET在一般的应用中，栅极与源极之间会有+/-2V以内的偏压，所以源极到栅极的距离a应留有一定安全范围，具体取值根据实际需求确定。a的典型取值在0.5～2μm之间。
假设图1所示的现有JFET中a＝b＝6μm，图4所示的本申请JFET中a＝2μm而b＝10μm，显然两者的c相同因而面积保持一致。对这两个JFET进行ESD防护的实验结果如下表所示：
ESD测试电压 现有JFET 本申请JFET
静态ESD测试 1KV Pass 2KV Pass
动态ESD测试 1.5KV Pass 3.5KV Pass
由上表可知，本申请的JFET通过测试(Pass)的静态和动态ESD电压均显著地高于现有JFET，这表明本申请的结构设计的确能在不增加JFET面积的前提下提高ESD防护能力。
以上仅以n型JFET对本申请进行示例性说明，本申请的技术方案同样适用于p型JFET。
以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (7)

1.一种改善ESD防护能力的JFET，其特征是，保持源极到漏极的距离c不变，减小源极到栅极的距离a同时增大漏极到栅极的距离b，以提高该JFET的ESD防护能力。
2.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述源极到栅极的距离a是指源极n型重掺杂区的侧壁与栅极p型重掺杂区的侧壁的最小间距。
3.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述漏极到栅极的距离b是指漏极n型重掺杂区的侧壁与栅极p型重掺杂区的侧壁的最小间距。
4.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述源极到漏极的距离c是指源极n型重掺杂区的侧壁与漏极n型重掺杂区的侧壁的最小间距。
5.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述JFET的面积保持不变。
6.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述JFET包括n型JFET或p型JFET。
7.根据权利要求1所述的改善ESD防护能力的JFET，其特征是，所述源极到栅极的距离a在0.5到2μm之间。
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