TW558830B - Semiconductor memory device including shadow RAM - Google Patents

Description

558830 五、發明說明（1 ) 發明背景 發明領域 本發明揭示一種靜態隨機存取記憶體（SRAM)，尤其以 添加鐵電電容器在SRAM所構成一種具有記憶體胞（cell) 之陰影式RAM，用於當供給電源時以高速來讀取及寫入 SRAM胞，及當沒有供給電源時保持鐵電電容器之非揮 發性儲存。 •習用技術之說明 習用靜態隨機存取記憶體（SRAM)包括例如第1A圖電 路圖示所示之兩CMOS反相器的正反器（flip flop)。進 一步，構成正反器之NM0S電晶體Q0及Q1的汲極構成 儲存節點N0及N 1。兩儲存節點N0及N 1分別地經由作 用爲轉換閘之NMOS電晶體Q4及Q5來連接到負位元線 BLN及正位元線BLT。構成轉換閘之NMOS電晶體Q4 及Q5的個別閘極連接到共用字線WL。負位元線BLN 及正位元線BLT成對，而其中連接用於比較及放大兩位 元線之電壓而未圖示的感測放大器（sense amplifier)。 同時，陰影式隨機存取記憶體（RAM)是以添加鐵電電 容器在上述SRAM之儲存節點N0及N1所構成（下文中 簡稱爲SRAM )。第1B圖是日本專利公報第2000-29 3 9 89號所述陰影式RAM之實例的電路圖示。部份和 第1 A圖所示SRAM相同電路以相同符號來表示，而其 說明省略。根據陰影式RAM，在鐵電電容器F0及fi之 一側上的個別端連接到兩儲存節點N0和N 1，而在個別 558830 五、發明說明（2) 鐵電電容器F0及F 1之另一側上的兩端連接到平板線 PL。平板線PL連接到圖示外側之平板線驅動電路。 當供給電源時，陰影式RAM設定在電源電壓Vcc之 1/2，即，Vcc/2及在供給電源所執行讀出及寫入資料實 施和習用一般SRAM相同。當電源切斷時，實施儲存交 換作業來位移（shift)正反器所儲存資料到鐵電電容器F0 及F 1之極化方向。在儲存時間期間中，所儲存資料以 驅動平板線PL到Vcc/2至Vcc進一步至0V同時保持字 線W在未致動狀態，來儲存爲鐵電電容器F0及F 1之剩 磁極化的方向。進一步，當啓動電源時，實施重現交換 作業（recall operation of switching)來位移鐵電電容器所 保持資料到正反器。在重現時間期間中，以鐵電電容器 所儲存爲剩磁極化之資料，以啓動正反器之電源來重製 在正反器，而保持字線WL及平板線P 1在未致動狀態。 如此，陰影式RAM可作用爲非揮發性記憶體，正反器 所儲存資料即使在經歷切斷及重新啓動電源之後也可以 該記憶體來保留，同時，讀出及寫入資料可如同習用 SRAM地實施。 爲了在半導體基體（矽基體）上形成此一陰影式RAM ，必需在儘可能較上層處形成鐵電電容器。因爲在鐵電 電容器中，陶瓷薄層大致使用爲在下電極及上電極間之 介電絕緣膜，而且，因爲鐵電膜是由氧化物所製成，所 以當鐵電膜曝露在去氧化大氣時，產生氧缺乏，降低電 阻，在電極間之漏電流增加，而產生鐵電極化量之減少、 558830 五、發明說明（3) 介電常數之降低及其他電氣性質之劣化。因此’在各種 金屬配線層已經形成之後，配線鐵電電容器在所能夠形 成之多層配線結構的最上層處，使得鐵電電容器不曝露 在去氧化大氣。 第1 0圖之剖面圖示表示沿第1 1 A圖之剖線AA’所取 之剖面，而第11A、11B及11C圖及第11A、12B圖之 個別圖示是沿著剖面圖線a至e所觀察的圖示。在第1〇 圖中，所構成之構造，其中形成具有MOS電晶體之電 晶體層3 00提供在矽基體1上，而在電晶體層3 0 0以上 提供多層連續性積疊之配線層，形成具有第一中間層絕 緣膜312、第一配線層301、第二中間層絕緣膜312、第 二配線層3 02、第三中間層絕緣膜3 13、第三配線層303 、第四中間層絕緣層3 1 4、鐵電電容器層（第四配線層 )3 04、第五中間絕緣膜315、第五配線層3 05及鈍化膜 3 16° 第11A圖表示電晶體層3 00，包含在矽基體1上所形 成N-型擴散層32 1及P-型擴散層322及閘極電極323 及字線（WL)3 24之多矽晶配線。第11B圖表示第一配線 層301，包含第一中繼配線326，經第一插頭3 25連接 到電晶體層300之個別擴散層321及3 22。進一步，插 頭以充塡導電材料在中間層絕緣膜處所形成之接點，而 使得上層326及下層321及3 22相互地連接。第11C圖 表示第二配線層302，包含：以第二插頭327來連接到 第一配線層301之電源線（Vcc)3 28、接地（GND)線329、 558830 五、發明說明（4) 以並聯連接電晶體層3 00之字線來降低字線總電阻之第 二字線（WL)330、及連接到第一中繼配線326之第二中 繼配線3 3 1。 第12A圖表示第三配線層3 03，包含··以第三插頭 3 3 2來連接到第二配線層3 02之位元線（BLN、BLT)333 、連接到第二中繼配線3 3 1之第三中繼配線3 3 4。第 12B圖表示第四配線層3 04，包含以第四插頭3 3 5來連 接到第三中繼配線3 3 4之鐵電電容器3 3 6 ;及第五配線 層3 05包含進一步以第五插頭3 40來連接之上層平板線 (PL)341。鐵電電容器3 3 6是以下電極3 27、鐵電絕緣膜 338及上電極3 34之積層結構來構成，下電極337連接 到第三中繼配線層3 3 4，而上電極3 3 4連接到平板線 341 ° 如此，根據上述陰影式RAM (下文中稱爲習用型式陰 影式RAM)，爲了鐵電電容器336連接到構成反相器之 NMOS電晶體Q0及Q1的個別儲存節點N0及N1，形成 電晶體層3 00經由第一至第中間層絕緣膜311至3 34來 連接到鐵電電容器336之較下電極337的結構。即，第 一至第三配'線層301至303個別形成具有第一至第三中 繼配線3 26、33 1及3 3 4，而第一致第四中間層絕緣膜 311至314形成具有插頭325、327、332及335。 如此，根據陰影式RAM，第一至第三配線層3 0 1至 3 0 3，除了用於構成SRAM所需要之配線外，也有需要 配置個別中繼配線3 26、331及334之空間，而且所請 558830 五、發明說明（5) 求用於單一記憶體胞（c e 11) M C之胞面積加大。結果’在 陰影式RAM之儲存電容器獲致高電容構造中形成危 害 ° 參照第1 3至1 5B圖用於比較，將說明第1 A圖所示 SRAM結構。第13圖是其垂直剖面圖示，第14A及14B 圖及第1 5 A及1 5B圖是沿著其線a所觀察之配置圖示’ 而有4層結構所構成之SRAM。在第13圖中所構成構造 ，其中在矽基體1上提供形成具有MOS電晶體之電晶 體層400 ;在電晶體層400上，提供多具有第一中間層 絕緣膜4 1 1，第一配線層4 0 1，第二中間層絕緣膜4 1 2， 第二配線層402，第三中間層絕緣膜4 1 3，第三配線層 4 03及鈍化層414，之多層之配線層連續積疊。 第14A圖表示電晶體層400，具有在矽基體1處所形 成之N-型擴散層421及P-型擴散層422，及閘極電極 423及字線424之多矽晶配線層。第14B圖表示第一配 線層401，包含經由第一插頭425來連接到電晶體層 400之個別擴散層421及422的第一中繼配線426。第 15A圖表示第二配線層402，包含：經由第二插頭42 7 來連接到第一中繼配線426之電源線（Vcc)428及接地 (GND)線429 ;並聯連接電晶體層之工作線424來降低 工作線總電阻的第二字線（2WL)430 ;及第二中繼配線 431。第15B圖是第三配線層403包含經由第三插頭432 來連接到第二中繼配線431之位元線（BLN、BLT)433。 當比較四層結構SRAM及習用型式陰影式RAM之個 558830 五、發明說明（6) 別層時，習知在習用型式陰影式RAM之情形中，除了 電源線3 28，接地（GND)線329及第二字線3 3 0之外， 在第13圖所示SRAM之第二配線層402中有需要第二 中繼配線33 1做爲外加之多數配線；而且除了在第三配 線層3 03之位元線3 3 3之外，在SRAM之第三配線層 3 03中有需要第三中繼配線3 34做爲外加之多數配線。 在設計構成陰影式RAM，以配置配線對應在第二配線層 及第三配線層處分別地所需要做爲陰影式RAM之多加 配線的第二中繼配線及第三中繼配線，而沒有改變四層 結構SRAM之佈置。然而，在鄰接配線間之間距變狹窄 ，而且以照相刻印技術來形成配線層沒有提供安全餘量 (m a r g i η)，因而造成在鄰接配線間之短路。尤其，在第 三配線層中，如在SRAM之情形中，二條位元線對齊； 在習用型式陰影式RAM之情形中，配置第三中繼配線 3 34，以沿著個別之兩條成對位元線3 3 3來提供的狀態 ，而電氣地連接在上層處的鐵電電容器，因此’要求使 得位元線間之間距增加該量。因此’根據使得在位元線 間之間距增加，有改變全部配線層之布置’包括在最底 層處之電晶體層，而且鑑於延伸字線方向中之長度LW ，及延伸位元線方向中之長度LB，延伸陰影式RAM字 線方向之長度變成比較s R AM之記憶體格長度更長，而 在半導體基板上之記憶格的格面積比較SRAM之面積則 增加。進一步，增加記憶體格之格面積，必需改變記億 體格之周邊電路諸如解碼器、讀出放大器等’在設計中 558830 五、發明說明（7) 之比例愛變加大而且許多設計步驟增加。 進一步，如第16A、16B及16C圖所示，提供一種減 少多數層之三層配線結構的SRAM °在三層配線結構之 SRAM的情形中，雖然其記憶體格之格面積是由多少大 於第13至15C圖所示SRAM之格面積來形成，但是減 少許多配線層面。相同於第13至15C圖所示SRAM之 第16A、16B及16C圖所示個別層的布置圖示部份，附 加相同符記。第16A圖表示電晶體層400，具有形成在 矽基體1處之個別N-型及P-型擴散層421及422、及閘 電極423及字線424之多矽晶配線層。第16B圖表示第 一配線層401，包含電源線428、第二字線430、及經第 一插頭425來連接到電晶體層400之個別擴散層421的 第一中繼配線層426。第16C圖所示第三配線層403， 包含GND線429及經由第一中繼配線426所連接之位 元線433。 第17A及17B圖及第18A及18B圖表示對照三層結 、構SRAM之陰影式RAM布置圖示。進一步，相同於第 1 0至1 2B圖之部份附加相同符記。第1 7A圖表示電晶 體層3〇〇，具有在矽基體1處所形成之個別N-型及P-型 擴散層321及322，及閘極電極323及字線324之多矽 晶配線。第17B圖表示第一配線層面301，包含經由第 一插頭3 25來連接到電晶體層3 00之擴散層32 1及322 的電源線（Vcc)3 2 8及接地（GND)線3 2 9、第二字線（2WL) 3 30及第一中繼配線326。第18A圖表示第二配線層面 558830 五、發明說明（8) 3 02，包含位元線（BLN、BLT)33^及經由第二插頭327 來連接到第一中繼配線3 26之第二中繼配線3 34。第 18B圖表示第三配線層層3 03，包含經由第三插頭332 來連接到第二中繼配線3 34之鐵電電容器336、及其中 所形成之第四配線層面3 04，而且包含經由第四插頭 3 40來連接到鐵電電容器3 3 6之平板線（PL)341。雖然在 附圖中未圖示，但是鐵電電容器336是由下電極、鐵電 絕緣膜及上電極之積疊結構所構成，下電極連接到第二 中繼配線3 3 4，而上電極連接到平板線3 4 1。 當習用型式陰影式RAM是利用三層配線結構之SRAM 來構成時，在第一配線層面3 0 1處，因而GND線沒有 出現在SRAM ;在習用型式陰影式RAM之情形中，GND 線3 29是沿著電源線3 2 8及第二字線3 30來配置。因此 ，記憶體格之布置構造，具有在延伸位元線方向中之大 小LB比較三層配線結構SRAM更長，而且記憶體胞 (cell)MC之胞面積增加。這也造成獲得如同上述習用型 式陰影式RAM中儲存電容器的高容量形成之障礙。 發明之槪述 本發明之目的在提供一種半導體記憶體裝置，來避免 陰影式RAM之記憶體胞的格面積增加，及致得高容量 儲存電容器之構造。 進一步，本發明之目的在提供一種半導體記憶體裝置 ，能夠利用可應用在大致已習用在SRAM之電晶體的配 線層設計資料來設計陰影式RAM。 -10- 558830 五、發明說明（9) 進一步，本發明之目的在提供一種半導體記憶體裝置 ，獲致陰影式RAM之許多設計步驟減少，及縮短設計 時間週期且具有大儲存容量。 根據本發明之半導體記憶體裝置，包括SRAM記憶體 胞及陰影式RAM記憶體胞。陰影式RAM記憶體胞在 SRAM記憶體胞處提供有鐵電電容器，而且構成使得陰 影式RAM記憶體胞之面積等於SRAM之記憶體胞面 積。 進一步，根據本發明之半導體記憶體裝置，至少包括 在SRAM記憶體胞處具有鐵電電容器的陰影式RAM，陰 影式RAM包括中繼配線層，而一部份SRAM記憶體胞 兩儲存節點分別地經由中繼配線層的中繼配線及開口部 來連接到低電電容器。個別儲存節點及中繼配線層之中 繼配線經由第一及第二開口部來連接，而中繼配線及鐵 電電容器之下電極經由第三及第四開口部來連接。所提 供中繼配線使得在第三及第四開口部間之距離，比較在 第一及第二開口部間之距離更狹窄。 即，提供中繼配線層，中繼配線層形成具有中繼配線 ，用於連接任意圖型形狀之上層配線層及下層配線層， 而且用於連接使得連接到中繼配線之上層配線層的開口 部位置、及用於連接下層配線之開口部位置所設定在不 同任意位置。因而，個別節點及鐵電電容器之下電極可 連接，而不用改變所應用於大致習用上已使用之SRAM 的幾乎全部配線層資料。 -11- 558830 五、發明說明（1〇) 進一步，本發明其特徵在驅動SRAM及陰影式RAM 之周邊電路共同使用。在本情形中，建構有SRAM及陰 影式RAM出現混合在記憶體胞區域之構造。進一步， 在位元線方向或字線方向之任一方向中之陰影式RAM 所構成記憶體胞區域及SRAM所構成記憶體胞區域形成 相同大小。 根據本發明，許多配線層面增加多於習用型式陰影式 RAM之配線層，在所增加配線層處，用於連接在上層之 配線層及在下層處之配線層的中繼配線以任意形狀來形 成，而且用於連接在下層處之配線層的連接結構、及用 於連接到在上層處之配線層的連接結構可以設定在任意 位置。因此，即使當在習用型式陰影式RAM上層處之 配線層及在下層處之配線層的布置，保持布置和對應 SRAM之記憶體胞的配線層布置相同時，也可實施陰影 式RAM，而且當保持其大小和SRAM記憶胞胞相同時， 也可實施本發明之陰影式RAM。進一步，以共同使用周 邊電路，半導體記憶體裝置可容易地設計來替換習用 SRAM之記憶體格區域成爲陰影式RAM而不變。 附圖之簡m說明 本發明之上述及其他目的、優點及特徵參照附圖而自 下文中詳細說明將變得更顯而易見，其中： 第1 A及1B圖是SRAM及陰影式RAM之電路圖示； 第2 A及2B圖是根據本發明第一實施例之陰影式 RAM的垂直剖面圖示； -12- 558830 五、發明說明（11) 第3A、3B及3C圖是沿著第2A及2B圖之個別線a、 b及c的各層布置圖示； 第4A至4C圖是沿著第2A及2B之個別線d、e及f 的各層布置圖示； 第5A及5B圖是表示根據本發明第一實施例在個別配 線層處之配線分配圖表； 第6A及6B圖是根據本發明第二實施例之陰影式 RAM的垂直剖面圖示； 第7A至7C圖是沿著第6A及6B圖之個別線a、b及 c的各層布置圖示； 第8A及8B圖是沿著第6A及6B之個別線d及e的 各層布置圖示； 第9A及9B圖是表示根據第二實施例在個別配線層處 之配線分配圖表； 第10圖是在延伸習用陰影式RAM之位元線方向中的 垂直剖面圖示； 第1 1 A至1 1 C圖是沿著第1 0圖之個別線a、b及c的 各層布置圖不； 第12A及12B圖是沿著第10圖之個別線a、b及c的 各層布置圖示； 第13圖是在延伸習用SRAM之位元線方向中的垂直 剖面圖示； 第14A及14B圖是沿著第13圖之個別線a及b的各 層布置圖示； -13- 558830 五、發明說明（12) 第15A及15B圖是沿著第13圖之個別線c及d的各 層布置圖示； 第16A至16C是通過不同習用SRAM之第二配線層的 個別電晶體層布置圖示； 第17A及17B是不同習用陰影式RAM之電晶體層及 第一配線層的布置圖示；及 第18A及18B圖是不同習用陰影式RAM之第二配線 層及第三配線層的布置圖示。 較佳實施例之詳細說明 其次，參照附圖來詳細說明本發明之實施例。第2A 至4C圖表示應用本發明在習用技術中所說明四層結構 SRAM之實例。進一步，第2A及2B圖之剖面圖示是沿 著第3A至4C圖之線AA’及線BB’所取部份的剖面圖示 ，第3 A至4C之個別布置圖示表示沿著第2A及2B圖 之線a至f所視的布置。如第2A及2B所示在矽基體1 上，積疊有經由第一及第六中間層絕緣膜1 1 1之電晶體 層100，第一配線層面101，第二配線層面102，第三配 線層面103，第四配線層面104，第五配線層面105及 第六配線層面1 06。最上層是鈍化層1 1 7。 第3A圖是表示電晶體層100之圖示，在矽基體1之 其〜記憶體胞MC的區域內側處，以LOCOS方法選擇性 地形成元件隔離絕緣膜121而形成有電晶體區域，然後 砷或磷等之N型摻雜物導入到電晶體區域之局部區域， 因而形成N-型擴散層122，而其他區域導入硼等之P型 -14- 558830 五、發明說明（13) 摻雜物而形成具有p-型擴散層。進一步，閘極氧化膜及 多矽晶膜形成在矽基體1之表面處，然後，多矽晶膜及 閘極氧化物膜以照相刻印技術步驟而使用預定圖型來形 成，因而形成閘極電極124及字線（WL) 125。因而，形 成有電晶體層100，具有以P-型擴散層123構成其源極 及汲極之PMOS電晶體Q2及Q3、以η-型擴散層122構 成其源極及汲極之NMOS電晶體Q0及Q1、及構成閘極 電晶體（轉換閘極）之NMOS電晶體Q4及Q5。 第3 B圖是表示第一配線層面1 〇 1之圖示，砂氧化物 膜之第一中間層絕緣膜1 1 1形成在電晶體層1 00上。進 一步，第一中間層絕緣膜1 1 1在N -型擴散層1 2 2及P -型擴散層1 23上其區域處提供有開口，而鎢等之導電材 料埋置在開口內而形成第一插頭126。其次，鋁膜或鋁 合金膜形成在第一中間層絕緣膜1 1 1，以照相刻印技術 步驟來形成必要圖型形狀，因而形成第一配線層面1 0 1 。第一配線層面1 〇 1形成爲第一中繼配線1 27，而個別 中繼配線1 17以第一插頭126來連接到電晶體層1〇〇之 N-型擴散層122及P-型擴散層123。 第3 C圖表示第二配線層面1 〇2之圖示，而矽氧化物 膜之第二中間層絕緣膜1 1 2形成在第一配線層面1 0 1上 。進一步，第二中間層絕緣膜1 1 2在第一中繼配線上之 區域處提供有開口，鎢及類似導電材料埋置在開口內， 形成第二插頭1 2 8。其次，鋁膜或鋁合金膜形成在第二 中間層絕緣膜1 1 2上，而且以照相刻技術步驟來形成必 -15- 558830 五、發明說明（14) 要圖型形狀，因而形成第二配線層面1 02。第二配線層 面102形成構成電源線（Vcc)129、接地線（GND)線130、 第二字線（2WL)131及第二中繼配線132，其分別地以第 二插頭1 2 8來連接到第一中繼配線1 27。進一步，第二 字線1 3 1形成平行於多矽晶層1 〇〇之字線1 25，而且字 線1 25在附圖之區域外側處也相互電氣連接，因而獲致 總字線之低電阻形成。 第4A圖表示第三配線層面103之圖示，矽氧化物膜 之第三中間層絕緣膜1 1 3形成在第二配線層面1 02。進 一步，第三中間層絕緣膜1 1 3在第二中繼配線1 32上之 區域處提供有開口。而鎢及類似之導電材料埋置在開口 內，因而形成第三插頭133。其次，鋁或鋁合金膜及鉅 或氮化鉅之積疊膜形成在第三中間層絕緣膜1 1 3上，而 且以照相刻印技術步驟來形成必要圖型形狀，因而形成 第三配線層面1 03。第三配線層面1 03形成構成第三中 繼配線1 3 4，而且以第三插頭1 3 3來連接到第二中間層 絕緣膜1 3 2。第三中繼配線1 3 4形成L-型圖型形狀，而 在下文所述，來連接到在延伸字線方向中第四配線層面 1 04之第四插頭1 3 5間形成間距，而比較來連接在所謂 引出配線之下層處第二配線層面102的第三插頭間133 所形成間距更狹窄。換言之，第三中繼配線1 34形成形 狀，可配置在第四配線層面1 〇4處所形成之配線間的空 間處。 第4B圖表示第四配線層面1 〇4之圖示，矽氧化物膜 -16- 558830 五、發明說明（15) 之第四中間層絕緣膜1 1 4形成在第三配線層面1 〇3上。 進一步，第四中間層絕緣膜1 14在第三中繼配線134上 之區域處提供有開口，在開口中埋置鎢等導電材料，因 而形成第四插頭135。其次，鋁膜或鋁合金膜形成在第 四中間層絕緣膜1 4，而且以照相刻印技術步驟來形成必 要圖型形狀，因而形成第四配線層面1 0 4。第四配線層 面104形成構成位元線（BLN、BLT)136及第三中繼配線 137，其以第四插頭135來連接到第三中繼配線134。 第4 C圖表示第五配線層面1 0 5及第六配線層面1 〇 6 之槪略圖示，而矽氧化物膜之第五中間層絕緣膜1 1 5形 成在第四配線層面1 04上。進一步，第五中間層絕緣膜 1 1 5在第四中繼配線1 3 7上區域處提供有開口，在開口 內埋置導電材料，而形成第五插頭138。其次，第五配 線層面1 05形成在第五中間層絕緣膜1 1 5上。第五配線 層面105形成建構鐵電電容器139，尤其，鐵電電容器 139是由積疊結構所構成，其中下電極140及上電極 1 4 1電疊在相同平面上，而陶瓷等之鐵電絕緣膜1 42插 置在下電極140及上電極141間。根據產生鐵電電容器 之步驟，形成有包含鉑（Pt)、銥（Ir)或釕（RU)等之貴金屬 、或氧化銥（Ir02)、氧化釕（Ru〇2)等之導電氧化物的膜 ，其次，其上形成有PZT[Pb(Zr，Ti)03]、 SBT[(SrBi2Ta209)]、BST[(Ba，Sr)Ti03]等之鐵電絕緣膜 ，而在其上形成相同於下電極之材料膜，因而構成積疊 結構，而且堆疊結構形成必要圖型形狀，因而形成鐵電 -17- 558830 五、發明說明（16) 電容器。較下電極140以第五插頭138來連接到第四中 繼配線1 3 7。進一步，在其上形成第六中間層絕緣膜 1 1 6，在較上電極1 4 1上提供開口，而在開口內埋置導 電材料，因而形成第六插頭143。其次，鋁膜或鋁合金 膜形成在第六中間層絕緣膜Π 6上，而且以照相刻印技 術步驟來形成必要圖型，因而形成構成第六配線層面 1 16之平板線（PL) 144。平板線連接到上電極。進一步， 鈍化膜1 1 7形成在平板線1 44上。 當如此所構成實施例之陰影式RAM比較第1 0至1 2B 圖所示習用型式陰影式RAM時，習用型式陰影式RAM 之第二配線層面302及第三配線層面3 03，分別地對應 實施例之第二配線層面102及第四配線層面104，其一 配線層插置在習用型式陰影式RAM之第二配線層面302 及第三配線層面3 03間，所插置配線層構成實施例之第 三配線層面1 03。實施例之第三配線層面1 03形成構成 第三中繼配線134,而且提供來連接在下層處之第二中 繼配線1 3 2到在上層處之第四中繼配線1 3 7及位元線 1 36。進一步，如實施例所示來形成第三配線層面1 〇3 之第三中繼配線134成L型圖型形狀，在平面上之第四 插頭1 3 5的位置可相對第三插頭1 33來任意地改變。因 此，在實施例之第四配線層面1 04中，用於電氣連接到 鐵電電容器1 3 9之第四中繼配線1 3 7，可配置在兩條成 對位元線1 36間，而且其中可處理來加大在記憶體胞 M C區域內之位元線1 3 6間的間距。因而，比較第1 0至 -18- 558830 五、發明說明（17) 12B圖之習用型式陰影式RAM的記憶體格，在延伸字線 方向中之大小LW可以減小。結果，實施例之陰影式 RAM可實施，同時保持在延伸字線方向中之大小LW及 在延伸位元線方向中之大小LB，和如第1 3至1 5B圖所 示沒有提供鐵電電容器之一般SRAM的記憶體胞相同。 第5A圖是習用型式陰影式RAM及實施例陰影式 RAM之圖示，表示來比較構成本實施例目的SRAM之個 別字線、位元線、電源線、接地線及鐵電電容器的最後 連接配線層。進一步，實施例之陰影式RAM可以第5B 圖所示構造來構成爲配線層接到字線、位元線及電源線 、GND線及鐵電電容器之構造。根據實例，如第一修改 實例，位元線配置在第三配線層處，而第四配線層配置 有中繼配線，用於改變所連接到上及下層如電源線、 GND線及引出配線之插頭位置。進一步，如第二修改實 例，第三配線層配置有中繼配線如電源線、接地線及引 出線，而第四配線層配置有位元線。即在此實施例中， 相同於實施例，可提供沒有加大記憶體胞面積之陰影式 RAM。自然地，個別配線可以附圖所示之外的配線層組 合來配置。 其次，說明本發明之第二實施例。第6A至8C圖所示 第二實施例是應用本發明到習用技術所說明三層配線結 構SRAM之實施例。進一步，第6A及6B圖是沿著第 7B至8B圖之線AA及線BB的部份剖面圖示，第7A至 8B圖之個別布置圖示表示沿著第6A及6B圖之線a至e -19- 558830 五、發明說明（18) 的布置。如第6A及6B圖所示，在砂基體1上，堆疊有 經由第一至第五中間層絕緣膜2 1 1至2 1 5之電晶體層 200、第一配線層面201、第二配線層面202、第三配線 層面203、第四配線層面204及第五配線層面205。最 上層是鈍化膜2 1 6。 弟7A圖所τρ；電晶體層200基本上和第一實施例之圖 示相同，然而，其擴散層、閘極電極及字線之圖型形狀 局部地不同。元件隔離絕緣膜221以LOCOS方法在石夕 基體1之其一記憶體胞MC區域內選擇性地形成，因而 形成電晶體區域，然後，砷、磷或其他N型摻雜物導入 電晶體區域之局部區域內，因而形成N-型擴散層222， 而其他區域導入硼或其他P -型摻雜物來形成具有P -型擴 散層223。進一步，閘極氧化物膜及多矽晶膜形成在矽 基體1之表面上，然後，多矽晶膜及閘極氧化物膜以照 相刻印技術步驟形成預定圖型，因而形成閘極電極224 及字線（WL)225。因而，形成有電晶體層200，具有：構 成負載電晶體之PM0S電晶體Q2及Q3，以P-型擴散層 223構成其源極及汲極；構成格電晶體之NM0S電晶體 Q0及Q1，以N-型擴散層222來構成源極及汲極；及構 成轉換閘極之NM0S電晶體Q4及Q5。 第7B圖表示第一配線層面201之圖示，而砂氧化物 膜之第一中間層絕緣膜211形成在電晶體層200上。進 一步’第一中間層絕緣膜21 1在N-型擴散層222及P-型擴散層223上之區域處提供有開口，而在開口內埋置 -20- 558830 五、發明說明（19) 鎢或類似之導電材料，因而形成第一插頭226。其次， 鋁膜或鋁合金膜形成在第一中間層絕緣膜22 1上，而且 以照相刻印技術步驟來形成必要圖型形狀，因而形成第 一配線層面20 1。第一配線層面20 1形成構成電源線 (Vcc)228、第二字線（2WL)229及第一中繼配線230，而 且分別地以第一插頭226 ’使得電源線228連接到P-型 擴散層223、第二字線229連接到電晶體層200之字線 、第一中繼配線230連接到N-型擴散層222、P-型擴散 層223及閘極電極224。 第7C圖表示第二配線層面202之圖示，而矽氧化物 膜之第二中間層絕緣膜2 1 2形成在第一配線層面20 1。 進一步，第二中間層絕緣膜212在第一中繼配線23 0上 之區域處提供有開口，而在開口內埋置鎢或類似之導電 材料，因而形成第二插頭231。其次，鋁膜或鋁合金膜 形成在第二中間層絕緣膜2 1 2上，而且以照相刻印技術 步驟來形成必要圖型形狀，因而形成第二配線層面202 。第二配線層面202形成構成接地線23 2及第二中繼配 線23 3，其分別地以插頭23 1來連接到第一中繼配線 230。尤其，第二中繼配線23 3形成L型圖型形狀，使 得在下文所述平面上所連接到上層配線層之第三插頭 234的位置，明顯地不同於所連接到下層處配線層之第 二插頭23 1的位置，如引出配線層。即，第二中繼配線 23 3形成形狀，使得第三插頭234可以配置在第三配線 層面203處所形成配線23 5間之空間內。 -21 - 558830 五、發明說明（2〇) 第8A圖第三配線層23 0之圖示，矽氧化物膜之第三 中間層絕緣膜形成在第二配線層面202上。進一步，第 三中間層絕緣膜23 1在第二中繼配線上之區域處提供有 開口，在開口內埋置鎢或類似導電材料，因而形成第三 插頭234。其次，鋁膜或鋁金屬膜形成在第三中間層絕 緣膜2 1 3上，而且以照相刻印技術步驟來形成必要圖型 形狀，因而形成第三配線層面203。第三配線層面203 形成構成位元線（BLN、BLT)235及第三中間層絕緣膜 2 3 6。第三中繼配線23 6以第三插頭234來連接到第二 中繼配線2 3 3。 第8B圖是第四配線層面204及第五配線層面205之 槪略圖示，而矽氧化物膜之第四中間層絕緣膜214形成 在第三配線層面203上。進一步，第四中間層絕緣膜 2 1 4在第三中繼配線236上之區域處提供有開口，在開 口內埋置導電材料，因而形成第四插頭23 7。其次，導 電膜、鐵電絕緣膜及導電膜以積疊狀態連續地形成在第 四中間層絕緣膜2 1上，以照相刻印技術步驟來形成必 要圖型形狀，因而形成包含下電極239及上電極240及 在兩電極間之鐵電絕緣膜241之鐵電電容器23 8。進一 步，在其上形成第五中間層絕緣膜2 1 5，在鐵電電容器 23 8上之區域處提供開口，在開口內埋置導電材料，因 而形成第五插頭242。其次，導電膜形成在第五中間層 絕緣膜2 1 5上，而且以照相刻印技術步驟來形成必要圖 型形狀，因而形成平板線243，構成所連接到鐵電電容 -22- 558830 五、發明說明（21) 器238之上電極的第五配線層面205。進一步，在平板 線243上形成鈍化膜216。 當實施例之陰影式RAM以本方式構成來比較第17A 至18B圖之習用型式陰影式RAM時，實施例之陰影式 RAM所構成之構造，和區分習用型式陰影式RAM之第 一配線層面3 0 1的配線構造成爲實施例陰影式之第一配 線層面2 Ο 1及第二配線層面3 0 1的構造相同。實施例之 第一配線層面201形成構成電源線228、第二字線229 及第一中繼配線230，而第二配線層面202形成構成接 地線232及第二中繼配線23 3。尤其，以曲軸形狀或L 型形狀之任意圖型形狀來形成第一中繼配線230及第二 中繼配線233，所連接到平面上第二配線層面202之第 二插頭231的位置，可相對所連接到電晶體層200之第 一插頭226來任意地改變。因此，根據實施例之第二配 線層面202，在接地線232間之空間具有餘量，用於電 氣連接到上層處之鐵電電容器23 8的第二中繼配線23 3 可配置在接地線之間。因而，比較習用型式陰影式RAM 之記憶體胞，在延伸位元線方向中之大小BL可減小， 結果，實施例之陰影式RAM可以和第16A、16B及16C 圖所示沒有提供鐵電電容器之一般SRAM的記憶體胞相 同大小來實施。 第9A圖圖示習用型式RAM及實施例之陰影式RAM ，來比較最後連接配線層到構成實施例目的之SRAM的 字線、位元線、電源線、接地線及鐵電電容器。進一步 -23- 558830 五、發明說明（22) ，實施例之陰影式RAM可以第9B圖所示構造來構成， 做爲連接配線層到字線、位元線及電源線、接地線及鐵 電電容器之構造。根據實施，如第一修改實例，第一配 線層配置有中繼配線，用於改變所連接到上及下配線層 做爲引線配線之插頭的位置，而且第三配線層配置有電 源線及GND線。進一步，如第二修改實例，第二配線 層配置有電源線、GND線及構成引出配線之中繼配線， 而第三配線層配置有位元線。即使以此構造，如同實施 例，可提供沒有加大記憶體胞之格面積的陰影式RAM。 自然地，個別配線可以不同於附圖示之配線層的組合來 配置。 在此，構成鐵電電容器之上電極可和平板線一體地形 成，而且在本情形中，鐵電電容器及平板線構成爲相同 配線層。因此原因，具有平板線之最上配線層及具有鐵 電電容器在其下之配線層，槪略地在第一及第二實施例 中圖示說明。當構構時，形成鐵電電容器及上電極變得 或多或少地複雜，然而，第一實施例之第六中間層絕緣 膜216及第六插頭143及第二實施例之第五中間層絕緣 膜及第五插頭242可以省略，而且結構可不複雜地受限 ’比較習用陰影式RAM之配線層面數，來消除更多本 發明陰影式RAM配線層面數之增加量。 第一及第二實施例之電晶體層及個別配線層的布置表 示本發明陰影式RAM之個別實例，而且MOS電晶體之 配置及其所連接個別配線之圖型形狀，自然地可適當地 -24- 558830 五、發明說明（23) 改變。 如上所述，根據本發明，習用型式陰影式RAM之記 憶格大小製成和SRAM之記憶體格相同大小，因此，即 使當習用型式陰影式RAM之上層配線層及下層配線層 的佈置，保持和對應SRAM之記憶體胞配線層的布置相 同時，可實施陰影式RAM，而且本發明之陰影式RAM 可以SRAM之記憶體胞相同大小來實施。因而，利用現 有電晶體應用習用一般SRAM之設計資料不變，可設計 陰影式RAM，而且提早孽計自由度，減少許多設計步驟 ，而且設計時間週期縮短，可獲致具有大儲存容量之半 導體裝置。 本發明顯然地不受限於上述實施例，而是可修改及己女 變而沒有脫離本發明之範圍及精神。 符號說明 NO、N1…節點 Q4、Q5…NMOS電晶體 1…矽基體 3 00、400…電晶體層 30 1、3 02、3 0 3…第一至第三配線層 3 12…第一中間絕緣膜 3 13…第二中間絕緣膜 3 14…第三中間絕緣膜 3 16…鈍化層 321、421…N-型擴散層 25- 558830 五、發明說明（24) 3 22、422…P-型擴散層 3 23、423…閘極電極 3 24、424···字線 3 25、425…第一插頭 3 26、426…第一中繼配線 3 27、427···第二插頭 3 28(Vcc)···電源線 3 3 0、43 0…第二字線 33 1、43 1…第二中繼配線 3 3 2、432…第三插頭 3 3 3 (BLN、BLT)···位元線 3 3 4、434…第三中繼配線 3 3 4…較上層電極 3 3 5、43 5…第四插頭 3 3 6、F0、F卜··鐵電電容器 3 3 7…較下層電極 340、440…第五插頭 34 1、PL…平板線 -26-

Claims (1)

1. 558830 六、申請專利範圍 1. 一種半導體記憶體裝置，包含： SRAM記憶體，包括SRAM記憶體胞（cell); 陰影式RAM，包括鐵電電容器及SRAM記憶體胞； 其中該陰影式RAM之胞面積大致等於該SRAM記憶 體胞之胞面積。 2. 如申請專利範圍第1項之半導體記憶體裝置，其中構成 該陰影式RAM之一部份SRAM記憶體的多數配線層， 大於構成該SRAM記憶體之SRAM記憶體胞的多數配線 層。 3 ·如申請專利範圍第1項之半導體記憶體裝置，其中中繼 配線層提供在構成該陰影式RAM之一部份SRAM記憶 體胞的配線層、及構成其一部份鐵電電容器之配線層兩 者間。 4. 一種半導體記憶體裝置，包含： 陰影式RAM，包含一部份SRAM記憶體胞及所連接到 該SRAM記憶體格之儲存節點部份的鐵電電容器； 其中該陰影式RAM在對應該儲存節點之配線及該鐵 電電容器間提供有中繼配線層； 其中對應該儲存節點之配線經由在第一方向中以第一 間距來配置之第一及第二開口，來連接到該中繼配線層 之中繼配線；及 其中該較下層電極經由在該第一方向中以短於該第一 間距之第二間距所配置第三及第四開口部份，來連接到 該中繼配線。 -27- 558830 六、申請專利托圍 5·如申請專利範圍第4項之半導體記憶體裝置，其中該中 繼配線層是配線層’不同於對應陰影式RAM之位元線 對的配線層。 6. 如申請專利範圍第4項之半導體記憶體裝置，其中該第 三及第四開口部份兩者配置在對應該位元線對之配線 間。 7. 如申請專利範圍第4項之半導體記億體裝置，其中該中 繼配線形成一種形狀’使得該第一及該第二開口部份以 及該第三及該第四開口部份，配置在不同位置處。 8. 如申請專利範圍第4項之半導體記憶體裝置，其中該鐵 電電容器是由該下電極、在該下電極上所形成之鐵電絕 緣膜及在該鐵電絕緣膜上所形成之上電極所構成，而且 該上電極是以和所連接到該上電極之平板配線的配線 層相同之配線層來構成。 9. 如申請專利範圍第4項之半導體記憶體裝置， 其中該半導體記憶體裝置進一步包含SRAM記憶體胞 ，而該陰影式RAM之記憶體格面積及該SRAM記憶體 胞面積大致相互相等。 10. —種半導體記憶體裝置，包含： 一部份SRAM記憶體胞；及 陰影式RAM，包含連接到該SRAM記憶體胞之儲存節 點部份的鐵電電容器； 其中該陰影式RAM包含： 第一配線層，包括字線，連接到該SRAM記億體胞 -28 - 558830 六、申請專利範圍 之格電晶體及閘極電晶體部份； 第二配線層，包括儲存節點配線，用於連接格電晶 體及閘極電晶體；及第一中繼配線，用於連接閘極電晶 體到位元線； 第三配線層，包括第二中繼配線，來連接到該儲存 節點配線；及第三中繼配線，連接到該第一中繼配線； 第四配線層，包括第四中繼配線，連接到該第二中 繼配線；及該位元線，連接到該第三中繼配線； 第五配線層，包括該鐵電電容器，連接到該第四中 繼配線；及 第六配線層，包括平板線，連接到該鐵電電容器之 上電極； 其中用於連接該第二中繼配線及該儲存節點之第一 開口部份，及用於連接該第二中繼配線及該第四中繼配 線之第二開口部份，配置在不同位置處。 1 1 .如申請專利範圍第1 〇項之半導體記憶體裝置， 其中該第二配線層包括用於電源線之第五中繼配線， 連接到該格電晶體；及 其中第七配線層提供在該第二配線層及該第三配線層 間，該第七配線層進一步包括：電源配線，連接到該第 五中繼配線；第六中繼配線，用於連接該儲存節點及該 第二中繼配線之配線；及第七中繼配線，用於連接該第 一中繼配線及該第三中繼配線。 -29-