TW546663B - Semiconductor memory, checking method and manufacturing method of semiconductor memory - Google Patents

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546663 A7 _____B7 _ 五、發明説明（，） (技術領域） (請先閲讀背面之注意事項再填寫本頁) 本發明有關於半導體記憶體及半導體記億體之撿查方 法以及製造方法，特別是適用於如快閃記憶體之可能電氣 的寫入及可能的消去之不揮發性半導體記憶體之檢查，及 製造以及適用於內藏有測試電路之可能電氣的寫入及可能 消去之不揮發性半導體記憶體上，有效的技術。 (背景技術） 做爲半導體記憶體之測試之方法而一般係由呼稱謂> 記憶體測試器〃之測試裝置而發生 ''測試碼模式數據（ testpatten-date) 〃，而對於記憶體輸入測試數據以實施寫 入，然後從記憶體讀出該寫入之數據而與期待値做比較， 如果不一致時即鑑定爲不良。 經濟部智慧財產局員工消費合作社印製 又，D R A Μ或S R A Μ等之揮發性半導體記憶體乃 預設預備記憶體列或記憶體列，而當檢出不良位元時將它 置換之所謂藉由冗長電路方式來確立救濟技術。相對的在 於以快_閃記憶體所代表之，可能電氣的寫入及消去之不揮 發性半導體記憶體乃有，藉由測試器而檢出不良地址，且 將所檢出之良/不良資訊記憶於記憶體陣列內而提供於使 用者，使用者乃利用該良/不良資訊而可避免不良記憶單 元，而構成只使用正常記憶單元之系統之技術。 再者，在於DRAM或SRAM等之揮發性之半導體 記憶體中已有提案，在於載置記憶體電路之半導體晶片上 載置所謂依規定之算法而生成記憶體電路之測試碼模式（ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） "" -4- 546663 Α7 Β7 五、發明説明（2) (請先閱讀背面之注意事項再填寫本頁) 地址及數據）以資實施測試之A L P G ( Algonthmic Memory Pattern Generator )〜記憶體算式測碼模式生成器 "之測試電路之有關於半導體記億體之發明（國際公開 W 0 98/47152 號）。 此種A L P G方式之測試技術雖然亦可適用於不揮發 性半導體記憶體，惟快閃記億體上，由於如上述需要藉由 測試而檢出不良地址，且將所檢出之良/不良資訊記憶於 記憶體陣列內之構造，所以被認定爲在晶片上設置測試電 路而實施測試係很困難。 按D R A M , S R A Μ ,以及快閃記憶體等之包括不 揮發性記憶體之半導體記憶體之檢查中，除了在於晶片階 段之測試之檢查之外，爲了早期的發現潛在的缺陷品起見 之稱謂老化試驗（burn-in test or aging test )之在高溫下實 施之檢查也被實施。 經濟部智慧財產局員工消費合作社印製 該老化試驗係將組合於封包之狀態之數十個乃至數 1 0 0個之記憶體載置於稱爲老化試驗板（buni-ni boad ) 之印刷基板上，而將此基板彙集數1 0片放入於加熱室內 而從控制裝置一面賦加測試碼模式而實施測試者。 又，不揮發性半導體記憶體乃在現在之製造過程技術 之情形之下很難使該寫入特性及消去特性安定化，因此在 於D R A Μ或S R A Μ等之揮發性半導體記憶體之測試時 不做之在於老化試驗裝置內實施寫入及消去之反複實施之 寫入/消去循環測試。 第1 0圖上表示先前技術之不揮發性半導體記憶體之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐) 一 -5- 546663 A7 B7 五、發明説明（3 ) (請先閲讀背面之注意事項再填寫本頁) 組合成封裝（組成體）後之測試之程序。如同圖所示，於 步驟S 1之組合過程之終了後之記憶體係移至老化試驗過 程（步驟S 2 )，在此處被載至於老化試驗板上，而通常 以數百個單位地被實施1〇數小時之寫入及消去之反複實 施之寫入/消去循環測試。（步驟S 3 )。而後使用記憶 體測試器移行至選別過程（步驟s 4 )。在此過程實施 D C測試，A C測試，以及機能測試等，只將被鑑定爲良 品者予以出貨。 惟在於上述之先前技術之測試方法中，使用/測試器 之測試乃只能以數個或數1 0個單位才能實施。所以與數 1 〇 〇 〇個單位地可實施老化試驗裝置相比之下效率很差 ,同時在於步驟S 4之選別過程中，須要可以實施機能測 試之高價之測試器，因此有佔於製品成本之測試費用之變 的非常高之不合宜之情形。 經濟部智慧財產局員工消費合作社印製 具體的說，可以實施機能測試之測試器之價格係與該 只可以實施D C測試，交流測試或在於老化試驗裝置之中 最高昂之具有機能測試之測試器之價格相比較乃數1 0倍 之價格。 再者在上述先前之測試方法乃由於須要使用高價之測 試器且以只能以數個或數1 0個單位來實施，因此雖然提 高製造效率，由於測試器之台數有限，因此依賴測試器之 測試所需時間成爲瓶頸，而 生產效率降至很差。又如要 增加每單位試間可測試之記憶體之數目，乃需要增加昂貴 之測試器之台數，因此需要龐大之設備投資之問題。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 546663 A7 ___ B7_ _ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 本發明之目的乃提供不需要使用可實施機能測試之昂 貴之測試器而可能實施不揮發性半導體記億體之測試之測 試技術。 本發明之其他目的乃提供，可以增加同時的實施機能 測試之不揮發性半導體記憶體之數目之測試技術。 本發明之再其他目的乃提供，不怎麼增大晶片尺寸之 下，對於不揮發性半導體記憶體具備可以實施自行測試之 測試技術。 本發明之上述及其他目的，以及新穎之特徵，乃由本 說明書中之記述及附圖而可以更爲淸楚者。 (發明之揭示） 將本案所揭示之發明之中之代表性者槪略的說明於下 〇 經濟部智慧財產局員工消費合作社印製 本發明之半導體記憶體之檢查方法乃：在於載置有： 可以裝著可成爲測試對象之複數之半導體記憶體之複數之 插口，及包含有，比較至少來自測試對象之半導體記憶體 之讀出數據與期待値數據以資檢出一致/不一致之比較電 路，以及用於計數所檢出之不一致之數之計數電路之測試 用之電路而成之印刷基板上， 裝著該做爲測試對象之複數之半導體記憶體，將該印 刷基板連接於老化試驗裝置之加熱室內之連接器，藉由上 述測試用之電路一面更新地址，一面同時實施上述複數之 半導體記憶體之測試，以上述計數電路而計數該檢出不良 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' 546663 A7 B7 五、發明説明（5) 之地址而將該結果予以輸出者。 (請先閲讀背面之注意事項再填寫本頁) 依上述構成時，在於老化試驗裝置內，藉由印刷基板 上之測試用之電路可以同時地對於載置於同一基板上之複 數之半導體記憶體且輸出其不良之結果，因此不須使用， 可以實施機能測試之昂貴之測試器之下，同時的實施多數 之半導體記憶體之測試，由而可降低測試成本又可以減少 爲了縮短測試所需時間之設備投資額者。 又，最好採用，比較記憶依據比較電路之比較結果之 不良鑑定結果之記憶機構所讀出之前回之不良鑑定結果與 由上述比較電路之比較結果之良否鑑定結果之邏輯和之不 良資訊再度地收容於上述記憶機構而構成。 由而可以連續的實施複數種類之測試，而可以將其結 果記憶於記憶機構所以測試效率可以提高，同時將採用與 前回之不良鑑定結果之邏輯和之不良資訊收容於記憶機構 ,所以可以使記憶不良資訊之記憶機構之記憶容量減小， 降低測試用之電路之成本。 經濟部智慧財產局員工消費合作社印製 再者，更合宜乃，在於測試之後，以測試用電路內之 計數電路來計數，該從記憶不良資訊之記憶機構所讀出之 不良資訊之後，對於該計數電路供給僞不良資$或鑑疋用 不良資訊，使之計數，而鑑視從計數電路所輸出之溢出訊 號來實施良否之鑑定，由而以簡單的測試器就可以簡單的 實施製品（做爲被測試裝置之半導體記憶體）之良否之鑑 定也。 接著依本發明之半導體記億體之製造方法乃將截取形 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8- 546663 Δ7 Α7 Β7 五、發明説明（)

D (請先閲讀背面之注意事項再填寫本頁) 成於晶圓上之記憶體晶片封入於封裝包而成之半導體記憶 體，裝著於，載置有，包含有，複數之插口，及比較來自 複數之半導體記憶體之讀出數據與期待値數據以資檢出一 致/不一致之比較電路，及用於計數該被檢出之不一致之 數之計數電路而成之測試用電路之印刷基板上， 將該印刷基板連接於老化試驗裝置之加熱室內之連接 器， 實施老化試驗處理之後，或一面實施老化試驗處理， 一面藉由上述測試用之電路一面更新地址一面同時實放上 述複數之半導體記憶體之測試，然後，從上述老化試驗裝 置之加熱室中取出上述印刷基板，藉由測試電路實施上述 測試用之電路所實施之測試以外之測試，而只選出藉由上 述二種測試均鑑定爲良品之半導體記憶體而構成者。 經濟部智慧財產局員工消費合作社印製 依上述構成時，在於老化試驗裝置內，藉由印刷基板 上之測試用之電路而同時實施載置於同一基板上之複數之 半導體記憶體之測試並且可以輸出所檢出之不良之結果， 因此不需要使用可以測試機能之昂貴之測試器之下，同時 的實施多數之半導體記憶體之測試，縮短所要之時間，由 而大幅度地降低製造成本。 再者依本發明之半導體記憶體乃在於同一之半導體晶 片上，形成有包含測試對象之記憶電路，以及比較至少來 自測試對象之記憶電路之讀出數據與期待値數據以資檢出 一致/不一致之比較電路，及用於計數所檢出之不一致之 數之計數電路， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -9 - 546663 A7 B7 五、發明説明（7) (請先閱讀背面之注意事項再填寫本頁) 藉由上述測試用之電路一面更新地址一面實施上述記 憶電路之測試，以上述計數電路計數該檢出不良之地址之 數，將該結果可以輸出於外部地予以構成者。 依上述構成時，不需使用高性能之測試器地可以實施 記憶體電路之測試，而可以知道有無不良位元，由而可以 降低有關於測試之成本，同時使用老化試驗裝置等而同時 地可以實施多數之半導體記憶體之測試由而大幅度的縮短 測試所要之時間。 本案中，最合宜的構成乃，將記憶藉由上述比較電路 之比較結果之不良鑑定結果之鑑定結果之記憶電路，與測 試用之電路一同地形成於與上述記憶體電路之同一半導體 晶片上。由而不需要以外部之測試裝置來記憶該測試結果 ，所以很容易實施測試結果之管理及依據它之製品之選別 等之處理也。 再者上述鑑定結果記憶電路之字線乃由選擇被測試之 上述記憶電路之記憶體陣列內之字線之地址譯碼器之選擇 訊號所選擇， 經濟部智慧財產局員工消費合作社印製 而依據上述比較電路之比較結果之不良鑑定結果係對 應於被測試之上述記憶電路之各記憶體行地記憶於上述鑑 定結果記憶電路地被構成就可以。由而當將該記憶不良鑑 定結果之鑑定結果記憶電路，與上述記憶體電路及測試用 之電路一同，形成於一個半導體晶圓上時，可以簡化電路 可以抑制晶片尺寸之大幅度之增大者。 再者上述鑑定結果記憶電路乃設於被測試之上述記憶、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 546663 A7 B7 五、發明説明（8) (請先閲讀背面之注意事項再填寫本頁) 電路之一部份，由而更可以簡化電路，抑制晶片尺寸之增 大，同時在於製程上亦完全不需追加新的過程地可以將鑑 定結果記憶電路內藏於晶片者。 又再理想者乃，將該採用依據從上述鑑定結果記憶電 路所讀出之前回之不良鑑定結果與由依據上述比較電路之 比較結果之良否鑑定結果之邏輯和之資訊乃得收容於上述 鑑定結果記錄地予以構成，由而在於實施複數種之測試時 ，不須增加記憶該結果之鑑定結果記億電路之記憶容量， 於是可以實現可靠性高，並且晶片尺寸小之半導體記憶體 也。 又，再理想者乃，用於計數不良地址之數之上述計數 電路乃可計數從上述鑑定結果記憶電路所讀出之不良資訊 地予以構成也。由而實施複數種類之測試時，該不良地址 數之計數係一回就可以，因此可以縮短鑑定所要之時間。 經濟部智慧財產局員工消費合作社印製 又，上述計數電路乃計數從上述鑑定結果記憶電路所 讀出之不良資訊，而後計數所輸入之僞之不良資訊或鑑定 用不良資訊，而到達規定數之時點而輸出溢出訊號地予以 構成就很合宜，由而不需鑑定不良地址之數，只鑑視溢出 訊號就行，鑑定之測試裝置之負擔變少。 再者，被測試之上述記憶電路乃由不揮發性記億元件 所構成時，上述鑑定結果記憶電路係由揮發性記億元件來 構成亦可以。 由揮發性記憶體元件所成之記憶電路乃與由不揮發性 記憶體元件所成之記憶電路相比較時，寫入時間短，所以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — -11 - 546663 A7 __B7 ___ 五、發明説明（9 ) 將該鑑定結果記憶之記憶電路內藏於晶片時可以抑制測試 時間之增大。 (請先閲讀背面之注意事項再填寫本頁) (實施發明之最佳之形態） 下面依附圖說明本發明之合宜之實施例。 第1圖表示將本發明適用於，載置複數之半導體記憶 體，而放入於老化試驗裝置而爲了同時地可實施測試之老 化試驗板之測試板時之槪略構成。 第1圖中，標號1 0 0乃由印刷配線基板所成之老化 試驗板。標號2 0 0係做爲被測試之電氣的寫入及消去可 能之半導體記憶體之快閃記憶體等之被測試裝置。1 1 0 係接受板外部之裝置所供給之控制訊號，而生成對於上述 被測試裝置2 0 0之訊號，同時取入從被測試裝置2 0 0 所輸入之訊號而予以處理之測試電路。 經濟部智慧財產局員工消費合作社印製 如第1圖所示，本實施例之老化試驗板1 0 0中，在 於板之中央，交互橫向一列的各複數個（圖示係9個）配 置有，經半導體積體電路化之上述測試電路1 1 0及用於 記憶測試結果之如R Α Μ —般之不良地址記憶用半導體記 憶體1 2 0。在於測試電路1 1 〇之兩側（圖示之上下） 分別各規定個數（圖示係4個）地配置有被測試裝置 2 0 0° 又，在於老化試驗板1 〇 〇之一邊（圖上之左邊）形 成有連接端子列1 3 0。此連接端子列1 3 0係插入於不 圖示之老化試驗裝置之加熱室內之連接器（開縫），而使 1紙張尺度適用中國國家標準（匸奶）八4規格（210父297公釐） "" -12- 546663 A7 __B7 五、發明説明（1〇) (請先閲讀背面之注意事項再填寫本頁) 之老化試驗側之控制裝置及板上之測試電路1 1 0之間而 使訊號之送受訊可能地被構成。又在於老化試驗板1 0 0 之上述連接端子列1 3 0側，設置由浪湧電壓來保護被測 試裝置200之用之電阻，電容，熔絲等所成之裝置之保 護電路1 4 0。 被半導體積體電路化之上述測試電路1 1 〇及記億測 試結果之如R A Μ之不良地址記憶用之半導體記億體 1 2 0乃，該外部端子係以焊錫等直接地連接於老化試驗 板1 0 0上，相對地上述被測試裝置2 0 0即裝卸自如地 插入於設於老化試驗板1 0 0上之插口（不圖示），而使 之可能載置。 經濟部智慧財產局員工消費合作社印製 與上述同時地在於上述板上，形成有，連接對應於縱 方向之一列8個之插口之對應之端子與中央之測試電路 1 1 0之所對應之端子之用之配線圖樣（不圖示）。於是 由1個測試電路1 1 0而同時地對於一列8個之被測試裝 置2 0 0賦加同一訊號，同時讀出數據時，將從一列8個 之被測試裝置2 0 0所輸出之訊號收集於中央之測試電路 1 1 0。又自老化試驗裝置側之控制裝置而對板上之9個 測試電路1 1 0而同時地被發訊同一訊號，自各測試電路 1 1 0而對於老化試驗裝置側之控制裝置而並列的輸出表 示各被測試裝置2 0 0之測試結果之訊號。 又雖不是特別的限定，惟自外部之老化試驗側之控制 裝置而供給於老化試驗板1 0 0之訊號中之一部份，例如 寫入控制訊號W Ε或晶片選擇訊號C Ε，檢出允許訊號 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) " ' •13- 546663 A7 B7 五、發明説明（n) (請先閱讀背面之注意事項再填寫本頁) 〇E等之記憶體控制訊號係不介經測試電路1 1 0而可以 直接供給於被測試裝置2 0 0地形成有該板上之配線也° 第2圖表示，設於上述老化試驗板1 0 〇上之測試電 路1 1 0之一實施例之槪略構成。 本實施例之測試電路1 1 0係包含：將來自老化試驗 裝置側之控制裝置而供給於老化試驗板1 0 0之地址訊號 ADD及寫入數據D i η,以適合於被測試裝置之半導體 記憶體之定時地輸出於被測試裝置2 0 0，同時控制該測 試電路內部之寫入控制電路1 1 1，及比較自被測試裝置 2 0 0所讀出之讀出數據D 〇 u t與自老化試驗裝置側之 控制裝置所供給之期待値E X D以資鑑定一致/不一定之 數據比較電路1 1 2，及在於讀出時取入自老化試驗側之 控制裝置所供給之地址訊號（字地址）而予以保持之地址 鎖存電路1 1 3，及運算與前回之讀出數據之一致/不一 致結果之邏輯和之不良或電路1 1 4及用於計數不良地址 之數之計數電路1 1 5而構成。 經濟部智慧財產局員工消費合作社印製 再者，本實施例乃在於上述比較電路1 1 2之讀出數 據與期待値之比較係，以1區段（Secter )即連接於同一 字線之同一行之記憶體單元爲單位地予以實施地被構成。 所以在於區段內只要有一個不良位元，即該區段就定爲不 良區段，而表示該不良區段之位置之不良地址之數，即不 良區段之數係由計數電路1 1 5所計數。 記憶測試結果之不良地址記憶記憶體1 2 0乃由，以 具有被測試裝置2 0 0之快閃記憶體之區段數之同一位元 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 546663 A7 B7 五、發明説明（12) (請先閲讀背面之注意事項再填寫本頁) 數或比它以上之記憶容量之1位元單位而數據之被輸入出 之記憶體所構成。以自老化試驗裝置側之控制裝置而供給 於被測試裝置2 0 0之字地址，由而被存取地被構成，所 以被測試裝置2 0 0之區段與不良地址記憶記憶體1 2 0 之地址係以1 : 1地被對應。 由上述構成之結果，表示該對應於具有不良地址記憶 記憶體1 2 0之地址區段之良/不良之1位元之資訊之被 記憶時，該記憶表示不良之資訊之1位元之資訊之被記憶 時，被記憶表示 ''不良〃之資訊之不良地址記憶記憶體 1 2 0之地址就等於表示被測試裝置2 0 0內之不良區段 之地址者。所以不良地址記憶記憶體1 2 0乃可以視做記 憶有被測試裝置之不良地址也。 經濟部智慧財產局員工消費合作社印製 並且在本實施例中，由鎖存於上述地址鎖存電路 1 1 3之字地址而不良地址記憶記憶體1 2 0之被存取時 ，所對應之位元之數據之被讀出而供給於上述不良或電路 114,被運算該表示自比較電路112之比較結果之訊 號之邏輯和，而該結果係再度寫回至不良地址記憶記憶體 1 2 0之同一地址地予以構成。 再者，本實施例之測試電路1 1 0乃，以計數電路 1 1 5計數表示記憶於上述不良地址記憶記憶體1 2 0內 之不良之例如邏輯> 1 〃之位元之數，同將介著輸入出線 I/O而將表示此計數電路115之溢出之溢出訊號輸出 於老化試驗裝置側之控制裝置，同時由表示記憶於上述不 良地址記憶記憶體1 2 0內所記憶之不良之位元而禁止從 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 546663 A7 B7 五、發明説明（η) I 〇 寫入控制電路1 1 1之對於被測試裝置2 0 0之數據（或 地址）之供給地被構成者。 (請先閲讀背面之注意事項再填寫本頁) 老化試驗裝置側之控制裝置乃利用上述計數電路 115而監視自該處所輸出之溢出訊號OVF，由而可以 知道被測試裝置內之不良地址數之是否越過許容數也。再 者上述溢出訊號OVF乃如後述，介著不良OR電路 1 1 4而輸出於老化試驗側之控制裝置地被構成亦可。或 ，從上述不良或電路114所輸出之表示良/不良之訊號 ，或從不良地址記憶記憶體1 2 0所讀出之表示不良鑑定 結果之資訊亦可以介著輸入出線I / 0而輸出於老化試驗 裝置側之控制裝置地予以構成亦可以。 下面使用第3圖說明，使用如上述地予以構成之測試 電路1 1 6之被測試裝置2 0 0之測試之程序（流程）之 ~* 例J ° 開始試驗時，首先執行不良地址記憶記憶體1 2 0之 初期化。（步驟S 3. 1 )。 經濟部智慧財產局員工消費合作社印製 本例中，所謂 ''初期化〃係將不良地址記憶記憶體 1 2 0之全位元之記憶數據成爲表示、、良〃之邏輯'' 0 〃 之意思。又例如必要將設於快閃記憶體內部之指令寄存器 或靜態寄存器等之初期化之裝置時，即被測試裝置2 0 〇 之初期化也被執行。此初期化係，例如藉由從老化試驗裝 置之控制裝置側而直接供給於快閃記憶體之控制訊號W E ，C E，等而可以執行。 初期化終了時，首先實施消去測試（步驟S 3 2 )， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 546663 A7 __—_ —_B7 五、發明説明（14) (請先閲讀背面之注意事項再填寫本頁) 所謂'''消去測試〃乃將快閃記憶體內之全記憶體單元使之 成爲 '消去狀態（例如閾値之高的狀態），例如以規定數之 區段所成之區塊爲單位地，同時地消去區塊內之全區段之 記憶體單元之數據。並且消去動作後執行校驗讀出〃（步 驟S 3 3 ) °此消去校驗讀出乃以區段單位地實施。 由校驗動作所讀出之數據乃與期待値（全部'' 〇 〃或 全部> 1 〃）做比較，如果有消去不良之區段時，即對於 不良地址記憶記憶體1 2 0之所對應之地址上寫入表示 不良〃之邏輯'' 1 〃 。 消去狀態乃，使之對應於記憶體單元之閾値之低之狀 態亦可以。或將記憶數據之邏輯'' 0 〃對應於記憶體單元 之消去狀態亦可以。將記憶數據之邏輯'' 1 〃對應於記憶 體單元之消去狀態亦可以。下面本實施例乃以記憶數據之 邏輯'' 0 "係對應於記憶體單元之消去狀態爲例做說明。 第4 ( A )圖表示，校驗讀出時之詳細的動作順序（ 流程）。 經濟部智慧財產局員工消費合作社印製 於讀出動作時，首先自老化試驗裝置側之控制裝置而 由裝置控制訊號W E，C Ε , Ο E等直接對於被測試裝置 發出指令（此時係讀出指令）（步驟S 5 1 )。 接著，對於測試電路1 1 〇輸入地址A D D (步驟 S 5 2 )。此地址A D D係介著寫入控制電路1 1 1而供 給被測試裝置2 0 0，同時被取入於測試電路1 1 0內之 地址鎖存電路1 1 3，被鎖存之地址係供給於不良地址記 憶記憶體1 2 0 °同時從老化試驗裝置彻1之控制裝置供給 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 546663 A7 B7 五、發明説明（） 10 ，對於不良地址記憶記憶體1 2 0之與上述地址別個地指 示讀出之指示之訊號。 (請先閲讀背面之注意事項再填寫本頁) 接著，待候，從被測試裝置2 0 0之數據之讀出（步 驟 S 5 3 )。 在此間，從不良地址記憶記憶體1 2 0所讀出之數據 (不良數據係被送至 >不良或電路〃 1 1 4。於下一個步 驟S 5 4，從老化試驗裝置側之控制裝置而送出期待値 E X D，同時從被測試裝置2 0 0讀出之數據係被供給於 比較電路1 1 2。實施數據之比較，鑑定結果係輸出於不 良或電路1 1 4而運算與該不良地址記憶記憶體1 2 0之 讀出數據之邏輯値。 經濟部智慧財產局員工消費合作社印製 此邏輯和之結果係在於下一個步驟S 5 5而寫入於不 良地址記憶記憶體1 2 0之同一地址位置。此時從老化試 驗裝置之控制裝置即對於不良地址記憶記憶體1 2 0供給 指示寫入之訊號。又在此間，於步驟S 5 2所輸入之地址 A D D係保持於區段鎖存電路1 1 3。於是在於下一步驟 S 5 6而鑑定輸入區段係是否最終區段，如果不是最終區 段時即回至步驟S 5 1，實施對於下一個區段之讀出，在 於步驟S 5 6而被鑑定爲最終區段之時點而完成爲了消去 校驗用之一連串之讀出處理。 接於消去校驗，實施例如全部> 1 〃模式之第1模式 A之寫入測試，（第3圖之步驟S 3 4 )。此寫入係以區 段單位地予以實施，此寫入測試之具體的順序係與第4 ( A )圖之校驗讀出大致相同，因此省略其說明。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） -18- 546663 A7 B7 五、發明説明（16) (請先閲讀背面之注意事項再填寫本頁) 寫入測試完成之後，接著實施校驗讀出（步驟S 3 5 )。此讀出也以區段單位而行。惟此校驗讀出乃對於全區 段都實施寫入之後實施，或在於各區段之寫入之直後就實 施亦可能。 上述寫入校驗讀出也依照表示消去校驗之讀出順序之 第4 ( A )圖之流程圖同樣之流程來實施。 並且，由校驗動作所讀出之數據乃與期待値〃 或'' 1 〃）做比較，如果具有寫入不良之區段時，對於不 良地址記憶記憶體1 2 0之對應之地址寫入表示'' 不良〃 之邏輯>1〃 。又此時比較電路112之比較結果與來自 對應之不良地址記憶記憶體1 2 0之讀出數據之邏輯和係 在於不良或電路1 1 3所實施，所以關於已經在於步驟 S 3 3之消去校驗而被鑑定之不良之區段乃再對於對應之 地址上寫入表示〜不良〃之邏輯'' 1 〃 。 經濟部智慧財產局員工消費合作社印製 由模式A之寫入測試及校驗讀出完成之後，接著再度 實施消去測試及校驗（步驟S 3 6，S 3 7 )。此消去測 試及校驗係與步驟S 3 2 , S 3 3相同，故省略其詳細說 明。 而後實施與上述模式A不同之例如如校驗模式（ checker patten )之第2模式B之寫入測試，及校驗讀出（ 步驟S38， S39)。 並且，如果有被鑑定爲a寫入不良〃之區段時，即對 於所對應之不良地址記憶記憶體1 2 0之地址，寫入表示 不良之邏輯'' 1 〃 。而後再實施消去測試，如上所述依預 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） -19- 546663 A7

先準備之複式之測試模式實施寫入測試及最後之消去測試 9步驟S 4 0 )完成後，對於被鑑定爲、、良〃之被測試裝 置之區段實施數據（消去狀態爲邏輯> 0 〃之邏輯'、1 " 之數據）之寫入（步驟S41)。 此對於良地址之寫入乃以實施例之測試電路1 1 〇而 依第4 ( B )圖之流程圖所示之程序自動的實施。 詳述之，首先自老化試驗裝置側之控制裝置而對於被 測試裝置2 0 0給予寫入指令（步驟S 2 1 )。接著對於測 試電路1 1 0輸入地址A D D (步驟S 2 2 )。此地址 A D D乃一方面介著寫入控制電路1 1 1而供給於被測試 電路2 0 0，同時取入於測試電路1 1 0內之地址鎖存電 路1 3，被鎖存之地址係被供給於不良地址記憶記憶體 1 2 0，同時從老化試驗裝置側之控制裝置而對於不良地 址記憶記憶體1 2 0發出，與上述地址別個之實施指示讀 出訊號。 接著，自老化試驗裝置側之控制裝置實施對於被測試 裝置2 0 0之寫入數據之供給（步驟S 2 3 )。此間，從 不良地址記憶記憶體1 2 0所讀出之數據（不良資訊）係 被送到寫入控制電路1 1 1。並且在下一步驟S 3 4自老 化試驗裝置之控制裝置側對於被測試裝置2 0 0賦於寫入 開始之指令。 此時，如前面所述，對於寫入控制電路1 1 1，自該 不良地址記憶記憶體1 2 0而對應於此地址供給有表示良 或不良之數據，隨應於此數據而遮罩用閘MSK將遮蓋對 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝. -訂 經濟部智慧財產局員工消費合作社印製 -20- 546663 A7 B7 五、發明説明（18) (請先閱讀背面之注意事項再填寫本頁) 於被測試裝置2 0 0而供給之寫入之數據。具體的說，從 不良地址記億記憶體1 2 0讀出了表示、、不良〃之數據時 ，將遮斷對於被測試裝置2 0 0之寫入數據（或地址）之 供給。 於是，讀出表示 > 不良〃之數據時，被測試裝置 2 0 0之所對應之區段之數據之寫入乃被禁止。而讀出了 表示 ''良〃之數據時，對於被測試裝置2 0 0之對應之區 段實施數據> 1 〃之寫入。因此測試完了之後從記憶體讀 出數據實施數據之鑑定時，如果寫入有數據>1〃即屬於 正常的區段，如果讀出之數據爲'' 0 〃時即屬含有不良位 元之區段，很容易做鑑定。 於步驟S 2 5將上述處理（步驟S2 1〜S 24) — 面予以更新（+ 1 ) —面反複到最終地址，於步驟S 2 6 判斷爲最終地址之時點，對於被測試裝置之良地址之數據 之寫入處理就算完了。 經濟部智慧財產局員工消費合作社印製 、關於被測試裝置之全區段之步驟S 4 1之良地址之寫 入之完成時，本實施例乃利用計數電路1 1 5而實施鑑定 是否超過被測試裝置所容認之不良地址之數目與否（稱爲 MGM鑑定）之處理（步驟S42)。並且於下一步驟 S 4 3而實施校驗自校驗電路1 1 5有無輸出溢出訊號 〇V F由而做良品或不良品之鑑定。 通常快閃記憶體等之不揮發性記憶體係容許具有不良 位元，惟不良位元之太多時實質的記憶電容會降低，並且 也對於裝置之可靠性有影響，所以通常係某一容許數爲止 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 546663 A7 B7 五、發明説明（19) 地容許有不良位元，（正確的說含有不良位元之區段之數 )° (請先閲讀背面之注意事項再填寫本頁) 在於步驟S 4 2中，以計數電路1 1 5來計數該於步 驟S 3 2〜S 4 0之測試而記憶於不良地址記憶記憶體 1 2 0之不良地址之數目，又不良地址之數目係超過容許 數時，使之從計數電路1 1 5輸出溢出訊號〇 V F地動作 來實施良否之鑑定。 下面使用第5圖之流程圖說明本實施例所採用之良否 鑑定之程序（順序）之詳細。又，開始依據此流程之處理 之前，以步驟S 3 2〜S 4 0之測試而將各被測試裝置內 之良/不良資訊記憶於不良地址記憶記憶體1 2 0，同時 計數電路1 1 5係被淸除。 經濟部智慧財產局員工消費合作社印製 首先，自老化試驗裝置之控制裝置側對於測試電路 1 1 0送出不良地址記憶記憶體1 2 0之先頭地址，將它 鎖存於地址鎖存電路1 1 3 (步驟S 6 1 )。接著由所鎖 存之地址而存取不良地址記憶記憶體1 2 0，於是讀出所 記憶之良/不良資訊（步驟S 6 2 )。於是將此不良資訊 被供給於計數電路1 1 5。如果不良資訊顯示''不良〃時 計數電路1 1 5乃被正向計數，如果不良資訊顯示、良〃 時計數電路1 1 5乃使之不執行正向計數。 此後，老化試驗裝置之控制裝置乃實施地址之增量（ + 1 )(步驟S 6 3 )。並且做地址是否到達於最大値， 換言之鑑定是否到達於不良地址記憶記憶體1 2 0之最終 地址（步驟S 6 4 )。如果未到達最後地址時，即回至步 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 546663 A7 B7 五、發明説明（2〇) (請先閲讀背面之注意事項再填寫本頁) 驟s 6 1，將更新之地址供給於測試電路1 1 〇，而從不 良地址記憶記憶體1 2 0讀出下一個良/不良資訊，反複 上述動作，由而計數電路115乃隨應於良/不良資訊而 被正向計數，於步驟S 6 4鑑定是否到達於取終地址，而 移行於下一步驟S 6 5時，計數電路1 1 5之計數値乃恰 好與所對應之被測試裝置所具有之不良地址（不良區段） 之數目相一致也。 於步驟S 6 5，乃含老化試驗裝置之控制裝置而對於 計數電路只送規定數之僞之不良資訊或鑑定用不良資訊， 而將計數電路正向計數，本例之做爲規定數之値係，容認 於被測試裝置之不良地址之數爲P m a X時，即從計數電 路之最大計數値Cm a X而減去不良地址之最大容許數 Pmax 之値（Cmax — Pmax)。 經濟部智慧財產局員工消費合作社印製 假定送僞不良資訊之直前，計數電路115之計數値 係少於被測試裝置所容認之不良地址數P m a X少時，就 算是僞之不良資訊有規定數地送訊時，計數電路1 1 5之 計數値乃不會到達於最大計數値C m a X ,所以從計數電 路1 1 5不會有溢出訊號OVF之輸出。 另一方面，送僞之不良資訊之直前，計數電路1 1 5 之計數値大於被測試裝置所容認之不良地址數P m a X時 ，就由於規定數之僞不良資訊之被送訊到計數電路1 1 5 之計數値會超過最大計數値C m a X，因此從計數電路 1 1 5會輸出溢出訊號Ο V F。所以老化試驗裝置側之控 制裝置乃，於步驟6 6中監視從該計數電路1 1 5所輸出 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 546663 A7 ___B7 五、發明説明（21) (請先閲讀背面之注意事項再填寫本頁) 之溢出訊號OVF,由而可以檢知含於被測試裝置之不良 地址之數目之是否超過最大容許數Pm ax,並且送訊規 定數之僞之不良資訊數之下仍然不輸出溢出訊號〇V F時 ，即鑑定該被測試裝置係''良品〃，而輸出溢出訊號 〇V F時即可鑑定爲、、不良品〃者。 再者，使用做爲不良地址記憶記憶體而以8位元單位 地輸入出數據之記憶體，同時將比較電路112及計數電 路1 1 5等設置，該對應於在一個測試電路1 1 〇所測試 之被測試裝置之數目（8個），同時在於老化試驗板上設 置，從各計數電路1 1 5來之溢出訊號OVF分別個別的 輸出於老化試驗裝置側之控制裝置用之訊號線爲合宜。由 這種構成之結果，同時地將板上之被測試裝置予以測試之 情形下，亦很容易鑑定何一個被測試裝置係良品或不良品 也。 第6圖顯示第2圖所示之測試電路1 1 0之更詳細之 構成。在於第6圖中，對於具有與第2圖者之同一機能之 電路塊即標上同一標號，而省略重複之說明。 經濟部智慧財產局員工消費合作社印製 如第6圖所示，不良或電路1 1 4乃由：用於鎖存從 不良地址記憶記憶體1 2 0所讀出之良/不良資訊之鎖存 電路L A T，及輸入從比較電路1 1 2側之一致/不一致 鑑定訊號及從取入於鎖存電路L A T之不良地址記憶記憶 體1 2 0所讀出之良/不良資訊之或邏輯閘0 R G ,及將 該或邏輯閘〇R G之輸出傳遞或隔斷至上述不良地址記憶 記憶體1 2 0之傳送閘T M G所構成。又，上述比較電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -24- 546663 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（22) 112與不良或電路114之間，設置有選擇的將比較電 路1 1 2之輸出或來自計數電路1 1 5之溢出訊號OVF 供給於不良QR電路1 1 4用之譯碼器S E L 1，此選擇 器S E L 1乃由老化試驗裝置側之控制裝置所供給之切換 控制訊號C N S而被控制爲選擇性的輸出其中一方之輸入 者。 又在於第6圖之實施例中，設置有，從老化試驗裝置 側之控制裝置所供給之地址A D D，寫入數據D i η選擇 的可能供給於被測試裝置側之選擇器S E L 2 ,以及可能 禁止地址ADD,寫入數據D i η之傳遞之遮罩用閘 MSK。在此遮罩用閘MSK之一方之輸入端子輸入有， 來自老化試驗裝置側之地址A D D，寫入數據D i η ,又 從遮罩用閘M S Κ之另一方之輸入端子即輸入來自鎖存於 上述不良或電路114內之鎖存電路LAT之不良地址記 憶記憶體1 2 0之讀出資訊（良/不良資訊），以資隨應 於良/不良資訊而禁止數據之傳遞或容許數據之傳遞者。 此遮罩用閘MS Κ之輸出係輸入於選擇器S E L 2之第2 端子，在於選擇器S E L 2之控制端子賦加從老化試驗裝 置側之控制裝置所供給之輸入數據選擇訊號。 從老化試驗裝置側之控制裝置，以輸入數據而輸入地 址A D D，而輸入數據訊號I D S之顯示、、地址〃時，選 擇器S E L 2係選擇輸入於第1輸入端子之訊號而輸出於 非測試裝置側。 另一方面，從老化試驗裝置側之控制裝置而做爲輸入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝. 訂 .加 -25- 546663 A7 _________B7 五、發明説明（23) 數據地輸入寫入數據D i η，輸入數據選擇訊號之表示寫 入數據時，選擇器SEL2乃選擇輸入於第2輸入端子之 訊號而輸出於被測試裝置側。 此時，輸入於遮罩用閘MSΚ之另一方之輸入端子之 不良地址記憶記憶體1 2 0之讀出資訊（良/不良資訊） 之顯示 ''不良〃時遮罩用閘M S K會禁示數據之傳遞，所 以雖然從老化試驗裝置側之控制裝置而有寫入數據，仍然 不會有輸出於被測g式裝置側之虞。因此由不良之有無而該 對應於其地址之被測試裝置2 0 0內之區段會被寫入數據 或不會寫入數據。再者替代於以遮罩用閘M S K而隨應於 良/不良資訊的供給寫入數據之供給，而隨應於良/不良 資訊來禁示地址或指令之供給亦可以。 再者在於第6圖中，設有：依據自老化試驗裝置側之 控制裝置所供給之測試控制訊號及時鐘脈衝訊號C L Κ而 生成測試電路1 1 0內之各部之動作定時訊號之定時生成 電路T M G，以及將來自老化試驗裝置側之控制裝置所供 給之輸出選擇訊號OST予以譯碼，以資生成對於上述不 良地址記億記憶體1 2 0之輸出許可訊號FM — OF或生 成對於不良〇R電路1 1 4內之傳遞閘TMG之輸出許可 訊號T G - EM之譯碼器D E C。 由上述譯碼器SEL 2，及遮罩用閘MS K及定時生 成電路TMG，譯碼器DEC來構成第2圖之寫入控制電 路 1 1 1。 第6圖中，從上述不良地址記憶記憶體1 2 0所讀出 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閲讀背面之注意事項再填寫本頁) ▼裝· 訂 經濟部智慧財產局員工消費合作社印製 -26- 546663 A7 B7 五、發明説明（24) (請先閱讀背面之注意事項再填寫本頁) 之良/不良資訊乃介著由定時生成電路TMG所供給之定 時訊號CNT - C LK所控制之及邏輯閘AGT而輸入於 計數電路1 1 5之時鐘脈衝端子，而隨應於記億於不良地 址記憶記憶體1 2 0之良/不良資訊，由而對於計數電路 1 1 5供給或不供給時鐘脈衝，由而計數電路1 1 5之計 數不良地址之數目的予以構成也。再者計數電路1 1 5亦 被構成爲，由介著輸入出線I / 0而從老化試驗裝置側之 控制裝置所供給之僞之良/不良資訊而亦可以行正向計數 動作。又第6圖中之以一點鍊鎖線U N T所圍繞之電路係 被設置有被測試裝置之數目（8個），其他之電路即被做 爲共同電路。 按第2圖或第6圖所示之測試電路1 1 0乃全部以邏 輯電路所構成，因此將它可以使用稱謂F P G A ( Field · Programmable · Gate Array )之可能構成任意之邏輯之 L S I來構成。 第7圖表示使用F P G A來構成測試電路時之老化試 驗板之系統之構成例。 經濟部智慧財產局員工消費合作社印製 第7圖中，標號1 1 0係由F P G A所構成之測試電 路，1 2 0係記億不良鑑定結果之不良地址記憶記憶體， 2 0 0係被測試裝置。本實施例係在於1個測試電路 1 1 0內設有8個之被測試裝置2 0 0份之比較電路及計 數電路等，同時不良地址記憶記憶體1 2 0亦以1個而可 以記憶8個被測試裝置2 0 0份之不良資訊地予以構成。 所以該不良地址記憶記憶體1 2 0係以使用同時可以輸入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 -27- 546663 A7 B7 五、發明説明（25) 出8位元之資訊之SRAM爲合宜。 (請先閲讀背面之注意事項再填寫本頁) 又第7圖中之標號1 5 0係記憶F P GA之邏輯構成 數據之R Ο Μ (唯讀記憶體）。 F P G Α係在於晶片內部多數矩陣狀地配置有或閘， 及閘，雙穩態多諧振盪器等之可以構成任意之邏輯電路之 可變邏輯單元，同時在其週邊設有使之可能構成任意之可 變邏輯單元間之連接之直交配線群及將交叉之任意之配線 間連接/遮斷自如之可變配線開關群。並且在上述 R0M1 5 0中記憶決定FPGA內之可變邏輯單元之邏 輯之資訊及可變配線開關之〇N ,〇F F資訊。 又雖不做限定，上述R〇Μ 1 5 0係對於板上之複數 個（例如9個）F P G Α所構成之測試電路1 1 〇而共同 地予以設置。又具有上述之機能之F P GA有例如ALTERA 公司所製之130K閘規模之1晶片LSI (型號EPF 1 Ο K 1 3 Ο E )，所以可利用它來構成之測試電路 1 1 0 也。 按F P GA亦提供有在於晶片內部內藏有RAM者， 經濟部智慧財產局員工消費合作社印製 利用此種內藏有R A Μ之F P G A來構成載置於老化試驗 板上之測試電路亦可以。 第8圖表示利用此種內藏有R A Μ之F P G A之測試 電路之構成例。 桌8圖中以標號4 0 〇所表不者就是F P GA。 本實施例中，內藏於FPGA400之RAM420 係被利用爲記憶被測試裝置之不良地址記憶記憶體。其他 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） -28 - 546663 A7 ____B7_ 五、發明説明（26) 構成乃由於與第2圖之實施例之測試電路1 1 0相同，因 此對於同之電路塊即標上相同之標號而省略重複之說明。 (請先閲讀背面之注意事項再填寫本頁) 本實施例中亦將寫入控制電路1 1 1，比較電路 1 1 2，不良或電路1 1 4及計數電路1 1 5，乃設置爲 以1個F P G A測試之裝置之數目（例如8個），而其他 電路即做成共同電路。 第9圖表示設於老化試驗板上之測試電路1 1 〇之其 他實施例。此實施例之測試電路1 1 0乃，替代於將計數 電路1 1 5之溢出電路之輸出於老化試驗側之控制裝置， 而介著選擇器S E L 2而輸出於被測試裝置2 0 0側地予 以構成者，由而於測試完成後，將各被測試裝置之不良地 址（不良區段）寫入於做爲各自之被測試裝置之快閃記億 體由而完成測試，測試完了後實施被測試裝置之數據之讀 出，鑑定記憶有不良資訊之區段之數，換言之不良地址之 數，由而可實施製品之良否之鑑定。 經濟部智慧財產局員工消費合作社印製 又在此實施例中，計數電路1 1 5之最上位位元 M S B係介著選擇器S E L 1而可以供給於不良或電路 1 1 4，與上述實施例同樣地，從老化試驗裝置側之控制 裝置而送出規定數之僞不良訊號，而使正向計數計數電路 1 1 5以資校驗最上位位元M S Β之是否變化由而亦可以 鑑定含於被測試裝置之不良地址（不良區段）數在於最大 容許數以下。 再者，以第7圖或第8圖所示之FPGA來構成設於 老化試驗板上之測試電路1 1 0時，具有，可以不變更任 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） '一 '~* -29- 546663 A7 B7 五、發明説明（27) (請先閲讀背面之注意事項再填寫本頁) 何硬體之下，只改寫記憶於第7圖之邏輯構成資訊記億用 R〇M3 0 0之數據，就可以構成具有如第9圖所示之構 成之測試電路，之利點者。 下面使用第1 1圖所示之流程圖，說明使用了載置上 述實施例之測試電路之老化試驗板以資測試快閃記憶體之 測試方法，以及製造過程。 在於步驟S 1之組合過程之完成後之快閃記憶體係被 移至老化試驗過程（步驟S 2 )。本實施例係將每一片載 置有7 2個快閃記憶體之數1 0片之老化試驗板1 〇 〇乃 插入於老化試驗裝置之加熱室內之連接器，而空氣的連接 老化試驗裝置側之控制裝置與板上之測試電路。 惟於步驟S 2之老化試驗時，測試電路1 1 〇乃以停 止動作狀態下放置8〜1 6小時（約1 2 5 °C )之高溫。 接著老化試驗裝置側之控制裝置係介著板上之測試電 路1 1 0地對於被測試裝置2 0 〇實施反複寫入及消去之 寫入/消去循環測試（步驟S 3 )。此測試可以在老化試 驗裝置上實施，惟加熱室內之溫度係予以降低。 經濟部智慧財產局員工消費合作社印製 此後在本實施例係實施，自老化試驗裝置側送控制訊 號至板上之測試電路1 1 0 ,以資藉由板上之測試電路 1 1 0實施如前面所述之消去測試及規定模式數據之寫入 讀出測試（所謂效能（機能）測試（步驟S 4 )。此測試係 須要約2小時程度，惟不加熱的實施亦可以，或與步驟 S 1之老化試驗處理同時地實施亦可以。同時的實施步驟 S 1之老化試驗處理與步驟S 3之效能試驗時可以使效能 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^^ -30- 546663 A7 B7 五、發明説明（28) 測試時間實上看不出之效果者。 又，步驟S 4之效能測試乃，在於載置測試電路 1 1 0之老化試驗板1 0上，載置了被測試裝置2 〇 〇之 狀態地，不是使用老化試驗裝置而使用簡單的測試器，實 施亦可以。通常之記憶體用測試器係非常昂貴，而且一次 只能做十個程度之效能測試，惟使用載置有測試器電路之 上述實施例之老化試驗板時，即不需要用昂貴之測試器， 而使用廉價簡易之測試器而可以實施效能測試，所以大幅 度的可以降低測試所用之成本。 再者在於步驟S 4之效能試驗之完成後，移行於步驟 S 5之選別過程，而在此處使用記憶體測試器來實施，以 規定之電源電壓範圍內而是否能動作等檢查之直流的試驗 項目之D C測試，以及在於輸入訊號之做爲目標之週波數 有變化之下是否能正確的動作之檢查交流的試驗項目之 A C測試，而選別鑑定爲良品著予以出貨。此D C測試及 A C測試乃1 〇幾分鐘做可以完成，使用昂貴之記億體測 試器也不太會使成本特性降低者。 第1 0圖所示之先前技術之測試過程中，乃在於如步 驟S 1 4 —般之老化試驗處理之後使用昂貴之記憶體測試 器，不只是實施D C測試及A C測試也實施效能測試，並 且該效能試驗之所需時間係1〜2小時，因此測試效率及 成本特性很劣，而適用本發明時，即在於步驟S 4而以低 廉之測試器或老化試驗裝置而一括的實施效能試驗，在步 驟S 5之選別過程即只實施D C測試及A C測試即可以， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼裝.

、1T 經濟部智慧財產局員工消費合作社印製 -31 - 546663 A7 ____B7^ 五、發明説明（29) 因此大幅度地可以縮短測試所要之時間，也能大幅度地降 低測試成本。 下面使用第1 2圖及第1 3圖說明本發明之其他實施 例。 第1 2圖之實施例乃說明在於快閃記憶體內設置類似 於上述實施例所說明之老化試驗板上之測試電路之自己測 試電路。 圖中，標號1 0係具有控制閘及浮動閘之由 Μ〇S F E T等所成之習知之不揮發性記憶元件之矩陣狀 地予以配置而成之記憶體陣列，標號1 1係從記憶體陣列 1 0內之同一行之記憶元件之連接有控制閘之複數之字線 之中，選擇一條而隨應於動作模式地賦加規定之電壓X譯 碼器。標號1 2乃保持在該X譯碼器1 1所譯碼之X地址 (選擇地址）之地址寄存器。在於上述X譯碼器1 1中係 包含隨著譯碼結果而將各記憶體墊內之一條字線驅動於選 擇水平之字驅動電路者。 標號1 3係放大從記憶體陣列1 0內讀出之數據，同 時以區段單位地可以保持寫入於記憶體陣列1 0之寫入數 據之讀取放大器及數據鎖存電路，標號1 4係Υ系之地址 譯碼器電路，標號1 5乃將由此Υ譯碼器1 4而選擇的導 通•斷通之數據寄存器1 3連接於共同輸出入線1 6之Υ 閘電路（列開關之列）。 標號1 7用於保持從外部取入之寫入數據之數據寄存 器。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝· 、1Τ 經濟部智慧財產局員工消費合作社印製 -32- 546663 Δ7 Α7 Β7 五、發明説明（3()) (請先閲讀背面之注意事項再填寫本頁) 標號1 8乃由讀取放大器及數據鎖存電路1 3所讀出 之1區段之讀取數據之中，爲了以位組（Byte )單位地依 序輸出數據之用於發生連續之Y地址之Y地址計數電路， 標號1 9係將地址與數據由共同之輸出入梢I /〇而以時 間分別地取入地予以構成之多路轉換器者。 本實施例之快閃記億體乃雖然不做特別之限定，惟具 備有，解釋從外部之微電腦等之控制裝置所賦予之指令（ 命令）而爲了實施對應於該指令之處理地依序形成對於記 憶體內部之各電路之控制訊號，以資輸出之控制電路（定 序器）2 0。而被賦予指令時即立即解釋它而自動的實施 所對應之處理的被構成。上述控制電路2 0乃具備有，收 容例如爲了實施指令所必要之一連串之微命令群之R 〇 Μ ，依序實施微命令面形成對於晶片內部之各電路之控制訊 號地被構成。又於控制電路2 0內，具備有反映內部狀態 之靜態寄存器者。 經濟部智慧財產局員工消費合作社印製 從外部之C P U等而輸入於此實施例之快閃記憶體之 控制訊號乃有：例如複置訊號R E S ,晶片選擇訊號C Ε ，寫入控制訊號W Ε，輸出控制訊號Ο Ε，顯示數據之輸 入或地址輸入之指令允許訊號CDΕ,賦予數據取入定時 之串聯時鐘脈衝S C等。再者本實施例之快閃記憶體，乃 隨應於反映記憶體內部之狀態之靜態寄存器之規定之位元 地，向外部輸出顯示從外部可能存取與否之準備就緒/執 行中訊號R / B而構成。 並且在本實施例之快閃記憶體乃設置有，用於比較該 本紙張尺度適用中關家標準（CNS )八4規格（21GX297公釐) ~ " -33- 546663 A7 B7 五、發明説明（31) (請先閲讀背面之注意事項再填寫本頁) 記憶體陣列1 0所讀出而經由Y閘電路1 5所選擇之1位 組之數據，與從外部輸入之期待値數據之比較電路1 1 2 ，及運算前回之讀出數據之一致/不一致結果之邏輯和之 不良或電路1 1 4，及用於計數不良地址之數目之計數電 路1 1 5，及由S R A Μ等所構成用於記憶由測試所檢出 之良/不良資訊之不良地址記憶記憶體1 2 0，以及控制 在於晶片內之測試動作之Β I S T ( Binld In Self Test ) 控制電路1 6 0。 經濟部智慧財產局員工消費合作社印製 不良或電路114之具體的構成係與第6圖之實施例 相同。比較電路1 1 2，不良或電路1 1 4，計數電路 1 1 5 ,依不良地址記億記憶體1 2 0之測試之程序及內 容也與第2圖及第6圖之實施例所說明者大致相同。所不 同之處乃在於：本實施例之快閃記憶體中，不良地址記憶 記憶體1 2 0之字線乃，由記憶體陣列1 0用之X譯碼器 1 1之選擇訊號而同時的被選擇，由測試電路之不良鑑定 結果即記憶於對應於記憶體陣列1 0之各記憶體行之不良 地址記憶記憶體1 2 0內之記憶領域地被構成之點，以及 寫入測試及校驗時之地址係介著輸入出梢I / 0而由外部 直接供給於記憶體陣列1 0之點者。 但是，將如第2圖（第6圖）之實施例中所示之寫入 控制電路1 1 1 (輸入遮罩電路MSK，選擇器SEL2 ，定時生成電路T M G，譯碼器D E C )，做爲測試電路 之一部份地設於晶片內亦可以。 或替代於從外部輸入測試用之地址及數據，而在於晶 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -34- 546663 A7 B7 五、發明説明（32) (請先閱讀背面之注意事項再填寫本頁) 片內部設置，依照規定之算式而生成測試用之地址及數據 之上述之ALPG，藉由此ALPG所生成之測試用之地 址及數據來實測記憶體陣列1 0之測試亦可以。 本實施例之B I S I控制電路1 6 0乃，與上述之控 制電路2 0同樣，例如收容具備有用於執行命令所必要之 一連串之微命令群之ROM，而微命令之依序被執行而形 成對於晶片內部之各電路之控制訊號之微程序控制方式之 控制電路而可以構成，並且，對於此B I S T控制電路 1 6 0之測試之開始之指令即由上述控制電路2 0而賦予 地予以構成也。 經濟部智慧財產局員工消費合作社印製 快閃記憶體亦有，本來就準備有自己測試用之指令者 ，所以該快閃記憶體時，即使用自己測試開始用之指令， 而從外部裝置賦予開始測試之指令亦可能。再者對於未設 此種指令之記憶體也可以利用寫入控制訊號W E ,或輸出 控制訊號等從外部之控制訊號之未使用之組合，或利用數 據輸出入端子來可以輸入指令碼而構成，以資可以對 I S T控制電路1 6 0賦予開試測試之指令也。將 B I S T控制電路1 6 0與快閃記憶體之控制電路2 0構 成爲成一體亦可以。 再者，對於該B I S T控制電路1 6 0設置專用之接 口亦可能，此時就可以利用I E E E 1 1 4 9 . 1規格 所規定之 T A P ( TestAccess Port) 。T A P 乃以 IEEE 1 1 4 9 · 1規格所規定之掃瞄測試或 BIST電路用之接口及控制電路，由：將來自輸入口之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -35- 546663 A7 ____B7 五、發明説明（33) (請先閲讀背面之注意事項再填寫本頁) 測試數據移位至輸出口時所使用之旁通寄存器，對於電路 傳遞特定之訊號時所使用之數據寄存器，爲了設定晶片固 有之製造識別號碼之用之裝置ID寄存器，控制數據寄存 器之選擇或控制內部之測試方法時等所使用之指令寄存器 ，控制T A P電路全體之控制器等所構成。 將T A P做爲接口（ Interface )由而爲了數據之改寫 用連接於外部裝置之電極墊乃數個就足夠也。 再者，第1 2圖上雖未記述，於本實施例之快閃記憶 體上，亦設有：發生使用於寫入或消去之高電壓之內部電 源電路，及取入從外部輸入之指令之輸入緩衝電路，將從 記憶體陣列所讀出之數據訊號及內部寄存器之內容輸出之 外部之輸出緩衝器電路，取入從外部輸入之地址訊號及寫 入訊號之緩衝器電路等。 經濟部智慧財產局員工消費合作社印製 第3圖之實施例係如第1 2圖之實施例同樣地，在快 閃記憶體內設置了類似於上述實施例所說明之老化試驗板 上之測試電路之自己測試電路者。它與第1 2圖之實施例 之不同點乃第1 2圖之實施例係將由測試所獲得之不良地 址之資訊記憶於S R A Μ，而第1 3圖之實施例係，將不 揮發性記憶元件所成之記憶體陣列1 〇之一部份使用於良 /不良資訊記憶領域之點。 在快閃記憶體亦有本來就於記憶體陣列之各區段上設 置有用於記憶管理區段之領域（例如6 4位元）者。所以 在這些區段管理領域1 Ο Α中可以使之記憶良/不良資訊 地予以構成亦可以。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） -36- 546663 A7 B7 五、發明説明（34) 於第1 2圖，第1 3圖所示之快閃記憶體乃，不需要 使用高機能之記憶體測試器之下，可以實施包含至少一面 更新地址，一面對於記億體陣列寫入數據之寫入測試之效 能測試。並且該效能測試乃，藉由來自老化試驗裝置之控 制裝置之訊號之輸入而在於老化試驗裝置內而可以實施， 同時也可以使用老化試驗裝置以外之簡易的測試裝置來實 施。 再者本說明書內之快閃記憶體係舉例爲，1個記憶體 單元中記憶1位元之數據之二値記憶體，換言之於1個記 憶體單元中記憶邏輯'' 1 〃或'' 0 〃其中之一之記憶體爲 例，惟並不侷限於它。近年來在於大容量之快閃記憶體乃 在於1個記憶體單元記憶2位元乃至複數位元之數據之， 多値技術之開發很盛行，本發明係當然亦可適用於此種多 値之記憶體上者。 如上所述，依據實施例具體的說明本發明，惟本發明 並不侷限於上述之實施例，在不逸脫其要旨之範圍內，當 然仍可以做種種之變更。 例如上述實施例乃做爲一例子，而將設於老化試驗板 上之測試電路係採用F P G E來構成做說明，惟替代於 F P G A ,使用閘極陣列（Gate Anay ),或A S I C ( 特殊用途之I C )來構成亦可以。 再者上述實施例之不良地址記憶記憶體1 2 0乃，該 測試電路2 0 0之區段與不良地址記憶記憶體1 2 0之地 址乃以1 : 1地被對應，而在於不良地址記憶記憶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ’裝. 訂 經濟部智慧財產局員工消費合作社印製 -37- 546663 Δ7 Α7 Β7 五、發明説明（35) 1 2 0乃對應於區段地記憶表示良/不良之資訊地被構成 ，惟使之記憶不良區段之地址亦可以，或該、、不良〃並不 以區段單位來記憶，以字單位，位組單位或以位元單位地 予以記憶均可以。 (產並上之利用可能性） 在於上述之說明中，對於本發明人所創作之發明係以 該背景之利用領域之快閃記憶體之檢查爲例做了說明。惟 本發明並不侷限於此，在於檢查快閃記憶體以外之不揮發 性記憶體及R A Μ等之揮發性記憶體以及內藏了這些之半 導體積體電路時亦可以利用也。 圖式之簡單說明 第1圖係表示適用本發明之老化試驗板之槪略構成之 方塊圖。 第2圖係表示測試電路之構成例之方塊圖。 第3圖係表示於適用本發明之老化試驗用板上之快閃 記憶體之測試程序之全程之流程圖。 第4 ( A )圖係在於老化試驗之從做爲被測試裝置之 快閃記憶體之數據之讀出程序。 第4 ( B )圖係表示對於被測試裝置之良好地址之數 據之寫入程序之流程圖。 第5圖係.表示於老化試驗之從不良地址記憶記憶體之 良/不良資訊之讀出及其計數程序之流程圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝. 訂 經濟部智慧財產局員工消費合作社印製 -38· 546663 A7 B7 五、發明説明（36) 第6圖表示測試電路之更具體的構成例之方塊圖。 第7圖係表示使用F G A來構成測試電路時之實施例 之方塊圖。 第8圖係表示使用F P GA來構成測試電路時之其他 之方塊圖。 第9圖係表示測試電路之其他構成例之方塊圖。 第1 0圖係表示以往之快閃記憶體之檢查程序之流程 圖。 第1 1圖係表示適用本發明之快閃記憶體之檢查程序 之流程圖。 第1 2圖係表示適用本發明之快閃記憶體之槪略構成 之方塊圖。 第1 3圖係表示適用本發明之快閃記憶體之其他實施 例之方塊圖。 主要元件對照表 (請先閱讀背面之注意事項再填爲本頁) 經濟部智慧財產局員工消費合作社印製 1 〇 0 老 化 試 驗用 板（ 印 刷 基 板） 1 1 0 測 試 電 路 1 2 0 不 良 地 址記 憶專 用 記 憶 體 4 2 0 R A Μ 1 3 0 連 接 端 子列 1 4 0 裝 置 保 護電 路 2 0 0 被 測 試 裝置 1 1 1 寫 入 控 制裝 置 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -39 - 546663 A7 B7 五、發明説明（37) I 1 2 比較（器）電路 113 地址鎖存器 (請先閱讀背面之注意事項再填寫本頁) 114 不良或電路 115 計數器 10 記憶體陣列 II X譯碼器 12 寄存器之區段 13 讀取及鎖存 14 Y譯碼器 15 Y閘 經濟部智慧財產局員工消費合作社印製 A MG 〇 p R F o o 5 〇 14 16 BIST控制電路 1 7 數 據 寄 存 器 1 8 Y 地 址計 數 器 1 9 多 路 轉 換 器 2 0 定 序 器 1 〇 A 段 管 理 領 域 1 6 0 B I S T 控 制電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -40 -

Claims (1)

1. 546663 1 9 8 8 8 8 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 附件1 : 第89 1 27566號專利申請案 中文申請專利範圍修正本 民國91年7月修正 1 . 一種半導體記憶體之檢查方法， 在於載置有：可以裝著可成爲測試對象之複數之半導體 記憶體之複數之插口，及包含有，比較至少來自測試對象之 半導體記憶體之讀出數據與期待値數據以資檢出一致/不一 致之比較電路，以及用於計數所檢出之不一致之數之計數電 路之測試用之電路而成之印刷基板上， 裝著該做爲測試對象之複數之半導體記憶體，將該印刷 基板連接於老化試驗裝置之加熱室內之連接器，藉由上述測 試用之電路一面更新地址，一面同時實施上述複數之半導體 記憶體之測試，以上述計數電路而計數該檢出不良之地址而 將該結果予以輸出，爲其特徵者。 2 . —種半導體記憶體之檢查方法， 在於載置有：可以裝著可成爲測試對象之複數之半導體 記憶體之複數之插口，及包含有，比較至少來自測試對象之 半導體目5憶體之讚出數據與期待値數據以資檢出一^致/不一 致之比較電路，及用於計數所檢出之不一致之數之計數電路 之測試用電路，以及用於記憶依據上述比較電路之比較結果 之不良鑑定結果之記憶機構而成之印刷基板上， 裝著該做爲測試對象之複數之半導體記憶體/將該印刷 基板連接於老化試驗裝置之加熱室內之連接器，藉由上述測 本紙張尺度適财關家轉（CNS )八4祕（210X297公釐) ~ -- ---------0^------1T------Φ (請先閱讀背面之注意事項再填寫本頁) 546663 8 8 8 8 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 試用電路一面更新地址，一面同時實施上述複數之半導體記 憶體之測試，而將採用該依據由上述記憶機構所讀出之前回 之不良鑑定結果與上述比較電路之比較結果之比較結果之良 否鑑定結果之邏輯和而成之不良資訊，收容於上述記憶機構 ，爲其特徵者。 3 .如申請專利範圍第2項所述之半導體記憶體之檢查 方法其中 由上述計數電路計數從上述記憶機構所讀出之不良資訊 之後，對於上述計數電路供給鑑定用不良資訊，而監視由上 述計數電路所輸出之溢出訊號以資實施良否之鑑定者。 4 . 一種半導體記憶體之製造方法， 將截取形成於晶圓上之記憶體晶片封入於封裝包而成之 半導體記憶體，裝著於，載置有，包含有，複數之插口，及 比較來自複數之半導體記憶體之讀出數據與期待値數據以資 檢出一*致/不一*致之比較電路，及用於計數該被檢出之不一* 致之數之計數電路而成之測試用電路之印刷基板上， 將該印刷基板連接於老化試驗裝置之加熱室內之連接器 實施老化試驗處理之後，或一面實施老化試驗處理，一 面藉由上述測試用之電路一面更新地址一面同時實放上述複 數之半導體記憶體之測試，然後，從上述老化試驗裝置之加 熱室中取出上述印刷基板，藉由測試電路實施上述測試用之 電路所實施之測試以外之測試，而只選出藉由上述二個測試 均鑑定爲良品之半導體記憶體，爲其特徵者。 (請先閱讀背面之注意事 I# ▼項再填. 裝— :寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） - 2- 546663 A8 ii'i . B8 衫〜C8 D8 經濟部智慧財產局員工消費合作社印製 々、申請專利範圍 5、 一種半導體記憶體，其特徵係令記憶電路、和包含 比較自記憶電路讀取之資料和期望値資料，檢出一致/不一 致之比較電路以及計數檢出不一致之數的計數器電路的測試 用之電路、和根據上述比較電路所產生之比較結果，記憶不 良判定結果的判定結果記憶電路，形成於同一之半導體晶片 上， 經由上述測試用之電路，一邊更新位址，一邊進行上述 記憶電路之測試，被檢出不良之位址數經由上述計數器電路 加以計數地加以構成的同時，取得自上述判定結果記憶電路 讀取之前次不良判定結果和上述比較電路所成比較結果的良 窳判定結果的邏輯和的資訊，被收容於上述判定結果記憶電 路地加以構成者。 6、 如申請專利範圍第5項之半導體記憶體，其中，上 述計數器電路所成之計數結果則呈可向外部輸出加以構成 者。 7、 如申請專利範圍第5項或第6項之半導體記憶體， 其中，上述判定結果記憶電路之字元線係經由選擇被測試之 上述記憶電路之記憶陣列內之字元線的位址解碼器之選擇信 號加以選擇，對應根據上述比較電路所成之比較結果的不良 判定結果被測試之上述記憶電路之各記憶行，而記憶於上述 判定結果記憶電路地加以構成。 8、 如申請專利範圍第5項記載之半導體記憶體，其 中，上述判定結果記憶電路係設於被測試之上述記憶電路之 一咅(5分。 (請先閱讀背面之注意事項再填寫本頁) ΙΦ 項再填· 裝· 、11 .會 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -3- 546663

   (請先閲讀背面之注意事項再填寫本頁) 9、如申請專利範圍第5項記載之半導體記憶體，其 中，上述計數器電路係計數自上述判定結果記憶電路讀取之 不良資訊而加以構成者。 1 0、如申請專利範圍第5項記載之半導體記憶體，其 中，上述計數電路係計數自上述判定結果記憶電路讀取之不 良資訊，之後計數輸入之判定不良資訊，於計數至所定數的 時點，輸出過載信號地加以構成者。 1 1、如申請專利範圍第5項記載之半導體記憶體，其 中，被測試之上述記憶電路係經由非揮發性記憶元件所構 成，上述判定結果記憶電路係經由揮發性記憶元件所構成 者。 1 2、一種非揮發性記憶裝置之製造方法，其特徵係包 含於半導體晶圓複數形成可電氣性寫入及消除之非揮發性記 憶體的工程， 和切斷上述半導體晶圓，複數形成各包含一個之可電氣 性寫入及消除之非揮發性記憶體的半導體記憶晶片的工程’ 和封閉各上述半導體晶片，複數形成非揮發性記憶體之 經濟部智慧財產局員工消費合作社印製 工程， 和將上述各非揮發性記憶裝置，裝著於測試基板，同時 測試上述各非揮發性記憶裝置的第1測試工程、 和以上述第1測試工程，出貨判定爲良品之非揮發性記 憶裝置的工程； 上述第1測試工程係包含 ^ 於上述各非揮發性記憶裝置，供給位址信號的位址供給工 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 546663 A8 ——一一一一一〜、 B8 贫1· 7,3 A 」 g8〇 々、申請專4範圍. 程， (請先閲讀背面之注意事項再填寫本頁) 和經由上述測試基板上之比較電路，比較自測試對象之 非揮發性記憶裝置的讀取資料和期望値的比較工程， 和經由上述測試基板上之計數器電路，經由上述比較工 程，計數判定爲不一致之次數的計數工程， 和於上述測試基板上之記憶體，記憶上述比較工程之比 較結果的判定結果收容工程， 於第1測試工程中，進行有關上述非揮發性記憶裝置之 寫入、寫入檢查、消除、消除檢查及讀取的測試， 於上述判定結果收容工程中，於上述記憶體，對應有關 於寫入之不良結果、有關於消除之不良結果及有關於讀取之 不良結果的判定結果則呈邏輯和之狀態加以記憶， 變更上述位址供給工程之位址信號，將上述比較工程及 計數工程重覆施行到達所定之位址爲止者。 1 3、如申請專利範圍第1 2項記載之非揮發性記憶裝 置之製造方法，其中，上述測試基板係裝置於老化測試裝置 者。 經濟部智慧財產局員工消費合作社印製 1 4、如申請專利範圍第1 3項記載之非揮發性記憶裝 置之製造方法，其中，更包含，在於上述非揮發性記憶裝 置’測試電路機能的第2測試工程， . 上述第2測試工程係經由與上述老化測試裝置不同之測 試裝置加以執行者。 1 5、如申請專利範圍第1 2項、第1 3項或第1 4項 記載之非揮發性記憶裝置之製造方法，其中，於上述判定結 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） -5- 546663 91 A8 B8 C8 D8 々、申請專利範圍 二」 果收容工程中，於上述記憶體中，於上述非揮發性記憶裝置 之區段單位收容判定結果者。 1 6、一種半導體記憶體之檢查方法，其特徵係含有 於具有包含可裝著成爲測試對象之複數之可電氣性寫入 及消除的非揮發性半導體記憶體的複數插槽，和判定來自成 爲測試對象之複數之可電氣性寫入及消除的非揮發性半導體 記憶體的讀取資料和期望値資料爲一致或不一致之比較電 路，和包含計數上述比較電路之判定結果的不一致之計數電 路的測試電路之測試基板中，裝著成爲測試對象之複數之可 電氣性寫入及消除的非揮發性半導體記憶體的工程， 和將上述測試基板裝著至測試裝置之工程， 和一邊順序更新自外部供給的位址信號，經由上述測試 電路，執行有關上述複數之可電氣性寫入及消除的非揮發性 半導體記憶體的寫入、消除及讀取的測試之測試工程， 和於每有關上述寫入、消除及讀取之測試中，將上述比 較電路之判定結果之不一致，寫入至上述測試基板上之記憶 體的判定結果收容工程， 和於上述判定結果收容工程，將每一有關寫入、消除及 讀取之測試的判定結果，進行寫入、消除及讀取之任一個之 第1判定結果，和之後執行之寫入、消除及讀取之第2判定 結果的邏輯和，將該結果做爲不良資訊收容於上述記憶體之 工程者。 1 7、如申請專利範圍第1 6項記載之半導體記憶體之 檢查方法，其中，上述測試工程係包含計數判定爲不良之位 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ---------------IT----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -6 - 546663

   六、申請專利範谓 1 址之數，將該結果自上述測試基板輸出之工程。 1 8、如申請專利範圍第1 7項記載之半導體記憶體之 檢查方法，其中，半導體記憶體之檢查方法係更包含 將自上述記憶體讀取之上述不良資訊，經由上述計數電 路加以計數的工程， 和於上述計數電路供給判定用不良資訊加以計數，監視 自上述計數電路輸出之過載信號，進行良窳判定的工程者。 1 9、如申請專利範圍第1 8項記載之半導體記憶體之 檢查方法，其中，將上述測試基板裝著至測試裝置之工程係 包含對老化測試裝置裝著上述測試基板之工程。 2 0、如申請專利範圍第1 9項記載之半導體記憶體之 檢查方法，其中，半導體記憶體之檢查方法係更包含，自上 述老化測試裝置取下上述測試基板，將上述測試基板上之半 導體記憶體，經由第2測試裝置加以測試的第3測試工程 者。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 546663

   附件3第89127566號專利申請案 中文圖式修正頁 民國91年7月修正

   1/12第1圖 739192

   546663

   4/12第4圖 ㈧ (B) 〔開始—)

   MAX? 551 552 553 554 555 556

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   5466¾ 10/12 第10圖 前過程

   51 52 53 54 aj貨] 第11圖

   511 512 513 514 515 546663 2 圖2 11第

   A 10 120 記憶體陣列 A

   讀取放大器 及鎖存

   多路轉 換器 數據 寄存器 Υ地址 計數器 八 V A V 15 ICE * /〇E · /WE · SC /RES · /CDE. RD/Bsy 定序器

   112 ^Π4 計數器 18 14 圓 Y閘極 Υ譯碼器 160, Η 跫 s OVF 20 16 ^ 115 546663 2 /] 圖3 1X第

   OA

   I/O /vvt -SC · /RES /CDE· RD/巳sy ·

   16 /CE /OE

   定序器 160 BIST®連 m5§ γ …本良 率電路 ~V

   計數器 115 OVF 1

   20