JP2011242197A - バーンインボード、バーンイン装置、及び、バーンインシステム - Google Patents

Abstract

【課題】バーンイン試験に要する全体的な時間を短縮する。
【解決手段】バーンインボードは、コンフィギュレーションデータに基づいて回路構成を変更することができる複数のプログラマブルロジック装置１５０と、複数のプログラマブルロジック装置１５０のいずれか１つに接続され被試験デバイスＤＵＴが装着される複数のソケットＳＫとを備える。複数のプログラマブルロジック装置１５０の夫々は、少なくともバーンイン試験に先だち供給されるコンフィギュレーションデータに基づいてバーンイン試験の際にソケットＳＫに装着された被試験デバイスＤＵＴに供給するテストパターンを生成する回路３１０と、バーンイン試験の際にソケットに装着された被試験デバイスＤＵＴからの出力信号をプログラマブルロジック装置１５０に接続されている複数の被試験デバイスＤＵＴから並列に読み込んで論理値と比較し、結果を試験結果として格納するメモリとを備える。
【選択図】図５

Description

本発明は、バーンインボード、バーンイン装置、及び、バーンインシステムに関し、特に、半導体装置のバーンイン試験を行うバーンインボード、バーンイン装置、及び、バーンインシステムに関する。

電子部品等の半導体装置の初期不良を顕在化し、初期故障品の除去を行うためのスクリーニング試験の一種であるバーンイン（Burn-In）試験を行う装置として、バーンイン装置が知られている。このバーンイン装置は半導体テスト装置の一種であり、被試験デバイス（Device Under Test）である半導体装置を複数装着したバーンインボードをバーンイン装置内に収容し、被試験デバイスに、電圧を印加して電気的ストレスを与えるとともに、恒温槽内部の空気を加熱して所定の温度の熱ストレスを与えることにより、初期不良を顕在化させる。また、このバーンイン試験においては、被試験デバイスに、所定のテスト信号を供給して、被試験デバイスの動作テストを行い、被試験デバイスが正常に動作しているかどうかを試す試験を行う。

このようなバーンイン装置では、数時間から数十時間に亘る長時間のバーンイン試験が行われることから、試験効率を向上させるために、複数の被試験デバイスを１枚のバーンインボードに装着するとともに、このバーンインボードを複数毎、バーンイン装置に収納して、バーンイン試験を行うのが一般的である（例えば、特許文献１：特開２００５−２６５６６５号公報参照）。

バーンイン試験を行う際に必要となるテストパターンの信号は、バーンイン装置で生成されて、バーンインボード上に装着された被試験デバイスに供給される。そして、このテストパターンの信号に基づいて被試験デバイスを動作させ、その動作結果である被試験デバイスからの出力信号を、バーンイン装置がバーンインボードから読み出す。バーンイン装置では、読み出した出力信号を論理値と比較し、被試験デバイスが正常に動作しているかどうかを判定する。判定結果は、例えば、被試験デバイスがバーンイン試験をパスしたのか、それともフェイルしたかを示しており、この判定結果が順次、試験結果としてバーンイン装置内のメモリに蓄積される。この判定結果は、例えば、バーンイン装置に設けられたディスプレイに試験結果として表示される。

しかし、被試験デバイスである半導体装置の小型化から、１枚のバーンインボード上に載せることのできる被試験デバイスの数が増大している。また、１枚のバーンインボード上に数多くの被試験デバイスを装着すれば、全体的なバーンイン試験時間の短縮を図ることができ、製造コストの抑制を図ることができる。このため、１枚のバーンインボードに装着できる被試験デバイスが増大することは、一般に望ましいと言える。

その一方で、バーンイン装置とバーンインボードとを接続するコネクタのピンの数は限られている。このため、バーンイン装置から、バーンインボード上にあるすべての被試験デバイスにテスト信号を同時に供給し、同時に出力信号を読み出すことは事実上、不可能である。このため、１枚のバーンインボード上に載せられている複数の被試験デバイスを、所定数の被試験デバイス毎に区分して、複数のグループを構成し、グループ単位で、順次、被試験デバイスに、テスト信号を供給するとともに、被試験デバイスからの出力信号をバーンイン装置が読み込んで、動作判定を行い、判定結果を蓄積する。つまり、グループ毎に、順次切り替えて、被試験デバイスからの出力信号を読み出して、バーンイン試験を行う必要がある。このため、１枚あたりのバーンインボードに装着される被試験デバイスの数が増大することは、グループ数が増大することを意味しており、バーンイン試験に要する時間が長くなることを意味している。

また、バーンインボード上に載せられる被試験デバイスの数が増大すると、テスト信号を被試験デバイスに供給するための信号線の数も増大する。信号線の数が増大すると、信号線の分岐数も多くなり、信号波形に歪みが生じやすくなってしまう。信号波形に生じる歪みを是正するためには、バーンイン試験の際に被試験デバイスに供給するクロック周波数を低く抑える必要が生じ、これもまた、バーンイン試験に要する時間を長くする要因となる。

特開２００５−２６５６６５号公報

そこで本発明は、前記課題に鑑みてなされたものであり、バーンイン試験に要する時間の短縮を図ることのできるバーンインボード、バーンイン装置、及び、バーンインシステムを提供することを目的とする。

上記の課題を解決するために、本発明に係るバーンインボードは、
コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
を備えており、
前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されており、
前記複数のプログラマブルロジック装置のそれぞれは、バーンイン試験に先だって供給されるコンフィギュレーションデータに基づいて、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとが、少なくとも形成される、
ことを特徴とする。

この場合、前記コンフィギュレーションデータは、当該バーンインボードが挿入されたバーンイン装置に設けられたテスト制御装置から、前記プログラマブルロジック装置に供給されるようにしてもよい。

さらに、前記メモリに格納されている前記試験結果は、前記テスト制御装置により読み出されるようにしてもよい。。

また、前記被試験デバイスからの出力信号が入力される前記プログラマブルロジック装置のＩ／Ｏピンと、前記被試験デバイスが出力信号を出力するソケットのＩ／Ｏピンとの間は、１対１の対応関係で接続されており、前記被試験デバイスが出力する出力信号は並列して同時にプログラマブルロジック装置が読み込み可能であるようにしてもよい。

この場合、前記プログラマブルロジック装置が前記テストパターンの信号を出力するドライバピンと、前記被試験デバイスに前記テストパターンの信号を入力するためのソケットのドライバピンとの間も、１対１の対応関係で接続されているようにしてもよい。

或いは、前記プログラマブルロジック装置が前記テストパターンの信号を出力するドライバピンと、前記被試験デバイスに前記テストパターンの信号を入力するためのソケットのドライバピンとの間は、前記プログラマブルロジック装置の１つのドライバピンに対して、複数のドライバピンが接続されている関係であるようにしてもよい。

また、前記メモリには、前記試験結果として、被試験デバイスがバーンイン試験をパスしたか、それともフェイルしたかを示す情報が格納されるようにしてもよい。

或いは、前記メモリには、前記試験結果として、被試験デバイスの不良ブロックを特定する情報が格納されるようにしてもよい。

本発明に係るバーンイン装置は、１又は複数のバーンインボードが挿入されるバーンイン装置であって、
前記バーンインボードは、
コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
を備えており、
前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されているとともに、
当該バーンイン装置は、
前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
ことを特徴とする。

本発明に係るバーンインシステムは、１又は複数のバーンインボードと、前記バーンインボードが挿入されるバーンイン装置とを備える、バーンインシステムであって、
前記バーンインボードは、
コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
を備えており、
前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されているとともに、
前記バーンイン装置は、
前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
ことを特徴とするバーンインシステム。

本発明に係るバーンイン装置の制御方法は、
コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
を備えており、
前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されている、
バーンインボードが、１又は複数挿入される、バーンイン装置の制御方法であって、
前記バーンイン装置から前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
ことを特徴とする。

本発明に係るバーンインシステムの制御方法の発明は、
１又は複数のバーンインボードと、前記バーンインボードが挿入されるバーンイン装置とを備え、
前記バーンインボードは、
コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
を備えており、
前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されている、
バーンインシステムの制御方法であって、
前記バーンイン装置から前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
ことを特徴とする。

本発明の一実施形態に係るバーンインシステムにおけるバーンイン装置の全体的な正面図。 図１のバーンイン装置にバーンインボードを収納した状態における内部構成の一例を説明するための正面レイアウト図。 図１のバーンイン装置において、必要な制御信号や出力信号をバーンイン装置と被試験デバイスとの間で遣り取りするための内部構成の一例を示すブロック図。 本発明の一実施形態に係るバーンインボードの平面レイアウト図。 バーンインボード上に設けられたプログラマブルロジック装置の内部回路を、コンフィギュレーションデータを用いて設定した場合における回路構成の一例を説明するブロック図。 図１のバーンインシステムにおいて実行されるバーンイン試験実行シーケンスの内容の一例を説明するフローチャートを示す図。 第２実施形態として、バーンインボードの変形例を説明するバーンインボードの平面レイアウト図。 第３実施形態として、バーンインボード上に設けられたプログラマブルロジック装置の内部回路を、コンフィギュレーションデータを用いて設定した場合における回路構成の一例を説明するブロック図。

以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。

〔第１実施形態〕
図１は、本発明の一実施形態に係るバーンイン装置１０の全体的な正面図であり、ドア２０を閉じた状態を示している。図２は、バーンイン装置１０の内部構成の要部を説明するための正面レイアウト図であり、バーンイン装置１０にバーンインボードＢＩＢを挿入した状態を示している。これら図２及び図３に示したバーンイン装置１０は、半導体テスト装置の一種であり、バーン装置１０とバーンインボードＢＩＢとにより、本実施形態に係るバーンインシステムが構成されている。

これら図１及び図２に示すように、本実施形態に係るバーンイン装置１０の内部には、断熱壁３０で区画された空間により、チャンバ４０が形成されている。このチャンバ４０の内部には、１又は複数のバーンインボードＢＩＢが収納される。

本実施形態においては、図２に示すように、キャリアラックＣＲごと、バーンインボードＢＩＢがチャンバ４０に収納される。すなわち、各キャリアラックＣＲには、バーンインボードＢＩＢを支持するためのスロット５０が形成されており、このスロット５０にバーンインボードＢＩＢを挿入した状態で、チャンバ４０にキャリアラックＣＲが格納される。本実施形態においては、１つのキャリアラックＣＲには、１５枚のバーンインボードＢＩＢを挿入することが可能であるように構成されている。

また、本実施形態においては、４台のキャリアラックＣＲを、チャンバ４０に格納することが可能なように構成されている。したがって、４台のキャリアラックＣＲをチャンバ４０内に収納することにより、合計６０枚のバーンインボードＢＩＢを、チャンバ４０内に収納することが可能である。但し、このチャンバ４０内に収納可能なキャリアラックＣＲの台数や配置、キャリアラックＣＲ内のバーンインボードＢＩＢの枚数や配置は、任意に変更可能である。

さらには、キャリアラックＣＲを用いることなく、バーンインボードＢＩＢを直接、チャンバ４０内に収納するようにしてもよい。この場合、チャンバ４０内にスロット５０を形成し、このスロット５０にバーンインボードＢＩＢを直接挿入することとなる。

図１に示すように、このバーンイン装置１０には、２枚のドア２０が設けられており、ドア２０を開状態にすることにより、キャリアラックＣＲをチャンバ４０から出し入れできるようになる。また、このドア２０にも断熱材が組み込まれており、ドア２０を閉状態にすることにより、周囲から熱的に遮断された空間であるチャンバ４０が構成される。

さらに、図２に示すように、本実施形態に係るバーンイン装置１０には、加熱ヒーター６０と、冷却ユニット７０が設けられている。また、チャンバ４０内には、その左側、上側、右側と延びる空気循環ダクトＤＴが設けられており、この空気循環ダクトＤＴに設けられたファン８０により、空気循環ダクトＤＴ内の空気が循環し、チャンバ内の温度が均一になるように空気が循環、攪拌するように構成されている。

冷却ユニット７０は、２台の冷却コンプレッサ７２と、２台の熱交換器７４とにより、構成されている。本実施形態においては、この冷却ユニット７０は、冷媒を用いた冷却方式を採用している。冷却コンプレッサ７２は、冷媒を循環するためのコンプレッサであり、熱交換器７４は、冷媒の冷熱を、チャンバ４０の内部の空気と交換するための交換器である。２台の熱交換器７４は、空気循環ダクトＤＴ内に設けられている。このため、ファン７０により空気を循環させることにより、循環された空気が熱交換器７４で冷却され、チャンバ４０の内部の温度を下げることができる。

また、ヒーター６０は、例えば電熱ヒーターにより構成されており、ヒーター６０に電源が供給されると発熱するように構成されている。ヒーター６０が発熱している状態で、空気循環ダクトＤＴ内の空気を循環させることにより、チャンバ４０内の空気の温度を上げることができる。

一方、バーンイン装置１０の右側には、制御部ＣＬが設けられている。この制御部ＣＬは、予め定められた設定やシーケンスにしたがって、このバーンイン装置１０を制御し、バーンイン試験を行う。本実施形態においては、特に、バーンイン試験の際に、ヒーター６０や冷却ユニット７０を制御して、バーンインボードＢＩＢの周囲の温度が、ユーザなどにより設定された目標温度になるようにする。また、詳しくは後述するが、制御部ＣＬは、バーンイン試験の際に、プログラマブルロジック装置の回路構成を定義した後、このプログラマブルロジック装置にバーンイン試験を行わせ、その後、試験結果として、各被試験デバイスの判定結果を読み出すバーンイン試験実行シーケンスを行う。

図３は、必要な制御信号や出力信号をバーンイン装置１０と被試験デバイスとの間で遣り取りするための内部構成の一例を示すブロック図である。この図３に示すように、バーンイン装置１０には、テスト制御装置１００と、バッファーボード１１０と、ドライバーボード１２０と、エクステンションボード１３０とが設けられている。これらテスト制御装置１００と、バッファーボード１１０とは、例えば、制御部ＣＬの内部に設けられており、ドライバーボード１２０とエクステンションボード１３０は、チャンバ４０内に設けられている。

テスト制御装置１００は、このバーンイン装置１０で行われるバーンイン試験における全体的な制御を行う。本実施形態においては、このテスト制御装置１００は、例えば、上述した制御部ＣＬに設けられたパーソナルコンピューターなどの独立したコンピューターで構成されている。このテスト制御装置１００の制御にしたがって、バーンイン試験は実行される。バーンイン試験の実行のために必要な制御信号は、出力バッファであるバッファーボード１１０を介して、複数のドライバーボード１２０に出力される。

ドライバーボード１２０とエクステンションボード１３０は、チャンバ４０内において、各スロット５０毎に対応して配設されている。すなわち、本実施形態においては、１枚のバーンインボードＢＩＢに対応して、１組のドライバーボード１２０とエクステンションボード１３０とが設けられている。したがって、図１及び図２に示したバーンイン装置１０においては、６０組のドライバーボード１２０とエクステンションボード１３０とが設けられていることになる。ドライバーボード１２０に供給された制御信号は、エクステンションボード１３０を介して、最終的にバーンインボードＢＩＢに供給される。

これとは逆に、バーンインボードＢＩＢから出力された試験結果に関するデータなどの出力信号は、エクステンションボード１３０、ドライバーボード１２０、バッファボード１１０を介して、テスト制御装置１００に入力される。これにより、テスト制御装置１００は、各種の試験結果に関するデータを取得することができる。

図４は、本実施形態に係るバーンインボードＢＩＢの平面レイアウトの一例を示す図である。この図４に示すように、バーンインボードＢＩＢの挿入方向端部には、挿入エッジ１４０が設けられている。この図４の例では、３箇所に、挿入エッジ１４０が配置されている。

バーンインボードＢＩＢがチャンバ４０内に収納されると、エクステンションボード１３０に設けられたコネクタに、この挿入エッジ１４０が挿入される。挿入エッジには、複数の信号パッドが形成されており、また、エクステンションボード１３０側のコネクタにも、複数の信号ピンが形成されている。これら信号ピンと信号パッドとがそれぞれ対応するように配置されており、信号ピンと信号パッドとが電気的に接続される。これにより、バーンインボードＢＩＢがエクステンションボード１３０に電気的に接続され、バーンイン装置１０とバーンインボードＢＩＢとの間の信号の遣り取りが可能となる。そして、バーンイン試験が終了した場合、このバーンインボードＢＩＢは抜去方向に抜去され、バーンインボードＢＩＢ側の挿入エッジ１４０と、エクステンションボード１３０側のコネクタとが切り離される。

バーンインボードＢＩＢ上には、１６個のプログラマブルロジック装置１５０が設けられている。この図４の例では、８個×２列の配置で、挿抜方向に沿って並べられている。また、１つのプログラマブルロジック装置１５０に対して、８個の被試験デバイスが割り当てられるような配置で、ソケット１６０が設けられており、このソケットＳＫに被試験デバイスＤＵＴが装着される。すなわち、都合、１６個×８個＝１２８個の被試験デバイスＤＵＴが、１枚のバーンインボードＢＩＢ上に装着される。

すなわち、１つのプログラマブルロジック装置１５０の幅方向の一方側に４個のソケットＳＫが配置されており、また、このプログラマブルロジック装置１５０の幅方向の他方側に４個のソケットＳＫが配置されている。そして、これら８個のソケットＳＫに装着された８個の被試験デバイスＤＵＴに、１つのプログラマブルロジック装置１５０からテストパターンの信号が供給され、各被試験デバイスＤＵＴはその動作結果である出力信号を、この１つのプログラマブルロジック装置１５０に出力する。

このプログラマブルロジック装置１５０は、事後的にその回路構成を変更することができるコンフィギュラブルデバイスであり、例えば、ＦＰＧＡ（Field Programmable Gate Array）により、構成することができる。本実施形態においては、このプログラマブルロジック装置１５０のコンフィギュレーションを変更するためのコンフィギュレーションデータが、バーンイン装置１０からプログラマブルロジック装置１５０に供給される。そして、プログラマブルロジック装置１５０は、自律的に動作して、テストパターンの信号を生成し、被試験デバイスＤＵＴのバーンイン試験を行う。つまり、テスト信号そのものは、バーンイン装置１０から供給されず、また、被試験デバイスＤＵＴからの出力信号もバーンイン装置１０に出力されない構成となっている。

また、この図４の例においては、プログラマブルロジック装置１５０のピンと、被試験デバイスＤＵＴのピンとは、１対１の対応関係で接続されている。すなわち、テスト信号を供給するためのプログラマブルロジック装置１５０のドライバピンと、被試験デバイスＤＵＴのドライバピンとが、１対１の対応関係で接続されており、被試験デバイスＤＵＴが動作結果である出力信号を出力するための被試験デバイスＤＵＴのＩ／Ｏピンと、プログラマブルロジック装置１５０のＩ／Ｏピンとが、１対１の対応関係で接続されている。

図５は、本実施形態に係るプログラマブルロジック装置１５０の内部構成の一例を説明するためのブロック図である。

この図５に示すように、コンフィギュレーション設定回路２００と、テスターバスインターフェース２１０と、バーンイン試験実行回路２２０と、シリアル・パラレル変換回路２３０と、周波数変換回路２４０と、出力ドライバ回路２５０と、比較回路２６０とを、備えて構成されている。

コンフィギュレーション設定回路２００は、このプログラマブルロジック装置１５０のコンフィギュレーションを設定するための回路である。すなわち、バーンイン試験が開始されると、バーンイン装置１０は、このコンフィギュレーション設定回路２００にコンフィギュレーションデータを送信し、このプログラマブルロジック装置１５０の内部の回路構成を設定する。本実施形態に係るプログラマブルロジック装置１５０においては、このコンフィギュレーション設定回路２００は、予め、コンフィギュレーション設定回路２００に設定されて組み込まれているが、それ以外の回路構成部分は、このコンフィギュレーション設定回路２００の設定を変更することにより、回路構成が決定される。すなわち、コンフィギュレーション設定回路２００に、バーンイン装置１０のテスト制御装置１００から制御信号として、コンフィギュレーション設定データを送信することにより、テスターバスインターフェース２１０と、バーンイン試験実行回路２２０と、シリアル・パラレル変換回路２３０と、周波数変換回路２４０と、出力ドライバ回路２５０と、比較回路２６０とが設定される。

また、この図５の例においては、被試験デバイスＤＵＴと接続されるプログラマブルロジック装置１５０のピンとして、ドライバピン２７０と、Ｉ／Ｏピン２８０とが構成される。一方、被試験デバイスＤＵＴが挿入されるソケットＳＫにも、ドライバピン２７０に対応して、このドライバピン２７０と信号配線を介して接続されるドライバピン２７２が設けられており、Ｉ／Ｏピン２８０に対応して、このＩ／Ｏピン２８０と信号配線を介して接続されるＩ／Ｏピン２８２が設けられている。すなわち、プログラマブルロジック装置１５０のドライバピン２７０とソケットＳＫのドライバピン２７２とは、１対１の対応関係で接続されており、プログラマブルロジック装置１５０のＩ／Ｏピン２８０とソケットＳＫのＩ／Ｏピン２８２とも、１対１の対応関係で接続されている。

このような接続関係により、テストパターンの信号がプログラマブルロジック装置１５０から出力され、ドライバピン２７０、２７２を介して、被試験デバイスＤＵＴに供給される。また、被試験デバイスＤＵＴから出力された出力信号が、Ｉ／Ｏピン２８２、２８０を介して、プログラマブルロジック装置１５０に取り込まれる。

テスターバスインターフェース２１０は、このプログラマブルロジック装置１５０とテスト制御装置１００との間の信号の遣り取りを行うためのインターフェース回路である。すなわち、テスト制御装置１００からの制御信号が、エクステンションボード１３０を介して、テスターバスインターフェース２１０に入力され、バーンイン試験実行回路２２０に入力される。また、バーンイン試験実行回路２２０からの出力信号が、テスターバスインターフェース２１０を介して、エクステンションボード１３０に出力され、テスト制御装置１００に出力される。

さらに、このバーンイン試験実行回路２２０の内部には、上述したコンフィギュレーションデータがコンフィギュレーション設定回路２００に供給されることにより、パターンメモリ３００と、パターン生成回路３１０と、タイミング信号生成回路３２０と、タイミングメモリ３３０と、波形整形回路３４０と、パス／フェイル判定回路３５０と、フェイルメモリ３６０とが形成される。

パターンメモリ３００とパターン生成回路３１０により、バーンイン試験の際に被試験デバイスＤＵＴに供給されるテストパターンが生成される。すなわち、パターンメモリ３００には、バーンイン試験の際のテストパターンシーケンスに従って生成すべき一連のテストパターンが格納されており、パターン生成回路３１０は、このパターンメモリ３００から適宜、テストパターンを読み出して、被試験デバイスＤＵＴに供給すべきテストパターンを生成する。生成されたテストパターンは、波形整形回路３４０で整形され、シリアル・パラレル変換回路２３０でパラレル信号からシリアル信号に変換される。そして、出力ドライバ回路２５０を介して、各被試験デバイスＤＵＴに出力される。

また、タイミング信号生成回路３２０とタイミングメモリ３３０により、バーンイン試験の際に必要とされるタイミング信号が生成される。すなわち、タイミングメモリ３３０には、バーンイン試験を実行する際に生成するテストパターンのタイミングが定義されて格納されている。タイミング信号生成回路３２０は、このタイミングメモリ３３０から、テストパターンのタイミングに関する情報を取得し、タイミング信号を生成する。このタイミング信号生成回路３２０で生成されるタイミング信号に基づいて、パターン生成回路３１０はテストパターンを生成する。また、タイミング信号生成回路３２０は、生成したタイミング信号を、波形整形回路３４０とパス／フェイル判定回路３４０とに供給する。波形整形回路３４０では、この供給されたタイミング信号に基づいて、テストパターン信号を整形し、シリアル・パラレル変換回路２３０に出力する。

また、バーンイン試験において、これらテストパターン信号とタイミング信号とを被試験デバイスＤＵＴに供給して得られた被試験デバイスＤＵＴからの出力信号は、比較回路２６０を介して、シリアル・パラレル変換回路２３０に入力される。この被試験デバイスＤＵＴからの出力信号は、試験結果信号であり、シリアル・パラレル変換回路２３０でシリアル信号からパラレル信号に変換されて、パス／フェイル判定回路３４０に供給される。

パス／フェイル判定回路３４０では、被試験デバイスＤＵＴからの出力信号である試験結果信号と、本来であれば出力されるべき論理値とを比較して、その被試験デバイスＤＵＴが正常に動作しているか否かを判定する。そして、この判定結果を、試験結果としてフェイルメモリ３６０に格納する。上述したように、パス／フェイル判定回路３４０にも、タイミング信号生成回路３２０からタイミング信号が供給されており、パス／フェイル判定回路３４０も、このタイミング信号に基づいて、動作タイミングが制御される。これにより、パス／フェイル判定回路３４０と、被試験デバイスＤＵＴとの間の同期をとることができるのである。

プログラマブルロジック装置１５０が、被試験デバイスＤＵＴからの出力信号を読み取る際には、このプログラマブルロジック装置１５０に接続されているすべての被試験デバイスＤＵＴから、並列に読み取ることが可能である。すなわち、本実施形態においては、例えば８個の被試験デバイスＤＵＴが、１つのプログラマブルロジック装置１５０に接続されており、この８個の被試験デバイスＤＵＴから並列に、出力信号を読み取ってその値を取得することができる。すなわち、１対１の対応関係で、被試験デバイスＤＵＴの挿入されたソケットＳＫのＩ／Ｏピン２８２と、プログラマブルロジック装置１５０のＩ／Ｏピン２８０とが接続されているので、被試験デバイスＤＵＴからの出力信号を並列に一括して読み取ることができる。そして、この並列に読み取った出力信号を、パス／フェイル判定回路３４０で論理値と比較判定し、その判定結果を試験結果としてフェイルメモリ３６０に格納するので、被試験デバイスＤＵＴから出力信号を読み取り、その判定をする際に要する時間を、大幅に短くすることができる。

さらに、これらテスターバスインターフェース２１０と、バーンイン試験実行回路２２０と、シリアル・パラレル変換回路２３０とには、周波数変換回路２４０から、動作クロック信号が供給されている。すなわち、本実施形態においては、例えば、２０ＭＨｚの基本クロック信号が、テスト制御装置１００から周波数変換回路２４０に供給され、この周波数変換回路２４０において、５０〜１００ＭＨｚの動作クロック信号に変換される。そして、この周波数変換されて生成された動作クロック信号が、テスターバスインターフェース２１０と、バーンイン試験実行回路２２０と、シリアル・パラレル変換回路２３０とに供給され、これらが動作クロック信号に基づいて動作を行う。

また、本実施形態においては、バーンイン試験実行回路２２０は複数設けられており、インターリーブの構成が採用されている。すなわち、複数のバーンイン試験実行回路２２０が並列に動作し、連続的にテストパターンとタイミング信号とをシリアル・パラレル変換回路２３０に出力する。例えば、本実施形態では、１００ＭＨｚで動作するバーンイン試験実行回路２２０が４枚形成されており、４枚のバーンイン試験実行回路２２０が並列に動作してテストパターンを生成し、シリアル・パラレル変換回路２３０に出力することにより、シリアル・パラレル変換回路２３０は４００ＭＨｚ相当の周期で、テストパターンの信号のタイミングを図ることができる。

なお、これらバーンイン試験実行回路２２０には、電圧調整回路４００を介して、駆動電源が供給される。すなわち、テスト制御装置１００から供給される駆動電源の電圧が、電圧調整回路４００で調整された上で、複数のバーンイン試験実行回路２２０に供給される。また、テスト制御装置１００から供給された駆動電源は、ソケットＳＫを介して被試験デバイスＤＵＴにも供給され、バーンイン試験を実行する際の被試験デバイスＤＵＴの駆動電源ともなる。

次に、図６に基づいて、バーンイン試験の際にテスト制御装置１００で実行されるバーンイン試験実行シーケンスについて、説明する。このバーンイン試験実行シーケンスは、テスト制御装置１００のハードディスクドライブやＲＯＭに格納されているシーケンスプログラムである。このシーケンスプログラムを、テスト制御装置１００のＣＰＵが実行することにより、図６に示すバーンイン試験実行シーケンスが実現される。

このバーンイン試験実行シーケンスが開始されると、まず、テスト制御装置１００は、バーンインボードＢＩＢへの電源の供給を開始する（ステップＳ１０）。これにより、プログラマブルロジック装置１５０と被試験デバイスＤＵＴとに、駆動用の電源が供給される。

次に、テスト制御装置１００は、プログラマブルロジック装置１５０のコンフィギュレーションを設定するために、コンフィギュレーション設定回路２００に、コンフィギュレーションデータを送信する（ステップＳ２０）。これにより、上述した図５の回路が、プログラマブルロジック装置１５０に形成される。

次に、テスト制御装置１００は、テストパターンとタイミング情報を、プログラマブルロジック装置１５０に送信する（ステップＳ３０）。上述したように、テストパターンは、バーンイン試験実行回路２２０のパターンメモリ３００に格納され、タイミング情報は、バーンイン試験実行回路２２０のタイミングメモリ３３０に格納される。

次に、テスト制御装置１００は、プログラマブルロジック装置１５０に、テストパターンの供給開始を指示する（ステップＳ４０）。これにより、プログラマブルロジック装置１５０から、このプログラマブルロジック装置１５０に接続されている被試験デバイスＤＵＴに、テストパターンとタイミング信号が供給され、被試験デバイスＤＵＴの動作試験を行うことができる。この被試験デバイスＤＵＴの動作試験を行っている間、テスト制御装置１００は、チャンバ４０内の温度を制御して、被試験デバイスＤＵＴに温度負荷を与える。すなわち、上述したように、ヒーター６０や冷却ユニット７０を制御して、バーンインボードＢＩＢの周囲の温度が、ユーザなどにより設定された目標温度になるようにする。この動作試験により、フェイルメモリ３６０には、被試験デバイスＤＵＴのそれぞれについて、パスまたはフェイルの試験結果に関する情報が格納される。

定められた一連のテストパターンの供給が終了した時点で、テスト制御装置１００は、試験結果の読み出しを行う（ステップＳ５０）。具体的には、テスト制御装置１００は、プログラマブルロジック装置１５０に、試験結果を読み出すための制御信号を供給し、フェイルメモリ３６０に格納されている各被試験デバイスＤＵＴの試験結果を読み出す。この試験結果には、各被試験デバイスＤＵＴ毎に、パス又はフェイルの情報が示されている。

次に、テスト制御装置１００は、すべてのバーンイン試験が終了したかどうかを判断する（ステップＳ６０）。すべてのバーンイン試験が終了していない場合（ステップＳ６０：ＮＯ）には、テスト制御装置１００は、上述したステップＳ３０に戻り、次に必要となるテストパターンとタイミング情報とを、バーンインボードＢＩＢに送信する。

一方、ステップＳ６０において、すべてのバーンイン試験が終了したと判断した場合（ステップＳ６０：ＹＥＳ）には、テスト制御装置１００は、このバーンイン試験実行シーケンスを終了する。

以上のように、本実施形態に係るバーンインシステムによれば、バーンインボードＢＩＢ上に、プログラマブルロジック装置１５０を設け、バーンイン試験の際には、このプログラマブルロジック装置１５０自体がテストパターンとタイミング信号を生成して、各被試験デバイスＤＵＴに供給するとともに、各試験デバイスＤＵＴからの出力信号を並列に取り込んで、論理値と比較することとした。このため、従来のように、テスト制御装置１００が、複数の被試験デバイスＤＵＴを、グループ毎に順次切り替えて、出力信号を読み込む必要がなくなり、被試験デバイスＤＵＴの出力信号を読み込むのに要する時間を短縮することができる。これにより、バーンイン試験時間全体の短縮を図ることができる。

また、パス／フェイル判定回路３４０の判定結果である試験結果は、一時的に、フェイルメモリ３６０に格納され、ステップＳ５０において、この試験結果を一括して読み出すこととした。このようにすることで、被試験デバイスＤＵＴの出力信号をバーンインボードＢＩＢからテスト制御装置１００が読み出すよりも、読み出すべき情報量の削減を図ることができ、バーンインボードＢＩＢからの読み出し時間の短縮を図ることもできる。このような観点からも、本実施形態に係るバーンインシステムは、バーンイン試験時間全体の短縮を図ることができる。

また、バーンインボードＢＩＢから読み出すべき情報量が削減されることから、１枚のバーンインボードＢＩＢに多くの被試験デバイスＤＵＴを載せられるようにしても、従来のエクステンションボード１３０のコネクタの信号ピン数や、バーンインボードＢＩＢの挿入エッジ１４０の信号パッドの数を増やす必要がなく、既存のバーンイン装置１０をそのまま利用することができる。

また、バーンインボードＢＩＢ上には、プログラマブルロジック装置１５０を設けて、このプログラマブルロジック装置１５０を用いて、テストパターンとタイミング信号とを供給し、被試験デバイスＤＵＴの出力信号を論理値と比較するようにしたので、バーンイン試験実行シーケンスにおけるステップＳ２０で送信するコンフィギュレーションデータを変更することにより、様々なバーンイン試験を行うことができる。このため、被試験デバイスＤＵＴの設計が変更されたり、その種類が変わったりした場合でも、バーンインボードＢＩＢを有効に活用することができる。

〔第２実施形態〕
図７は、上述した第１実施形態におけるバーンインボードＢＩＢの変形例を、第２実施形態として示す図であり、上述した第１実施形態の図４に対応する図である。この図７の変形例においては、１つのプログラマブルロジック装置１５０に対して、１２個の被試験デバイスＤＵＴが接続され、バーンイン試験が行われる。すなわち、１枚のバーンインボードＢＩＢ上に、１２個×１６個＝１９２個の被試験デバイスＤＵＴを載せて、同時にバーンイン試験を行うことができる。

但し、この図７の例では、被試験デバイスＤＵＴからの出力信号をプログラマブルロジック装置１５０に出力するＩ／Ｏピンは、１対１の対応関係で、被試験デバイスＤＵＴとプログラマブルロジック装置１５０との間が接続されているが、プログラマブルロジック装置１５０からテストパターンとタイミング信号とを被試験デバイスＤＵＴに供給するためのドライバーピンは、１対２の対応関係で接続されている。すなわち、プログラマブルロジック装置１５０から出力されたテストパターンとタイミング信号とは、２つの被試験デバイスＤＵＴに供給される。

但し、プログラマブルロジック装置１５０の１つのドライバピンに接続される、被試験デバイスＤＵＴが装着されるソケットＳＫのドライバピンの数は２本に限られるものではなく、３本、４本等の複数であっても良い。つまり、プログラマブルロジック装置１５０がテストパターンの信号を出力するドライバピンと、被試験デバイスＤＵＴにテストパターンの信号を入力するためのソケットＳＫのドライバピンとの間は、プログラマブルロジック装置の１つのドライバピンに対して、複数のドライバピンが接続されている関係が成立してもよい。

これは、テストパターンとタイミング信号を伝播するための信号配線には、分岐があることを意味している。一般に、信号配線に分岐があると、伝播する信号波形が歪むため、高い周波数の動作クロック信号を用いることができなくなり、高速化の妨げになる。その一方で、一枚のバーンインボードＢＩＢ上に搭載できる被試験デバイスＤＵＴの数が増大すれば、バーンイン試験の全体的なスループットは向上する可能もある。しかも、この図７の例では、Ｉ／Ｏピンは、１対１の対応関係で接続されており、被試験デバイスＤＵＴからの出力信号は、プログラマブルロジック装置１５０がすべて並列に読み出すことができる。このため、出力信号を読み出して、パス／フェイル判定回路３４０で論理値と比較し、比較結果をフェイルメモリ３６０に格納するのに要する時間は、図４に示したバーンインボードＢＩＢと同一である。

したがって、図７に示すような構成のバーンインボードＢＩＢを採用する方が、図４に示したような構成のバーンインボードＢＩＢを採用するよりも、全体的なバーンイン試験時間の短縮において、メリットがあるケースもあるのである。

〔第３実施形態〕
上述した第１実施形態及び第２実施形態に係るバーンインシステムにおいては、ＤＲＡＭ等の揮発性記憶装置のバーンイン試験を行う場合を例示したが、第３実施形態のバーンインシステムにおいては、ＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置を被試験デバイスＤＵＴとしてバーンイン試験を行う場合を例にして、本発明の一実施形態を説明する。なお、以下においては、上述した第１実施形態及び第２実施形態と、異なる部分のみを説明する。

このような不揮発性記憶装置では、不良ブロックを特定する情報をバッドブロックメモリに格納し、この不良ブロックを使用対象から除外する不良ブロック管理機能が備わっている。このため、バーンイン試験においても、被試験デバイスＤＵＴである不揮発性記憶装置に不良ブロックが検出された場合には、この検出された不良ブロックを特定する情報をメモリに保持しておく必要がある。

図８は、このような不揮発性記憶装置のバーンイン試験を行うバーンインシステムにおける、バーンインボードＢＩＢに設けられたプログラマブルロジック装置１５０の内部構成の一例と、ドライバーボード１２０の内部構成の一例を部分的に示すブロック図である。この図８においては、１個のプログラマブルロジック装置１５０のみの内部構成を図示しているが、バーンインボードＢＩＢ上設けられた他のプログラマブルロジック装置１５０も同様の構成である。また、被試験デバイスＤＵＴは、図４に示したようなレイアウトでもよいし、図７に示したようなレイアウトでもよい。

図８に示すように、プログラマブルロジック装置１５０は、上述した第１実施形態及び第２実施形態と同様に、コンフィギュレーション設定回路２００が設けられている。図６のバーンイン試験実行シーケンスにおけるステップＳ２０において、このコンフィギュレーション設定回路２００に、テスト制御装置１００からコンフィギュレーションデータが送信されることにより、このプログラマブルロジック装置１５０は、図８に示したような回路構成に設定される。

具体的には、本実施形態においては、このコンフィギュレーションデータによる設定により、プログラマブルロジック装置１５０に、パターン生成回路５１０と、波形整形回路５２０と、出力ドライバ回路５３０と、比較回路５４０と、パス／フェイル判定回路５５０と、判定回路５６０と、バッドブロックメモリ５７０と、ユニバーサルバッファメモリ５８０と、タイミング信号生成回路５９０とが、形成される。

図６のバーンイン試験実行シーケンスにおけるステップＳ４０でテストパターンの供給開始が指示入力されると、パターン生成回路５１０は、テストパターンを生成し、波形整形回路５２０に出力する。波形整形回路５２０は、入力されたテストパターンの波形を整形し、出力ドライバ回路５３０を介して、被試験デバイスＤＵＴに出力する。

このテストパターンの信号に基づいて動作した結果である被試験デバイスＤＵＴからの出力信号は、比較回路５４０を介して、パス／フェイル判定回路５５０に入力される。すなわち、１対１の対応関係で接続されているソケットＳＫのＩ／Ｏピン２８２から、プログラマブルロジック装置１５０のＩ／Ｏピン２８０に、出力信号が読み込まれ、パス／フェイル判定回路５５０に入力される。パス／フェイル判定回路５５０には、パターン生成回路５１０から論理値も供給されており、パス／フェイル判定回路５５０では、この論理値と、被試験デバイスＤＵＴからの出力信号とを比較し、その比較結果を判定回路５６０に出力する。

判定回路５６０では、比較結果がフェイルであるか、それともパスであるかを判定し、比較結果がフェイルである場合には、該当ブロックのフェイル数をカウントアップする。そして、フェイル数が所定の値を超えた場合、その該当ブロックを不良ブロックであると判定して、その不良ブロックを特定する情報をバッドブロックメモリ５７０に格納する。

パス／フェイル判定回路５５０からの判定結果は、ユニバーサルバッファメモリ５８０にも入力されている。このため、このユニバーサルバッファメモリ５８０には、判定結果を連続的に格納し保持することができる。また、ユニバーサルバッファメモリ５８０からは、このユニバーサルバッファメモリ５８０に格納されている様々な情報を、波形整形回路５２０を介して、被試験デバイスＤＵＴに供給することができる。

これらバーンイン試験における一連の動作は、タイミング信号生成回路５９０が生成する動作クロック信号に基づいて、タイミングの制御がなされる。すなわち、タイミング信号生成回路５９０が生成した動作クロック信号は、パス／フェイル判定回路５５０と、波形整形回路５２０とに出力され、この動作クロック信号に基づいて、これらパス／フェイル判定回路５５０と波形整形回路５２０とが、動作する。

また、本実施形態においては、ドライバーボード１２０に、プログラマブルロジック装置６００と、バッドブロックメモリ６１０とが設けられている。プログラマブルロジック装置６００は、プログラマブルロジック装置１５０と同様の構成であり、テスト制御装置１００からコンフィギュレーションデータが送信され、その回路構成が設定される。このプログラマブルロジック装置６００は、このドライバーボード１２０に接続されたバーンインボードＢＩＢ上にあるプログラマブルロジック装置１５０のバッドブロックメモリ５７０から、バッドブロックを特定する情報を読み出す機能を有している。そして、この読み出したバッドブロックに関する情報は、バッドブロックメモリ６１０に格納される。

このように、不揮発性記憶装置を被試験デバイスＤＵＴとするバーンイン試験においても、バーンインボードＢＩＢ上に設けられたプログラマブルロジック装置１５０は、被試験デバイスＤＵＴから並列に出力信号を読み込むことができるので、被試験デバイスＤＵＴの出力信号の読み込みに要する時間を短縮することができる。このため、全体的なバーンイン試験に要する時間を、短くすることができる。

なお、本発明は、上記実施形態に限定されずに種々に変形可能である。例えば、上述した実施形態において、プログラマブルロジック装置１５０に、ＥＥＰＲＯＭ等の不揮発性記憶装置が設けられていて、プログラマブルロジック装置１５０のコンフィギュレーションを記憶しておくことができる仕様である場合には、バーンイン試験実行シーケンスをスタートするたびにコンフィギュレーションデータをテスト制御装置１００からプログラマブルロジック装置１５０に送信する必要がなくなる。すなわち、バーンイン試験の内容が同じであれば、上述したバーンイン試験実行シーケンスのステップＳ２０を省いて、試験を行うことが可能となる。

１０ バーンイン装置
２０ ドア
３０ 断熱壁
４０ チャンバ
５０ スロット
６０ 加熱ヒーター
７０ 冷却ユニット
８０ ファン
１００ テスト制御装置
１１０ バッファボード
１２０ ドライバーモード
１３０ エクステンションボード
１４０ 挿入エッジ
１５０ プログラマブルロジック装置
ＢＩＢ バーンインボード
ＤＵＴ 被試験デバイス

Claims (12)

1. コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
   被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
   を備えており、
   前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されており、
   前記複数のプログラマブルロジック装置のそれぞれは、バーンイン試験に先だって供給されるコンフィギュレーションデータに基づいて、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとが、少なくとも形成される、
   ことを特徴とするバーンインボード。
2. 前記コンフィギュレーションデータは、当該バーンインボードが挿入されたバーンイン装置に設けられたテスト制御装置から、前記プログラマブルロジック装置に供給される、ことを特徴とする請求項１に記載のバーンインボード。
3. 前記メモリに格納されている前記試験結果は、前記テスト制御装置により読み出される、ことを特徴とする請求項１又は請求項２に記載のバーンインボード。
4. 前記被試験デバイスからの出力信号が入力される前記プログラマブルロジック装置のＩ／Ｏピンと、前記被試験デバイスが出力信号を出力するソケットのＩ／Ｏピンとの間は、１対１の対応関係で接続されており、前記被試験デバイスが出力する出力信号は並列して同時にプログラマブルロジック装置が読み込み可能である、ことを特徴とする請求項１乃至請求項３のいずれかに記載のバーンインボード。
5. 前記プログラマブルロジック装置が前記テストパターンの信号を出力するドライバピンと、前記被試験デバイスに前記テストパターンの信号を入力するためのソケットのドライバピンとの間も、１対１の対応関係で接続されている、ことを特徴とする請求項４に記載のバーンインボード。
6. 前記プログラマブルロジック装置が前記テストパターンの信号を出力するドライバピンと、前記被試験デバイスに前記テストパターンの信号を入力するためのソケットのドライバピンとの間は、前記プログラマブルロジック装置の１つのドライバピンに対して、複数のドライバピンが接続されている関係である、ことを特徴とする請求項４に記載のバーンインボード。
7. 前記メモリには、前記試験結果として、被試験デバイスがバーンイン試験をパスしたか、それともフェイルしたかを示す情報が格納される、ことを特徴とする請求項１乃至請求項６のいずれかに記載のバーンインボード。
8. 前記メモリには、前記試験結果として、被試験デバイスの不良ブロックを特定する情報が格納される、ことを特徴とする請求項１乃至請求項６のいずれかに記載のバーンインボード。
9. １又は複数のバーンインボードが挿入されるバーンイン装置であって、
   前記バーンインボードは、
   コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
   被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
   を備えており、
   前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されているとともに、
   当該バーンイン装置は、
   前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
   前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
   ことを特徴とするバーンイン装置。
10. １又は複数のバーンインボードと、前記バーンインボードが挿入されるバーンイン装置とを備える、バーンインシステムであって、
    前記バーンインボードは、
    コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
    被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
    を備えており、
    前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されているとともに、
    前記バーンイン装置は、
    前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
    前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
    ことを特徴とするバーンインシステム。
11. コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
    被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
    を備えており、
    前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されている、
    バーンインボードが、１又は複数挿入される、バーンイン装置の制御方法であって、
    前記バーンイン装置から前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
    前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
    ことを特徴とするバーンイン装置の制御方法。
12. １又は複数のバーンインボードと、前記バーンインボードが挿入されるバーンイン装置とを備え、
    前記バーンインボードは、
    コンフィギュレーションデータに基づいて、回路構成を変更することができる、複数のプログラマブルロジック装置と、
    被試験デバイスが装着される複数のソケットであって、前記複数のプログラマブルロジック装置のいずれか１つに接続される複数のソケットと、
    を備えており、
    前記バーンインボードの前記複数のプログラマブルロジック装置のそれぞれには、複数の前記ソケットが接続されている、
    バーンインシステムの制御方法であって、
    前記バーンイン装置から前記複数のプログラマブルロジック装置に、バーンイン試験に先だってコンフィギュレーションデータを供給し、
    前記複数のプログラマブルロジック装置のぞれぞれに、バーンイン試験の際に前記ソケットに装着された被試験デバイスに供給するテストパターンを生成する回路と、バーンイン試験の際に前記ソケットに装着された被試験デバイスからの出力信号を、当該プログラマブルロジック装置に接続されている複数の被試験デバイスから並列に読み込んで論理値と比較し、その結果を試験結果として格納するメモリとを形成する、
    ことを特徴とするバーンインシステムの制御方法。

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