KR101354799B1 - 번-인 보드, 번-인 장치, 및 번-인 시스템 - Google Patents

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타케시 쿠마가이
카쥬히코 사토
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Abstract

본 발명의 번-인 보드는, 배치 데이터에 근거하여 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와 피시험 디바이스가 장착되는 복수의 소켓으로, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓를 가지고 있으며, 상기 복수의 프로그래머블 로직 장치의 각각은 복수의 상기 소켓이 접속되어 있어서, 상기 복수의 프로그래머블 로직 장치 각각은, 번-인 시험에 앞서 공급되는 배치 데이터에 근거하여, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리를 형성한다.

Description

번-인 보드, 번-인 장치, 및 번-인 시스템 {Burn-In Board, Burn-In Device, and Burn-In System}
본 발명은, 번-인 보드(burn-in board), 번-인 장치(burn-in device), 및 번-인 시스템(burn-in system)에 관한 것으로, 구체적으로는 반도체 장치의 번-인 시험을 실시하기 위한 번-인 보드, 번-인 장치, 및 번-인 시스템에 관한 것이다.
번-인 장치는 전자 부품 등의 반도체 장치의 초기 불량을 표면화 하여, 초기 고장품의 제거를 수행하기 위한 스크리닝 시험의 일종인 번-인(burn-in) 시험을 실시하는 장치로서 알려져 있다. 상기 번-인 장치는 반도체 테스트 장치의 일종이며, 피시험 디바이스(device under test)인 반도체 장치를 복수 장착한 번-인 보드를 번-인 장치 내부에 수용하여, 피시험 디바이스에 전압을 인가하여 전기적 스트레스를 주는 것과 동시에, 항온조 내부의 공기를 가열해 소정의 온도의 열 스트레스를 주는 것으로, 초기 불량을 표면화 시킨다. 또한, 상기 번-인 시험에서는, 피시험 디바이스에 소정의 테스트 신호를 공급하여, 피시험 디바이스의 동작 테스트를 실시하게 하여 피시험 디바이스가 정상적으로 동작하고 있는지 여부를 실시한다.
이러한 번-인 장치에서는, 수 시간부터 수십 시간의 장시간에 걸쳐 번-인 시험이 거행되며, 시험 효율을 향상시키기 위해서, 복수의 피시험 디바이스들을 하나의 번-인 보드에 장착하고, 상기 번-인 보드를 각각 번-인 장치에 수납하여 번-인 시험을 실시하는 것이 일반적이다(예를 들어, 일본공개공보 2005－265665호).
번-인 시험을 실시할 때 필요한 테스트 패턴의 신호는, 번-인 장치에서 생성되어, 번-인 보드상에 장착된 피시험 디바이스에 공급된다. 그리고, 상기 테스트 패턴의 신호에 근거하여 피시험 디바이스를 동작시켜, 그 동작 결과인 피시험 디바이스의 출력 신호를 번-인 장치가 번-인 보드로부터 읽어낸다. 번-인 장치에서는 읽어낸 출력 신호를 논리치와 비교하여, 피시험 디바이스가 정상적으로 동작하고 있는지 여부를 판정한다. 판정 결과는, 예를 들어, 피시험 디바이스가 번-인 시험을 성공했는지, 그렇지 않으면 실패 했는지를 나타내고 있으며, 상기 판정 결과가 차례차례 시험 결과적으로 번-인 장치내의 메모리에 축적된다. 이 판정 결과는, 예를 들어, 번-인 장치에 설치된 디스플레이에 시험 결과적으로 표시된다.
그러나, 피시험 디바이스인 반도체 장치의 소형화로 인해, 하나의 번-인 보드 위에 장착할 수 있는 피시험 디바이스의 수가 증가하고 있다. 또한, 하나의 번-인 보드상에 복수의 피시험 디바이스를 장착하면, 전체적인 번-인 시험 시간의 단축을 꾀할 수 있어 생산 비용의 억제를 꾀할 수 있다. 따라서, 하나의 번-인 보드에 장착할 수 있는 피시험 디바이스가 증가하는 것은, 일반적으로 바람직하다고 말할 수 있다.
한편, 번-인 장치와 번-인 보드를 접속하는 연결기의 핀의 수는 한정되어 있으므로, 번-인 장치에서 번-인 보드상에 있는 모든 피시험 디바이스에 테스트 신호를 공급하면서, 동시에 출력 신호를 읽어내는 것은 사실상 불가능하다. 그러므로, 하나의 번-인 보드상에 장착되어 있는 복수의 피시험 디바이스를 특정한 수의 피시험 디바이스로 이루어진 복수의 그룹을 구성하여, 그룹 단위로 순서대로 피시험 디바이스에 테스트 신호를 공급하는 것과 동시에 피시험 디바이스로부터의 출력 신호를 번-인 장치가 읽어 들여, 동작 판정을 실시하여 판정 결과를 축적한다. 즉, 그룹마다, 순서대로 바꾸어, 피시험 디바이스로부터의 출력 신호를 읽어내어 번-인 시험을 실시할 필요가 있다. 따라서, 하나의 번-인 보드에 장착되는 피시험 디바이스의 수가 증가하는 것은, 그룹수가 증가하는 것으로 번-인 시험에 필요로 하는 시간이 길어지는 것을 의미한다.
또한, 번-인 보드상에 실리는 피시험 디바이스의 수가 증가하면, 테스트 신호를 피시험 디바이스에 공급하기 위한 신호선의 수도 증가한다. 신호선의 수가 증가하면, 신호선의 분기수도 많아져, 신호 파형이 일그러지기 쉬워진다. 신호 파형에 생기는 일그러짐을 시정하기 위해서는, 번-인 시험 시에 피시험 디바이스에 공급하는 제어 주파수를 낮게 억제할 필요가 있으므로 이것은, 번-인 시험에 필요로 하는 시간을 길게 하는 요인이 된다.
본 발명은 상기 과제에 대하여, 번-인 시험에 필요로 하는 시간의 단축을 꾀할 수 있는 번-인 보드, 번-인 장치, 및 번-인 시스템을 제공하는 것에 있다.
상기의 과제를 해결하기 위해서, 본 발명의 번-인 보드는　배치 데이터에 근거하여 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직(programmable logic) 장치와 피시험 디바이스가 장착되는 복수의 소켓으로, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있으며,　상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓에 접속되어 있어서,　상기 복수의 프로그래머블 로직 장치의 각각은, 번-인 시험에 앞서 공급되는 배치 데이터에 근거하여 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리가 적어도 형성되는 것을 특징으로 한다.
이 경우, 상기 배치 데이터는, 해당 번-인 보드가 삽입된 번-인 장치에 설치된 테스트 제어장치로부터 상기 프로그래머블 로직 장치에 공급되도록 하여도 좋다.
또한, 상기 메모리에 저장되어 있는 상기 시험 결과는 상기 테스트 제어장치에 의해 읽히도록 해도 좋다.
상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀은 1 대 1의 대응 관계로 접속되어 있어서, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있어도 좋다.
이 경우, 상기 프로그래머블 로직 장치는, 상기 테스트 패턴의 신호를 출력하는 드라이버 핀과 상기 피시험 디바이스에 상기 테스트 패턴의 신호를 입력하기 위한 소켓의 드라이버 핀이 1 대 1의 대응 관계로 접속되도록 해도 좋다.
또는, 상기 프로그래머블 로직 장치는, 상기 테스트 패턴의 신호를 출력하는 드라이버 핀과 상기 피시험 디바이스에 상기 테스트 패턴의 신호를 입력하기 위한 소켓의 드라이버 핀 사이가 상기 프로그래머블 로직 장치의 하나의 드라이버 핀에 대해, 복수의 드라이버 핀이 접속하고 있는 관계가 되어도 좋다.
또한, 상기 메모리에는 상기 시험 결과로서, 피시험 디바이스가 번-인 시험을 성공했는지, 그렇지 않으면 실패 했는지를 나타내는 정보가 저장되어도 좋다.
또는, 상기 메모리에는 상기 시험 결과적으로, 피시험 디바이스의 불량 블록을 특정하는 정보가 저장되어도 좋다.
본 발명의 번-인 장치는, 하나 또는 복수의 번-인 보드가 삽입되는 번-인 장치이며,　상기 번-인 보드는, 배치 데이터에 근거하여 회로 구성을 변경할 수 있는, 복수의 프로그래머블 로직 장치와 피시험 디바이스가 장착되는 복수의 소켓으로, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있다. 따라서, 상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓에 접속되고 있는 것과 동시에, 해당 번-인 장치는 상기 복수의 프로그래머블 로직 장치에 번-인 시험에 앞서 배치 데이터를 공급하여, 상기 복수의 프로그래머블 로직 장치에, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리를 형성하는 것을 특징으로 한다.
본 발명의 번-인 시스템은, 하나 또는 복수의 번-인 보드와 상기 번-인 보드가 삽입되는 번-인 장치를 가지고 있는 번-인 시스템이며, 상기 번-인 보드는, 배치 데이터에 근거하여 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와 피시험 디바이스가 장착되는 복수의 소켓으로, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있다. 따라서, 상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓에 접속되고 있는 것과 동시에, 상기 번-인 장치는 상기 복수의 프로그래머블 로직 장치에 번-인 시험에 앞서 배치 데이터를 공급하여, 상기 복수의 프로그래머블 로직 장치에 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리를 형성하는 것을 특징으로 한다.
본 발명의 번-인 장치의 제어 방법은, 배치 데이터에 근거하여, 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와 피시험 디바이스가 장착되는 복수의 소켓이 있어서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있는 번-인 보드이며, 상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓에 접속되고 있는 번-인 보드가 하나 또는 복수로 삽입되며, 또한, 상기 번-인 장치로부터 상기 복수의 프로그래머블 로직 장치에 번-인 시험에 앞서 배치 데이터를 공급하여, 상기 복수의 프로그래머블 로직 장치에 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를, 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리를 형성하는　것을 특징으로 한다.
본 발명의 번-인 시스템의 제어 방법은 하나 또는 복수의 번-인 보드와 상기 번-인 보드가 삽입되는 번-인 장치를 가지고 있어서, 상기 번-인 보드는 배치 데이터에 근거하여, 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와 피시험 디바이스가 장착되는 복수의 소켓이며, 상기 복수의 프로그래머블 로직 장치의 어느 한쪽에 접속되는 복수의 소켓을 구비하고 있어서, 상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓에 접속되고 있는 번-인 시스템의 제어 방법으로서, 상기 번-인 장치로부터 상기 복수의 프로그래머블 로직 장치에 번-인 시험에 앞서 배치 데이터를 공급하여, 상기 복수의 프로그래머블 로직 장치에 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 해당 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 논리치와 비교하여, 그 결과를 시험 결과적으로 저장하는 메모리를 형성하는　것을 특징으로 한다.
본 발명에 따른 번-인 보드, 번-인 장치, 및 번-인 시스템은 번-인 시험에 필요로 하는 시간을 단축할 수 있는 효과가 있다.
도 1은 본 발명의 번-인 시스템에서, 번-인 장치의 전체적인 정면도이다;
도 2는 도 1의 번-인 장치에 번-인 보드를 수납한 상태에서, 내부 구성의 일례를 설명하기 위한 정면 레이아웃도이다;
도 3은 도 1의 번-인 장치에서, 필요한 제어 신호나 출력 신호를 번-인 장치와 피시험 디바이스간에 주고 받기 위한 내부 구성의 일례를 나타내는 블록도이다;
도 4는 본 발명의 번-인 보드의 평면 레이아웃도이다;
도 5는 번-인 보드상에 설치된 프로그래머블 로직 장치의 내부 회로를 배치 데이터를 이용하여 설정했을 경우에, 회로 구성의 일례를 설명하는 블록도이다;
도 6은 도 1의 번-인 시스템에 대하여 실행되는 번-인 시험 실행 순서의 내용의 일례를 설명하는 플로우 차트(flow chart)를 나타내는 도이다;
도 7은 제 2 실시 형태로서 번-인 보드의 변형 예를 설명하는 번-인 보드의 평면 레이아웃도이다;
도 8은 제 3 실시 형태로서 번-인 보드상에 설치된 프로그래머블 로직 장치의 내부 회로를 배치 데이터를 이용하여 설정했을 경우에, 회로 구성의 일례를 설명하는 블록도이다.
이하, 도면을 참조하여, 본 발명의 실시의 형태에 대해 설명하지만, 이하에서 설명하는 실시 형태는 본 발명 기술적 범위를 한정하는 것은 아니다.
<제 1 실시 형태>
도 1은, 본 발명의 실시 형태와 관련되는 번-인 장치(10)의 전체적인 정면도이며, 문(20)을 닫은 상태를 나타내고 있다. 도 2는, 번-인 장치(10)의 내부 구성의 주요부를 설명하기 위한 정면 레이아웃도이며, 번-인 장치(10)에 번-인 보드(BIB)를 삽입한 상태를 나타내고 있다. 도 1 및 도 2에 나타난 번-인 장치(10)은, 반도체 테스트 장치의 일종이며, 번-인 장치(10)과 번-인 보드(BIB)에 의하여, 본 발명의 실시 형태와 관련되는 번-인 시스템이 구성되어 있다.
도 1 및 도 2에 나타나듯이, 본 실시 형태와 관련되는 번-인 장치(10)의 내부에는, 단열벽(30)으로 구획된 공간에 의해 챔버(40)이 형성되고 있다. 상기 챔버(40)의 내부에는 하나 또는 복수의 번-인 보드(BIB)가 수납된다.
본 실시 형태에서는, 도 2에 나타나듯이, 번-인 보드(BIB)가 챔버(40)에 캐리어 락(CR)마다 수납된다. 즉, 각 캐리어 락(CR)에는, 번-인 보드(BIB)를 지지하기 위한 슬롯(50)이 형성되고 있어서, 상기 슬롯(50)에 번-인 보드(BIB)를 삽입한 상태로 챔버(40)에 캐리어 락(CR)이 저장된다. 본 실시 형태에서는, 1개의 캐리어 락(CR)에, 15개의 번-인 보드(BIB)를 삽입하는 것이 가능하도록 구성되어 있다.
또한, 본 실시 형태에서는, 4개의 캐리어 락(CR)를 챔버(40)에 저장하는 것이 가능하도록 구성되어 있다. 따라서, 4대의 캐리어 락(CR)를 챔버(40)내에 수납하는 것으로써, 총 60개의 번-인 보드(BIB)를 챔버(40)내에 수납하는 것이 가능하다. 단, 상기 챔버(40)내에 수납 가능한 캐리어 락(CR)의 개수나 배치, 캐리어 락(CR)내의 번-인 보드(BIB)의 개수나 배치는 임의로 변경 가능하다.
또한, 캐리어 락(CR)를 이용하지 않고, 번-인 보드(BIB)를 직접 챔버(40)내에 수납하여도 좋다. 이 경우, 챔버(40)내에 슬롯(50)을 형성하여 이 슬롯(50)에 번-인 보드(BIB)를 직접 삽입하게 된다.
도 1에 나타나듯이, 번-인 장치(10)에는, 2개의 문(20)이 설치되고 있어 문(20)을 열린 상태로, 캐리어 락(CR)를 챔버(40)으로부터 출납할 수 있다. 또한, 상기 문(20)에도 단열재가 넣어져, 문(20)이 닫힌 상태로 주위로부터 열적으로 차단된 공간인 챔버(40)이 구성된다.
더욱이, 도 2에 나타나듯이, 본 실시 형태와 관련되는 번-인 장치(10)에는 가열 히터(60)과 냉각 유닛(70)이 설치되고 있다. 또한, 챔버(40)내에는 좌측, 위쪽, 우측으로 연장된 공기 순환 덕트(DT)가 설치되고 있어서, 상기 공기 순환 덕트(DT)에 설치된 팬(80)에 의해 공기 순환 덕트(DT)내의 공기가 순환, 교반하여 챔버내의 온도가 균일하게 되도록 구성되어 있다.
냉각 유닛(70)은 2대의 냉각 압축기(72)와 2대의 열교환기(74)에 의해 구성되어 있다. 본 실시 형태에서, 상기 냉각 유닛(70)은 냉매를 이용한 냉각 방식을 채용하고 있다. 냉각 압축기(72)는 냉매를 순환시키기 위한 압축기이며, 열교환기(74)는 냉매의 냉열을 챔버(40)의 내부의 공기와 교환하기 위한 교환기이다. 2대의 열교환기(74)는, 공기 순환 덕트(DT)내에 설치되고 있다. 따라서, 팬(70)에 의해 공기를 순환시켜, 순환된 공기가 열교환기(74)로 냉각되어 챔버(40)의 내부의 온도를 내릴 수 있다.
또한, 히터(60)은, 예를 들어 전열 히터로 구성되어 있어 히터(60)에 전원이 공급되면 발열하도록 되어 있다. 히터(60)이 발열하는 경우, 공기 순환 덕트(DT)내의 공기를 순환시켜, 챔버(40)내의 공기의 온도를 올릴 수 있다.
한편, 번-인 장치(10)의 우측에는, 제어부(CL)이 설치되고 있다. 상기 제어부(CL)는 미리 정해진 설정이나 순서에 따라 상기 번-인 장치(10)을 제어하여 번-인 시험을 실시한다. 특히, 본 실시 형태에서는, 번-인 시험 시에 히터(60)이나 냉각 유닛(70)을 제어하여 번-인 보드(BIB)의 주위의 온도가 사용자 등에 의해 설정된 목표 온도가 되도록 한다. 또한, 하기 후술하겠지만, 제어부(CL)는 번-인 시험 시에 프로그래머블 로직 장치의 회로 구성을 정의한 후, 상기 프로그래머블 로직 장치에 번-인 시험을 실시하게 하여, 각 피시험 디바이스의 판정 결과를 읽어내는 과정을 가진다.
도 3은, 필요한 제어 신호나 출력 신호를 번-인 장치(10)과 피시험 디바이스와의 사이에 주고 받기 위한 내부 구성의 일례를 나타내는 블록도다. 상기 도 3에 나타나듯이, 번-인 장치(10)에는 테스트 제어장치(100), 버퍼 보드(110), 드라이버 보드(120) 및 확장 보드(130)이 설치되고 있다. 상기 테스트 제어장치(100)과 버퍼 보드(110)은 예를 들어, 제어부(CL)의 내부에 설치되어 있고 드라이버 보드(120)과 확장 보드(130)은 챔버(40)내에 설치되고 있다.
테스트 제어장치(100)은, 상기 번-인 장치(10)에서 행해지는 번-인 시험의 전체적인 제어를 한다. 본 실시 형태에서는, 상기 테스트 제어장치(100)은 예를 들어, 상기 제어부(CL)에 설치된 퍼스널 컴퓨터 등의 독립한 컴퓨터로 구성되어 있다. 상기 테스트 제어장치(100)의 제어에 의하여, 번-인 시험은 실행된다. 번-인 시험의 실행을 위해서 필요한 제어 신호는 출력 버퍼인 버퍼 보드(110)을 거쳐, 복수의 드라이버 보드(120)에 출력된다.
드라이버 보드(120)과 확장 보드(130)은 챔버(40)내에 있어서, 각 슬롯(50) 마다 대응하여 배치된다. 즉, 본 실시 형태에서는, 하나의 번-인 보드(BIB)에 대응하여, 1조의 드라이버 보드(120)과 확장 보드(130)이 설치되고 있다. 따라서, 도 1 및 도 2에 나타난 번-인 장치(10)은 60조의 드라이버 보드(120)과 확장 보드(130)이 설치되어지게 된다. 드라이버 보드(120)에 공급된 제어 신호는, 확장 보드(130)을 거쳐 최종적으로 번-인 보드(BIB)에 공급된다.
상기와 반대로, 번-인 보드(BIB)로부터 출력된 시험 결과에 관한 데이터 등의 출력 신호는 확장 보드(130), 드라이버 보드(120) 및 버퍼 보드(110)을 거쳐, 테스트 제어장치(100)에 입력된다. 이것에 의하여, 테스트 제어장치(100)은 각종의 시험 결과에 관한 데이터를 취득할 수 있다.
도 4는, 본 실시 형태와 관련되는 번-인 보드(BIB)의 평면 레이아웃의 일례를 나타내는 도면이다. 상기 도 4에 나타나듯이, 번-인 보드(BIB)의 삽입 방향 단부에는, 삽입 엣지(140)이 설치되어 있다. 상기 도 4의 예에서는, 3개의 곳에 삽입 엣지(140)이 배치되어 있다.
번-인 보드(BIB)가 챔버(40)내에 수납 되면, 확장 보드(130)에 설치된 연결기에, 상기 삽입 엣지(140)이 삽입된다. 삽입 엣지에는 복수의 신호 패드가 형성되고 있고, 확장 보드(130)측의 연결기에도, 복수의 신호 핀이 형성되어 있다. 상기 신호 핀과 신호 패드가 각각 대응하도록 배치되어 있어 신호 핀과 신호 패드가 전기적으로 접속된다. 이것에 의하여, 번-인 보드(BIB)가 확장 보드(130)에 전기적으로 접속되어 번-인 장치(10)과 번-인 보드(BIB)와의 사이에 신호를 주고 받을 수 있다. 그리고, 번-인 시험이 종료했을 경우, 상기 번-인 보드(BIB)는 인출 방향으로 인출이 되어 번-인 보드(BIB)측의 삽입 엣지(140)과 확장 보드(130)측의 연결기가 분리된다.
번-인 보드(BIB)상에는, 16개의 프로그래머블 로직 장치(150)이 설치되어 있다. 상기 도 4의 예에서는, 8개×2열의 배치로 입출방향에 따라 배열하여 놓을 수 있다. 또한, 하나의 프로그래머블 로직 장치(150)에 대해 8개의 피시험 디바이스를 할당할 수 있는 배치로, 소켓(160)이 설치되고 있어 상기 소켓(SK)에 피시험 디바이스(DUT)이 장착된다. 즉, 도합, 16개×8개=128개의 피시험 디바이스(DUT)이 하나의 번-인 보드(BIB)상에 장착된다.
즉, 하나의 프로그래머블 로직 장치(150)의 폭 방향의 한쪽에 4개의 소켓(SK)가 배치되고 있고, 상기 프로그래머블 로직 장치(150)의 폭 방향의 다른 한쪽에 4개의 소켓(SK)가 배치되고 있다. 그리고, 상기 8개의 소켓(SK)에 장착된 8개의 피시험 디바이스(DUT)에 하나의 프로그래머블 로직 장치(150)에서 테스트 패턴의 신호가 공급되어, 각 피시험 디바이스(DUT)는 그 동작 결과인 출력 신호를 하나의 프로그래머블 로직 장치(150)에 출력한다.
상기 프로그래머블 로직 장치(150)은 사후적으로 그 회로 구성을 변경할 수 있는 컨피규러블(configurable) 디바이스이며, 예를 들어, FPGA(Field Programmable Gate Array)에 의해 구성될 수 있다. 본 실시 형태에서는 상기 프로그래머블 로직 장치(150)의 배치를 변경하기 위한 배치 데이터가 번-인 장치(10)에서 프로그래머블 로직 장치(150)에 공급된다. 프로그래머블 로직 장치(150)은 자율적으로 동작하여 테스트 패턴의 신호를 생성하여 피시험 디바이스(DUT)의 번-인 시험을 실시한다. 즉, 테스트 신호 그 자체는, 번-인 장치(10)에서 공급되지 않고, 피시험 디바이스(DUT)의 출력 신호도 번-인 장치(10)에 출력되지 않는 구성이 된다.
또한, 상기 도 4의 예에서는, 프로그래머블 로직 장치(150)의 핀과 피시험 디바이스(DUT)의 핀은 1 대 1의 대응 관계로 접속되고 있다. 즉, 테스트 신호를 공급하기 위한 프로그래머블 로직 장치(150)의 드라이버 핀과 피시험 디바이스(DUT)의 드라이버 핀이 1 대 1의 대응 관계로 접속되어 있어서, 피시험 디바이스(DUT)의 동작 결과인 출력 신호를 출력하기 위한 피시험 디바이스(DUT)의 I/O핀과 프로그래머블 로직 장치(150)의 I/O핀이 1 대 1의 대응 관계로 접속되고 있다.
도 5는 본 실시 형태와 관련되는 프로그래머블 로직 장치(150)의 내부 구성의 일례를 설명하기 위한 블록도다.
상기 도 5에 나타나듯이, 배치 설정 회로(200), 테스터 버스 인터페이스(210), 번-인 시험 실행 회로(220), 직렬·병렬 변환 회로(230), 주파수 변환 회로(240), 출력 드라이버 회로(250) 및 비교 회로(260)을 가지고 있는 구성으로 되어 있다.
배치 설정 회로(200)은, 상기 프로그래머블 로직 장치(150)의 배치를 설정하기 위한 회로이다. 즉, 번-인 시험이 개시되면 번-인 장치(10)은 상기 배치 설정 회로(200)에 배치 데이터를 송신하여, 프로그래머블 로직 장치(150)의 내부의 회로 구성을 설정한다. 본 실시 형태의 프로그래머블 로직 장치(150)에서는, 상기 배치 설정 회로(200)은, 배치 설정 회로(200)으로 미리 설정되었지만, 그 이외의 회로 구성 부분은 상기 배치 설정 회로(200)의 설정이 변경되어 회로 구성이 결정된다. 즉, 배치 설정 회로(200)에, 번-인 장치(10)의 테스트 제어장치(100)의 제어 신호로 배치 설정 데이터를 송신하는 것으로써, 테스터 버스 인터페이스(210), 번-인 시험 실행 회로(220), 직렬·병렬 변환 회로(230), 주파수 변환 회로(240), 출력 드라이버 회로(250) 및 비교 회로(260)이 설정된다.
또한, 상기 도 5의 예로서, 피시험 디바이스(DUT)와 접속되는 프로그래머블 로직 장치(150)의 핀은 드라이버 핀(270)과 I/O핀(280)으로 구성된다. 한편, 피시험 디바이스(DUT)이 삽입되는 소켓(SK)에도 드라이버 핀(270)에 대응하여, 상기 드라이버 핀(270)과 신호 배선을 거쳐 접속되는 드라이버 핀(272)가 설치되고 있고, I/O핀(280)에 대응하여, 상기 I/O핀(280)과 신호 배선을 거쳐 접속되는 I/O핀(282)가 설치되어 있다. 즉, 프로그래머블 로직 장치(150)의 드라이버 핀(270)과 소켓(SK)의 드라이버 핀(272)은 1 대 1의 대응 관계로 접속되고 있고, 프로그래머블 로직 장치(150)의 I/O핀(280)과 소켓(SK)의 I/O핀(282)도 1 대 1의 대응 관계로 접속되고 있다.
이러한 접속 관계에 의하여, 테스트 패턴의 신호가 프로그래머블 로직 장치(150)으로부터 출력되어 드라이버 핀(270, 272)를 거쳐, 피시험 디바이스(DUT)에 공급된다. 또한, 피시험 디바이스(DUT)에서 출력된 출력 신호가 I/O핀(282, 280)을 거쳐 프로그래머블 로직 장치(150)에 받아들여진다.
테스터 버스 인터페이스(210)은, 상기 프로그래머블 로직 장치(150)과 테스트 제어장치(100)과 사이의 신호를 주고 받기를 행하기 위한 인터페이스 회로이다. 즉, 테스트 제어장치(100)의 제어 신호가, 확장 보드(130)을 거쳐, 테스터 버스 인터페이스(210)에 입력되어 번-인 시험 실행 회로(220)에 입력된다. 또한, 번-인 시험 실행 회로(220)의 출력 신호가, 테스터 버스 인터페이스(210)을 거쳐, 확장 보드(130)에 출력되어 테스트 제어장치(100)에 출력된다.
더욱이, 상기 번-인 시험 실행 회로(220)의 내부에는, 상술한 배치 데이터가 배치 설정 회로(200)에 공급되는 것으로, 패턴 메모리(300), 패턴 생성 회로(310), 타이밍 신호 생성 회로(320), 타이밍 메모리(330), 파형 정형 회로(340), 성공/실패 판정 회로(350) 및 실패 메모리(360)이 형성된다.
패턴 메모리(300)과 패턴 생성 회로(310)에 의하여, 번-인 시험 시에 피시험 디바이스(DUT)에 공급되는 테스트 패턴이 생성된다. 즉, 패턴 메모리(300)에는, 번-인 시험 때 테스트 패턴 순서에 따라 생성되어야 할 일련의 테스트 패턴이 저장되고 있어서, 패턴 생성 회로(310)은 상기 패턴 메모리(300)으로부터 적당히 테스트 패턴을 읽어내, 피시험 디바이스(DUT)에 공급할 테스트 패턴을 생성한다. 생성된 테스트 패턴은 파형 정형 회로(340)에서 정형화되어 직렬·병렬 변환 회로(230)에서 병렬 신호에서 직렬 신호로 변환된다. 그리고, 출력 드라이버 회로(250)을 거쳐, 각 피시험 디바이스(DUT)에 출력된다.
또한, 타이밍 신호 생성 회로(320)과 타이밍 메모리(330)에 의하여, 번-인 시험 시에 필요하게 되는 타이밍 신호가 생성된다. 즉, 타이밍 메모리(330)에는 번-인 시험을 실행할 때에 생성되는 테스트 패턴의 타이밍이 정의되어 저장되어 있다. 타이밍 신호 생성 회로(320)은 상기 타이밍 메모리(330)으로부터 테스트 패턴의 타이밍에 관한 정보를 취득하여, 타이밍 신호를 생성한다. 상기 타이밍 신호 생성 회로(320)에서 생성되는 타이밍 신호에 근거하여, 패턴 생성 회로(310)은 테스트 패턴을 생성한다. 또한, 타이밍 신호 생성 회로(320)은 생성한 타이밍 신호를 파형 정형 회로(340)과 성공/실패 판정 회로(350)으로 공급한다. 파형 정형 회로(340)에서는 상기 공급된 타이밍 신호에 근거하여, 테스트 패턴 신호를 정형하여 직렬·병렬 변환 회로(230)에 출력한다.
또한, 번-인 시험에 있어서, 상기 테스트 패턴 신호와 타이밍 신호를 피시험 디바이스(DUT)에 공급하여 얻을 수 있던 피시험 디바이스(DUT)로부터의 출력 신호는, 비교 회로(260)을 거쳐, 직렬·병렬 변환 회로(230)에 입력된다. 피시험 디바이스(DUT)로부터의 출력 신호는 시험 결과 신호이며, 직렬·병렬 변환 회로(230)에서 직렬 신호로부터 병렬 신호로 변환되어, 성공/실패 판정 회로(350)에 공급된다.
성공/실패 판정 회로(350)에서는, 피시험 디바이스(DUT)의 출력 신호인 시험 결과 신호와 원래 출력되어야 할 논리치를 비교하여, 피시험 디바이스(DUT)이 정상적으로 동작하고 있는지 아닌지를 판정한다. 그리고, 이 판정 결과를 시험 결과적으로 실패 메모리(360)에 저장한다. 상술한 것처럼, 성공/실패 판정 회로(350)에도, 타이밍 신호 생성 회로(320)에서 타이밍 신호가 공급되고 있어 성공/실패 판정 회로(350)은 상기 타이밍 신호에 근거하여 동작 타이밍이 제어된다. 따라서, 성공/실패 판정 회로(350)과 피시험 디바이스(DUT) 사의 동기(同期)를 잡을 수 있다.
프로그래머블 로직 장치(150)은 접속하지 않고, 모든 피시험 디바이스(DUT)로부터 병렬로 피시험 디바이스(DUT)의 출력 신호를 읽어낼 수 있다. 즉, 본 실시 형태에서는, 예를 들어 8개의 피시험 디바이스(DUT)가, 하나의 프로그래머블 로직 장치(150)에 접속되고 있어 이 8개의 피시험 디바이스(DUT)로부터 병렬로 출력 신호를 읽어내 그 값을 취득할 수 있다. 즉, 1 대 1의 대응 관계로, 피시험 디바이스(DUT)의 삽입된 소켓(SK)의 I/O핀(282)와 프로그래머블 로직 장치(150)의 I/O핀(280)이 접속되고 있으므로, 피시험 디바이스(DUT)로부터의 출력 신호를 병렬로 일괄하여 읽어낼 수 있다. 그리고, 상기 병렬로 읽어낸 출력 신호를 성공/실패 판정 회로(350)에서 논리치와 비교 판정하여, 판정 결과를 시험 결과적으로 실패 메모리(360)에 저장하므로, 피시험 디바이스(DUT)로부터 출력 신호를 읽어내 그 판정을 할 때에 필요로 하는 시간을 큰 폭으로 줄일 수 있다.
더욱이, 상기 테스터 버스 인터페이스(210), 번-인 시험 실행 회로(220), 직렬·병렬 변환 회로(230)에는, 주파수 변환 회로(240)으로부터 동작 제어 신호가 공급되고 있다. 즉, 본 발명의 실시 형태에서는 예를 들어 20 MHz의 기본 제어 신호가 테스트 제어장치(100)에서 주파수 변환 회로(240)에 공급되어 상기 주파수 변환 회로(240)에서는 50~100 MHz의 동작 제어 신호로 변환된다. 그리고, 주파수 변환되어 생성된 상기 동작 제어 신호는 테스터 버스 인터페이스(210), 번-인 시험 실행 회로(220) 및 직렬·병렬 변환 회로(230)에 공급되어 동작 제어 신호에 근거하여 동작을 실시한다.
또한, 본 실시 형태에서는, 번-인 시험 실행 회로(220)은 복수로 설치되어 있는, 인터리브(interleave) 구성이 채용되고 있다. 즉, 복수의 번-인 시험 실행 회로(220)이 병렬로 동작하여 연속적으로 테스트 패턴과 타이밍 신호를 직렬·병렬 변환 회로(230)에 출력한다. 예를 들어, 본 실시 형태에서는 100 MHz로 동작하는 번-인 시험 실행 회로(220)이 4개 형성되고 있어서, 4개의 번-인 시험 실행 회로(220)이 병렬로 동작하여 테스트 패턴을 생성하여, 직렬·병렬 변환 회로(230)에 출력하는 것으로써, 직렬·병렬 변환 회로(230)은 400 MHz 상당한 주기로 테스트 패턴의 신호의 타이밍을 꾀할 수 있다.
덧붙여, 번-인 시험 실행 회로(220)에는 전압 조정 회로(400)을 거쳐, 구동 전원이 공급된다. 즉, 테스트 제어장치(100)에서 공급되는 구동 전원의 전압이 전압 조정 회로(400)에서 조정된 다음, 복수의 번-인 시험 실행 회로(220)에 공급된다. 또한, 테스트 제어장치(100)에서 공급된 구동 전원은 소켓(SK)를 거쳐 피시험 디바이스(DUT)에도 공급되어 번-인 시험을 실행할 때의 피시험 디바이스(DUT)의 구동 전원이 된다.
이 후에, 도 6에 근거하여, 번-인 시험 시에 테스트 제어장치(100)에서 실행되는 번-인 시험 실행 순서에 대해 설명한다. 상기 번인 시험 실행 순서는 테스트 제어장치(100)의 하드 디스크 드라이브나 ROM에 저장되고 있는 순서 프로그램이다. 상기 순서 프로그램을 테스트 제어장치(100)의 CPU가 실행하는 것으로, 도 6에 나타내는 번-인 시험 실행 순서가 실현된다.
상기 번-인 시험 실행 순서가 개시되면 우선, 테스트 제어장치(100)은 번-인 보드(BIB)에 전원의 공급을 개시한다(스텝 S10). 이것에 의해, 프로그래머블 로직 장치(150)과 피시험 디바이스(DUT)에 구동용의 전원이 공급된다.
다음에, 테스트 제어장치(100)은 프로그래머블 로직 장치(150)의 배치를 설정하기 위해서, 배치 설정 회로(200)에 배치 데이터를 송신한다(단계 S20). 이것에 의하여, 상술한 도 5의 회로가 프로그래머블 로직 장치(150)에 형성된다.
그 다음에, 테스트 제어장치(100)은 테스트 패턴과 타이밍 정보를 프로그래머블 로직 장치(150)에 송신한다(단계 S30).
상기 언급한 것처럼, 테스트 패턴은 번-인 시험 실행 회로(220)의 패턴 메모리(300)에 저장되고 타이밍 정보는, 번-인 시험 실행 회로(220)의 타이밍 메모리(330)에 저장된다.
이 후, 테스트 제어장치(100)은, 프로그래머블 로직 장치(150)에 테스트 패턴의 공급 개시를 지시한다(단계 S40). 이것에 의하여, 프로그래머블 로직 장치(150)으로부터, 상기 프로그래머블 로직 장치(150)에 접속되고 있는 피시험 디바이스(DUT)에, 테스트 패턴과 타이밍 신호가 공급되어 피시험 디바이스(DUT)의 동작 시험을 실시할 수 있다. 상기 피시험 디바이스(DUT)의 동작 시험을 실시하고 있는 동안 테스트 제어장치(100)은 챔버(40)내의 온도를 제어하여, 피시험 디바이스(DUT)에 온도 부하를 준다. 즉, 상술한 것처럼, 히터(60)이나 냉각 유닛(70)을 제어하여, 번-인 보드(BIB)의 주위의 온도가 사용자 등에 의해 설정된 목표 온도가 되도록 한다. 상기 동작 시험에 의하여, 실패 메모리(360)에는 피시험 디바이스(DUT) 각각에 관하여, 성공 또는 실패의 시험 결과에 관한 정보가 저장된다.
정해진 일련의 테스트 패턴의 공급이 종료한 시점에서, 테스트 제어장치(100)은, 시험 결과를 읽기 실시한다(단계 S50). 구체적으로는, 테스트 제어장치(100)은, 프로그래머블 로직 장치(150)에 시험 결과를 읽기 위한 제어 신호를 공급하여 실패 메모리(360)에 저장되고 있는 각 피시험 디바이스(DUT)의 시험 결과를 읽어낸다. 상기 시험 결과에는 각 피시험 디바이스(DUT)마다 성공 또는 실패의 정보가 나타난다.
다음에, 테스트 제어장치(100)은 모든 번-인 시험이 종료했는지 여부를 판단한다(단계 S60). 모든 번-인 시험이 종료하지 않은 경우(단계 S60：NO)에는, 테스트 제어장치(100)은 상기 단계 S30에 돌아와 다음에 필요한 테스트 패턴과 타이밍 정보를 번-인 보드(BIB)에 송신한다.
한편, 단계 S60에 대하여, 모든 번-인 시험이 종료했다고 판단했을 경우(단계 S60：YES)에는, 테스트 제어장치(100)은 상기 번-인 시험 실행 순서를 종료한다.
이상과 같이, 본 실시 형태의 번-인 시스템에 의하면 번-인 보드(BIB)상에 프로그래머블 로직 장치(150)을 마련하여 번-인 시험 시에는 상기 프로그래머블 로직 장치(150) 자체가 테스트 패턴과 타이밍 신호를 생성하여 각 피시험 디바이스(DUT)에 공급하여 각 시험 디바이스 DUT의 출력 신호를 병렬로 받아 들여져 논리치와 비교하는 것으로 하였다. 이 때문에, 종래와 같이, 테스트 제어장치(100)이 복수의 피시험 디바이스(DUT)을 그룹마다 차례차례 바꾸어 출력 신호를 읽어 들일 필요가 없어져, 피시험 디바이스(DUT)의 출력 신호를 읽어 들이는데 필요로 하는 시간을 단축할 수 있다. 이것에 의하여, 번-인 시험 시간 전체의 단축을 꾀할 수 있다.
또한, 성공/실패 판정 회로(350)의 판정 결과인 시험 결과는, 일시적으로, 실패 메모리(360)에 저장되어 단계 S50에서는, 상기 시험 결과를 일괄하여 읽어내는 것으로 한다. 상기와 같이 하는 것으로, 피시험 디바이스(DUT)의 출력 신호를 번-인 보드(BIB)에서 테스트 제어장치(100)이 읽어내는 것보다 읽어내야 할 정보량을 줄일 수 있어 번-인 보드(BIB)에서의 읽기 시간의 단축을 꾀할 수도 있다. 따라서, 본 실시 형태의 번-인 시스템은 번-인 시험 시간 전체의 단축을 꾀할 수 있다.
또한, 번-인 보드(BIB)에서 읽어내야 할 정보량이 줄어드는 것이기 때문에 하나의 번-인 보드(BIB)에 많은 피시험 디바이스(DUT)를 장착되도록 해도, 종래의 확장 보드(130)의 연결기의 신호 핀 수나, 번-인 보드(BIB)의 삽입 엣지(140)의 신호 패드의 수를 늘릴 필요가 없고, 기존의 번-인 장치(10)을 그대로 이용할 수 있다.
또한, 번-인 보드(BIB)상에는, 프로그래머블 로직 장치(150)을 설치하여, 상기 프로그래머블 로직 장치(150)을 이용하여 테스트 패턴과 타이밍 신호를 공급하여 피시험 디바이스(DUT)의 출력 신호를 논리치와 비교하도록 했으므로, 번-인 시험 실행 순서에서 단계 S20로 송신하는 배치 데이터를 변경하는 것으로 여러가지 번-인 시험을 실시할 수 있다. 이 때문에, 피시험 디바이스(DUT)의 설계가 변경되거나 그 종류가 바뀌었을 경우에서도, 번-인 보드(BIB)를 유효하게 활용할 수 있다.
<제 2 실시 형태>
도 7은, 상술한 제 1 실시 형태에 있어서의 번-인 보드(BIB)의 변형 예를, 제 2 실시 형태로서 가리키는 도면이며, 상술한 제 1 실시 형태의 도 4에 대응하는 도면이다. 상기 도 7의 변형 예에서는, 하나의 프로그래머블 로직 장치(150)에 대해, 12개의 피시험 디바이스(DUT)이 접속되어 번-인 시험이 실시된다. 즉, 하나의 번-인 보드(BIB)상에, 12개×16개=192개의 피시험 디바이스(DUT)를 장착하여 동시에 번-인 시험을 실시할 수 있다.
단, 상기 도 7의 예에서는, 피시험 디바이스(DUT)의 출력 신호를 프로그래머블 로직 장치(150)에 출력하는 I/O핀은 1 대 1의 대응 관계로, 피시험 디바이스(DUT)과 프로그래머블 로직 장치(150) 간에 접속되고 있지만, 프로그래머블 로직 장치(150)에서 테스트 패턴과 타이밍 신호를 피시험 디바이스(DUT)에 공급하기 위한 드라이버 핀은, 1 대 2의 대응 관계로 접속되고 있다. 즉, 프로그래머블 로직 장치(150)에서 출력된 테스트 패턴과 타이밍 신호는 2개의 피시험 디바이스(DUT)에 공급된다.
단, 프로그래머블 로직 장치(150)의 하나의 드라이버 핀에 접속되는 피시험 디바이스(DUT)이 장착되는 소켓(SK)의 드라이버 핀의 수는 2개에 한정되는 것은 아니고, 3개, 4개 등의 복수가 되어도 좋다. 즉, 프로그래머블 로직 장치(150)이 테스트 패턴의 신호를 출력하는 드라이버 핀과 피시험 디바이스(DUT)에 테스트 패턴의 신호를 입력하기 위한 소켓(SK)의 드라이버 핀과의 사이는, 프로그래머블 로직 장치의 하나의 드라이버 핀에 대해 복수의 드라이버 핀이 접속되고 있는 관계가 성립해도 좋다.
이것은, 테스트 패턴과 타이밍 신호를 전파하기 위한 신호 배선에는 분기가 있는 것을 의미한다. 일반적으로, 신호 배선에 분기가 있으면, 전파 하는 신호 파형이 비뚤어지기 때문에, 높은 주파수의 동작 제어 신호를 이용할 수가 없게 되어, 고속화의 방해가 된다. 한편, 하나의 번-인 보드(BIB)상에 장착할 수 있는 피시험 디바이스(DUT)의 수가 증가하면, 번-인 시험의 전체적인 처리량은 향상될 수도 있다. 또한, 상기 도 7의 예에서는, I/O핀은, 1 대 1의 대응 관계로 접속되고 있어 피시험 디바이스(DUT)의 출력 신호는 프로그래머블 로직 장치(150)이 모두 병렬로 읽어낼 수 있다. 이 때문에, 출력 신호를 읽어내어 성공/실패 판정 회로(350)과 논리치와 비교하여 비교 결과를 실패 메모리(360)에 저장하는데 필요로 하는 시간은 도 4에 나타낸 번-인 보드(BIB)와 동일하다.
따라서, 도 7에 나타난 구성의 번-인 보드(BIB)를 채용하는 편이 도 4에 나타난 구성의 번-인 보드(BIB)를 채용하는 것보다도 전체적인 번-인 시험 시간이 단축되는 장점이 있는 경우도 있다.
　
<제 3 실시 형태>
상술한 제 1 실시 형태 및 제 2 실시 형태의 번-인 시스템에서는, DRAM등의 휘발성 기억장치의 번-인 시험을 실시하는 경우를 예시했지만, 제 3 실시 형태의 번-인 시스템에서는, NAND형 플래쉬 메모리 등의 불 휘발성 기억장치를 피시험 디바이스(DUT)로서 번-인 시험을 실시하는 경우를 예로 하여, 본 발명의 일 실시 형태를 설명한다. 덧붙여, 이하에 대해서는, 상술한 제 1 실시 형태 및 제 2 실시 형태와 다른 부분만을 설명한다.
이러한 불 휘발성 기억장치에서는, 불량 블록을 특정하는 정보를 배드 블록 메모리에 저장하여, 상기 불량 블록을 사용 대상에서 제외하는 불량 블록 관리 기능이 있다. 따라서, 번-인 시험에서도 피시험 디바이스(DUT)에 있는 불 휘발성 기억장치에 불량 블록이 검출되었을 경우에는 이 검출된 불량 블록을 특정하는 정보를 메모리로 유지하여 둘 필요가 있다.
도 8은, 이러한 불 휘발성 기억장치의 번-인 시험을 실시하는 번-인 시스템에 있어서, 번-인 보드(BIB)에 설치된 프로그래머블 로직 장치(150)의 내부 구성의 일례와 드라이버 보드(120)의 내부 구성의 일례를 부분적으로 나타내는 블록도다. 상기 도 8에서는, 하나의 프로그래머블 로직 장치(150)만의 내부 구성을 도시하고 있지만, 번-인 보드(BIB)상 설치된 다른 프로그래머블 로직 장치(150)도 같은 구성이다. 또한, 피시험 디바이스(DUT)은 도 4에 나타낸 것 같은 레이아웃이어도 좋고, 도 7에 나타낸 것 같은 레이아웃이어도 좋다.
도 8에서 보듯이, 프로그래머블 로직 장치(150)은 상기 제 1 실시 형태 및 제 2 실시 형태와 같게 배치 설정 회로(200)이 설치되고 있다. 도 6의 번-인 시험 실행 순서에서 단계 S20에 대하여, 이 배치 설정 회로(200)에 테스트 제어장치(100)의 배치 데이터가 송신되는 것으로, 상기 프로그래머블 로직 장치(150)은 도 8에 나타낸 것 같은 회로 구성으로 설정된다.
구체적으로는, 본 발명의 실시 형태에서는, 상기 배치 데이터에 의한 설정에 의하여, 프로그래머블 로직 장치(150)에는 테스터 버스 인터페이스(500), 패턴 생성 회로(510), 파형 정형 회로(520), 출력 드라이버 회로(530), 비교 회로(540), 성공/실패 판정 회로(550), 판정 회로(560), 배드 블록 메모리(570), 유니버설 버퍼 메모리(580) 및 타이밍 신호 생성 회로(590)이 형성된다.
도 6의 번-인 시험 실행 순서에서 단계 S40로 테스트 패턴의 공급 개시가 지시되어 입력되면, 패턴 생성 회로(510)은 테스트 패턴을 생성하여, 파형 정형 회로(520)에 출력한다. 파형 정형 회로(520)은 입력된 테스트 패턴의 파형을 정형하여 출력 드라이버 회로(530)을 거쳐 피시험 디바이스(DUT)에 출력한다.
상기 테스트 패턴의 신호에 근거하여 동작한 결과인 피시험 디바이스(DUT)로의 출력 신호는, 비교 회로(540)을 거쳐, 성공/실패 판정 회로(550)에 입력된다. 즉, 1 대 1의 대응 관계로 접속되고 있는 소켓(SK)의 I/O핀(282)로부터, 프로그래머블 로직 장치(150)의 I/O핀(280)에 출력 신호가 읽혀 성공/실패 판정 회로(550)에 입력된다. 성공/실패 판정 회로(550)에는 패턴 생성 회로(510)으로부터 논리치도 공급되고 있어서, 성공/실패 판정 회로(550)에서는 상기 논리치와 피시험 디바이스(DUT)의 출력 신호를 비교하여 그 비교 결과를 판정 회로(560)에 출력한다.
판정 회로(560)에서는 비교 결과가 실패인지 그렇지 않으면 성공인지를 판정하여, 비교 결과가 실패인 경우에는 해당 블록의 실패수를 카운트-업 한다. 그리고, 실패수가 소정의 값을 넘었을 경우, 그 해당 블록을 불량 블록이라고 판정하여 상기 불량 블록을 특정하는 정보를 배드 블록 메모리(570)에 저장한다.
성공/실패 판정 회로(550)의 판정 결과는, 유니버설 버퍼 메모리(580)에도 입력된다. 이 때문에, 이 유니버설 버퍼 메모리(580)에는, 판정 결과를 연속적으로 저장하여 보관 유지할 수 있다. 또한, 유니버설 버퍼 메모리(580)에서는 상기 유니버설 버퍼 메모리(580)에 저장되고 있는 여러가지 정보를 파형 정형 회로(520)을 거쳐 피시험 디바이스(DUT)에 공급할 수 있다.
상기 번-인 시험에 있어서의 일련의 동작은 타이밍 신호 생성 회로(590)이 생성하는 동작 제어 신호에 근거하여 타이밍의 제어가 이루어진다. 즉, 타이밍 신호 생성 회로(590)이 생성한 동작 제어 신호는 성공/실패 판정 회로(550)과 파형 정형 회로(520)으로 출력되어 이 동작 제어 신호에 근거하여, 성공/실패 판정 회로(550)과 파형 정형 회로(520)이 동작한다.
또한, 본 실시 형태에서는 드라이버 보드(120)에 프로그래머블 로직 장치(600)과 배드 블록 메모리(610)이 설치되고 있다. 프로그래머블 로직 장치(600)은 프로그래머블 로직 장치(150)과 같은 구성이며, 테스트 제어장치(100)에서 배치 데이터가 송신되어 그 회로 구성이 설정된다. 상기 프로그래머블 로직 장치(600)은 상기 드라이버 보드(120)에 접속된 번-인 보드(BIB)상에 있는 프로그래머블 로직 장치(150)의 배드 블록 메모리(570)으로부터 배드 블록을 특정하는 정보를 읽어내는 기능을 가지고 있다. 그리고, 읽어낸 배드 블록에 관한 정보는 배드 블록 메모리(610)에 저장된다.
이와 같이, 비휘발성 기억장치를 피시험 디바이스(DUT)으로 하는 번-인 시험에 있어도 번-인 보드(BIB)상에 설치된 프로그래머블 로직 장치(150)은 피시험 디바이스(DUT)로부터 병렬로 출력 신호를 읽어들일 수 있으므로, 피시험 디바이스(DUT)의 출력 신호를 읽는데 필요로 하는 시간을 단축할 수 있다. 이 때문에, 전체적인 번-인 시험에 필요로 하는 시간을 단축할 수 있다.
덧붙여 본 발명은, 상기 실시 형태로 한정되지 않고 여러 가지로 변형 가능하다. 예를 들어, 상기 실시 형태에서, 프로그래머블 로직 장치(150)에 EEPROM 등의 불 휘발성 기억장치가 설치되고 있어서, 프로그래머블 로직 장치(150)의 배치를 기억하여 둘 수 있는 사양인 경우에는, 번-인 시험 실행 순서를 시작할 때마다 배치 데이터를 테스트 제어장치(100)에서 프로그래머블 로직 장치(150)로 송신할 필요가 없어진다. 즉, 번-인 시험의 내용이 같으면, 상술한 번-인 시험 실행 순서의 단계 S20를 생략하여, 시험을 실시하는 것이 가능하다.
10　번-인 장치
20　문
30　단열벽
40　챔버
50　슬롯
60　가열 히터
70　냉각 유닛
80　팬
100　테스트 제어장치
110　버퍼 보드
120　드라이버 모드
130　확장 보드
140　삽입 엣지
150　프로그래머블 로직 장치
BIB　번-인 보드
DUT　피시험 디바이스

Claims (12)

  1. 배치 데이터에 근거하여 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직(programmable logic) 장치와,
    피시험 디바이스가 장착되는 복수의 소켓으로서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있으며,
    상기 복수의 프로그래머블 로직 장치의 각각에는 복수의 상기 소켓이 접속되어 있고,
    상기 복수의 프로그래머블 로직 장치의 각각은, 번-인 시험에 앞서 공급되는 배치 데이터에 근거하여 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를, 상기 프로그래머블 로직 장치에 접속되어 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여, 원래 출력되어야 할 논리치와 비교하여, 그 결과를 시험 결과로 저장하는 메모리가 적어도 형성되고,
    상기 배치 데이터는, 번-인 보드가 삽입된 번-인 장치에 장착된 테스트 제어장치로부터, 시험대상으로 되어 있는 피시험 디바이스에 대응하여 상기 프로그래머블 로직 장치에 공급되고,
    상기 메모리에 저장되어 있는 상기 시험 결과는, 상기 테스트 제어장치에 의해 읽혀지고,
    상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀 사이는, 1 대 1의 대응 관계로 접속되어 있고, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있는 것을 특징으로 하는 번-인 보드.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 프로그래머블 로직 장치가, 상기 테스트 패턴의 신호를 출력하는 드라이버 핀과 상기 피시험 디바이스에 상기 테스트 패턴의 신호를 입력하기 위한 소켓의 드라이버 핀과의 사이도 1 대 1의 대응 관계로 접속되어 있는 것을 특징으로 하는 번-인 보드.
  6. 제 1 항에 있어서, 상기 프로그래머블 로직 장치가, 상기 테스트 패턴의 신호를 출력하는 드라이버 핀과 상기 피시험 디바이스에 상기 테스트 패턴의 신호를 입력하기 위한 소켓의 드라이버 핀의 사이는, 상기 프로그래머블 로직 장치의 하나의 드라이버 핀에 대해, 복수의 드라이버 핀이 접속되어 있는 관계인 것을 특징으로 하는 번-인 보드.
  7. 제 1 항, 제 5 항 또는 제 6 항에 있어서, 상기 메모리에는 상기 시험 결과로서, 피시험 디바이스가 번-인 시험을 성공 또는 실패 했는지를 나타내는 정보가 저장되는 것을 특징으로 하는 번-인 보드.
  8. 제 1 항, 제 5 항 또는 제 6 항에 있어서, 상기 메모리에는 상기 시험 결과로서, 피시험 디바이스의 불량 블록을 특정하는 정보가 저장되는 것을 특징으로 하는 번-인 보드.
  9. 하나 또는 복수의 번-인 보드가 삽입되는 번-인 장치로서,
    상기 번-인 보드는　배치 데이터에 근거하여, 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와, 피시험 디바이스가 장착되는 복수의 소켓으로서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있고,
    상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각에는, 복수의 상기 소켓이 접속되어 있는 것과 동시에,
    상기 번-인 장치는,　
    상기 번-인 장치에 장착된 테스트 제어장치로부터, 상기 복수의 프로그래머블 로직 장치에 번-인 시험에 앞서, 시험대상으로 되어 있는 피시험 디바이스에 대응하여 배치 데이터를 공급하고,
    상기 복수의 프로그래머블 로직 장치 각각에, 시험대상이 되어 있는 피시험 디바이스에 대응하여, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를, 상기 프로그래머블 로직 장치에 접속되어 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여 원래 출력되어야 할 논리치와 비교하고, 그 결과를 시험 결과로 저장하는 메모리를 형성하고,
    상기 배치 데이터는, 번-인 보드가 삽입된 번-인 장치에 장착된 테스트 제어장치로부터, 시험대상이 되어 있는 피시험 디바이스에 대응하여 상기 프로그래머블 로직 장치에 공급되고,
    상기 메모리에 저장되어 있는 상기 시험 결과는, 상기 테스트 제어장치에 의해 읽혀지고,
    상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀 사이는, 1 대 1의 대응 관계로 접속되어 있고, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있는 것을 특징으로 하는 번-인 장치.
  10. 하나 또는 복수의 번-인 보드와 상기 번-인 보드가 삽입되는 번-인 장치를 가지고 있는 번-인 시스템으로서,
    상기 번-인 보드는,
    배치 데이터에 근거하여 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와,　
    피시험 디바이스가 장착되는 복수의 소켓으로서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있고,　
    상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치의 각각은, 복수의 상기 소켓이 접속되어 있는 동시에,
    상기 번-인 장치는,
    상기 번-인 장치에 장착된 테스트 제어장치로부터, 상기 복수의 프로그래머블 로직 장치에, 번-인 시험에 앞서, 시험대상으로 되어 있는 피시험 디바이스에 대응하여 배치 데이터를 공급하고,
    상기 복수의 프로그래머블 로직 장치 각각에, 시험대상으로 되어 있는 피시험 디바이스에 대응하여, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로에 공급하는 테스트 패턴을 생성하는 회로와, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력신호를, 상기 프로그래머블 로직 장치에 접속되어 있는 복수의 피시험 디바이스로부터 병렬로 읽어들여, 원래 출력되어야 할 논리치와 비교하여 그 결과를 시험 결과로서 저장하는 메모리를 형성하고,
    상기 배치 데이터는, 번-인 보드가 삽입된 번-인 장치에 장착된 테스트 제어장치로부터, 시험대상이 되어 있는 피시험 디바이스에 대응하여, 상기 프로그래머블 로직 장치에 공급되고,
    상기 메모리에 저장되어 있는 상기 시험 결과는, 상기 테스트 제어장치에 의해 읽혀지고,
    상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀 사이는, 1 대 1의 대응 관계로 접속되어 있고, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있는 것을 특징으로 하는 번-인 시스템.
  11. 배치 데이터에 근거하여, 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와,
    피시험 디바이스가 장착되는 복수의 소켓으로서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하며,
    번-인 보드의 상기 복수의 프로그래머블 로직 장치 각각에는, 복수의 상기 소켓에 접속되고 있는 번-인 보드가　하나 또는 복수로 삽입되는 번-인 장치의 제어 방법으로서,
    상기 번-인 장치에 장착된 테스트 제어장치로부터, 상기 복수의 프로그래머블 로직 장치에, 번-인 시험에 앞서, 시험대상으로 되어 있는 피시험 디바이스에 대응한 배치 데이터를 공급하고,
    상기 복수의 프로그래머블 로직 장치 각각에, 시험대상으로 되어 있는 피시험 디바이스에 대응하여, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를, 상기 프로그래머블 로직 장치에 접속되어 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여, 원래 출력되어야 할 논리치와 비교하여, 그 결과를 시험 결과로 저장하는 메모리를 형성하고,
    상기 배치 데이터는, 번-인 보드가 삽입된 번-인 장치에 장착된 테스트 제어장치로부터, 시험대상이 되어 있는 피시험 디바이스에 대응하여 상기 프로그래머블 로직 장치에 공급되고,
    상기 메모리에 저장되어 있는 상기 시험 결과는, 상기 테스트 제어장치에 의해 읽혀지고,
    상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀 사이는, 1 대 1의 대응 관계로 접속되어 있고, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있는 것을 특징으로 하는 번-인 장치의 제어 방법.
  12. 하나 또는 복수의 번-인 보드와 상기 번-인 보드가 삽입되는 번-인 장치를 가지고,
    상기 번-인 보드는,
    배치 데이터에 근거하여, 회로 구성을 변경할 수 있는 복수의 프로그래머블 로직 장치와,
    피시험 디바이스가 장착되는 복수의 소켓으로서, 상기 복수의 프로그래머블 로직 장치의 어느 한 쪽에 접속되는 복수의 소켓을 구비하고 있고,
    상기 번-인 보드의 상기 복수의 프로그래머블 로직 장치 각각에는, 복수의 상기 소켓이 접속되어 있는　번-인 시스템의 제어 방법으로서,
    상기 번-인 장치에 장착된 테스트 제어장치로부터, 상기 복수의 프로그래머블 로직 장치에, 번-인 시험에 앞서, 시험대상으로 되어 있는 피시험 디바이스에 대응한 배치 데이터를 공급하고,
    상기 복수의 프로그래머블 로직 장치 각각에, 시험대상으로 되어 있는 피시험 디바이스에 대응하여, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 회로와, 번-인 시험 시에 상기 소켓에 장착된 피시험 디바이스로부터의 출력 신호를 상기 프로그래머블 로직 장치에 접속되고 있는 복수의 피시험 디바이스로부터 병렬로 읽어 들여, 원래 출력되어야 할 논리치와 비교하여, 그 결과를 시험 결과로서 저장하는 메모리를 형성하고,
    상기 배치 데이터는, 번-인 보드가 삽입된 번-인 장치에 장착된 테스트 제어장치로부터, 시험대상이 되어 있는 피시험 디바이스에 대응하여 상기 프로그래머블 로직 장치에 공급되고,
    상기 메모리에 저장되어 있는 상기 시험 결과는, 상기 테스트 제어장치에 의해 읽혀지고,
    상기 피시험 디바이스로부터의 출력 신호가 입력되는 상기 프로그래머블 로직 장치의 I/O핀과 상기 피시험 디바이스가 출력 신호를 출력하는 소켓의 I/O핀 사이는, 1 대 1의 대응 관계로 접속되어 있고, 상기 피시험 디바이스가 출력하는 출력 신호는 병렬로 동시에 프로그래머블 로직 장치가 읽어 들일 수 있는 것을 특징으로 하는 번-인 시스템의 제어 방법.
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