TW516106B - Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer - Google Patents

Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer Download PDF

Info

Publication number
TW516106B
TW516106B TW090114571A TW90114571A TW516106B TW 516106 B TW516106 B TW 516106B TW 090114571 A TW090114571 A TW 090114571A TW 90114571 A TW90114571 A TW 90114571A TW 516106 B TW516106 B TW 516106B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
layer
trench
contact
item
Prior art date
Application number
TW090114571A
Other languages
English (en)
Inventor
Alain Blosse
Sanjay Thekdi
Jianmin Qiao
Yitzhak Gilboa
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Application granted granted Critical
Publication of TW516106B publication Critical patent/TW516106B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

五、 發明説明（ 背景 Ιϋ領域 本發明係關於在穑髀/ . ^ 知肢电路中形成金屬化和接點結構的方 …其中採用了類“金屬鑲嵌（damascene)，，程序。 复量探討 在積體電路的製備中，在半導體㈣的主動區間的 結係屬所需。 一種製備方法包括白# #丄、往p / 匕活自仃對準接點（SAC)技術之採 可形成經介電材皙至丰導触—从、杏 "土牛導肢兀件王動區之開孔，其中 接點開孔㈣步„間，可以—㈣率較週遭介電材質 馬低之^^保護與主動區相鄰之閑極結構。在此能 樣中’可降低功能性電路所佔之總面積， ： =其下方之料韻準上料誤差造成的 損 傷減至最低。 # t 、在形成此類開孔後，可以傳導性材質填充之並平坦化， 化 接 乂木成自仃對準接點。二或多個SACs可藉由金屬層圖樣 :形成之局部溝渠電連結’俾使金屬層與sacs電連結 著沉積並視情況可將介電層平坦化。 … 上 刻紋”金屬化層係另一如上述之圖樣化金屬層。“刻纹” 金屬化層係溝渠或溝槽在介電材質層上形成處，再來將溝 渠以傳導性材質填充之。刻紋製程在半導體製 曰漸廣泛。 、‘雙刻紋”製程係爲因應在SAC與連結間的介面觀察到的 刻紋金屬化問題而生’其中在溝渠介電中形成通遒:並 516106 A7 B7 五 、發明説明（ 2
下方接點介電形成開孔，再將兩者以金屬填充。此技術所 具優點爲其可同時形成接點與連結，造成製程步，驟減少， 並使接點與連結結構間具較高傳導性介面。
Yen之美國5,861，676號申請案中描述在半導體或積體電路 之構件間，形成連結與接點之方法。
Avanzino等人之美國5,795,823號申請案中描述利用僅具 單一罩圖樣之雙刻紋，製造傳導線與連接通路。其於 Avanzino等人之美國5,614,765號申請案中亦所述。
Dai之美國5,877,076號申請案中描述利用對立型雙層光阻 之雙刻紋製程。
Dai等人之美國5,876,〇75號申請案中描述利用單光阻製程 形成雙刻紋圖樣。
Dai之美國5,882,996號申請案中揭示利用顯影劑可溶ARC 縫隙層，圖樣化雙刻紋連結之方法。
Huang等人之美國5,635,423號申請案中描述改良之雙刻 紋製程，其中將在溝渠介電中的啓始開孔擴大，同時將通 路開孔延伸至止蝕層及通路介電。
Qiao與Nulty於1999.6.4提出之美國序號326,432案中描述 用以製造自行對準接點之方法與結構。
Bl〇sse等人在IEEE 1999年國際連結技術會議（iiTca2i5_ 217頁描述利用PVD形成長擾式雙刻紋與自行對準雙刻紋間 之鋁連結的比較。 雖然已知用以形成接點與連結之技術，可增加元件密度 ’並可增加製程效率，已激勵在有效率地生產半導體連結 "财_家標準(CNS) M規格(摩297公董)------
上再行努力。 :發:之一具體編;^用雙刻紋製 連έ Η自行對準接點結構之方法。 ^備連“ :發:之另-具體實施例包含利用雙刻紋方 點::件之主動區(受控於閘極結構)的金屬化與自行物 導Ϊ發:之另—具體實施例包含利用雙刻紋方法形成至4 ==主動區(受控於問極結構)的金屬化與自行對準据 ‘〜構，其中閘極在蝕刻接點孔期間受到保護。 本發明〈另一具體實施例包含利用雙刻紋方法形成至, 導體Μ之主動區(受控於閘極結構)的金屬化與自行對準控 點結構，其中由橫臥之止蚀層可有效避免對接點介電層的 I虫刻。 本發明之另一具體實施例包含利用雙刻紋方法形成至半 導體元件之主動區的金屬化與自行對準接點結構，其中閑 極在接點孔㈣期間受到保護，以及其中㈣穿越接點介 電層之接點孔，可在無圖像化光阻的情況下施行。 上述及其它本發明之具體實施例，可由雙刻紋方法爲之 ’其中利用自行對準接點技術，施行穿越溝渠與接點介電 層的蝕刻。 參閱下列詳細敘述及隨附之圖示，可更清楚暸解本發明 及其諸多優點，其中： 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂 t A7 五 、發明説明（ 包括接點介電層、止蝕層，以及 包括圖像化溝渠罩； 包括蚀刻溝渠介電層； 其包括蚀刻溝渠介電層與圖樣化 、圖1闡釋之半導體結構 溝渠介電層； 圖2闡釋之半導體結構 圖3闡釋之半導體結構 圖4闡釋一半導體結構 接點開孔罩； 圖5闡釋圖4所闡 闰睪足+導體結構頂視圖； 圖6闡釋一半導 名占*丨、 〇毒’其包括溝渠以及在溝渠冬命爵dh 蝕刻之接觸孔開口，兮由、、 杜蔣表，丨包層内 電層時之硬罩； Λ义心溝渠介電層係做爲蝕刻接點介 圖7闡釋一半導，纟士 %構，其包括在溝渠介電層内蝕列夕、1 饫，以及在接點I兩恳+ 曰丨』蚀刻炙溝 ;丨兒層内蝕刻之接點孔； 圖8闡釋之半導髀纟士 連結結構；ϋ，包括《層，以及自㈣準接點 圖9闇釋—半導體結構，其包括平坦化之 點連結結構； 目仃對率接 圖10闡釋圖9所闡釋之半導體結構頂視圖。 實施例之詳細敘述 在本發明之文内，_包含主動區及介電層之多 蝕刻形成溝渠及接黜了丨 , g基材、、至 再木及接點孔，其中接點孔罩之對準 SAC技術給定製程曝光度。 ’係利用 、依本發明製程之多層基材，可依熟悉此技藝者所習知之 方法製備。適合的基材包含可以熟悉此技藝者、 'L· M JJtt- > 1 白杂口 ·^方 沄I備 < 王動區、閘極結構與介電層。 本紙張尺度適用巾關家標準(CNS) A4規格(·χ297公董] ----^ 516106 A7 B7 五、發明説明（ 開孔可於王動區中形成之非限定示例中，包括矽源極或 汲極區、鍺或砷化鎵（GaAs)基材（可爲低、高或非常高摻雜 之㊂知N型接雜物[諸如氮、轉、珅、銻、鉍、缔、硫等乏 混合物]或p型摻雜物[諸如硼、鋁、鎵、銦等之混合物])， 矽源極或汲極區、金屬化或傳導性（金屬）連結結構、場氧 化物區、閘極與/或字元線結構（可包含[摻雜]多晶矽與/或 習知金屬矽化物，其位於基材上的傳導性材質第一 性層）等。 由 如 —合適的閘極結構包括熟悉此技藝者所週知者，以及藉 ⑽可包含金氧半_s)結構、浮閘極/控制間極結構(例 用於不變性電晶體）、SONOS電晶體等。 在=積接點介電前，可先形成間隔，其在㈣接觸孔期 二）井刻間極或金屬化結構’並可在（源極/没 b月間，保護習知之低摻雜源極/汲極結構 間隔可以熟悉此技藝
或PECVD沉積介電ms ^ ^法开4 ’諸如以LPCVD 間 者 =成間隔。合適的介電間隔材質可由熟悉二 I 於週遭接點介電材質之姓刻速率較低者。例： 電 包含氧化物時)。典型上，此間隔層如當接電介 自约_至15嶋』 I同層和具在基展量之寬度， ，00埃，一般約爲500埃至800埃。 在本發明之文内，在用以钱刻接 開極結構姓刻的姓刻條件下，亦可^足以避免後續對 内 刻速率與間極結構之差異夠大。铁而要點介電材質之蚀 达而，在本發明之範疇 A4規格(2l〇x觀采 516106 A7 B7 五、發明説明（6 ) 乂 ；者如氮化碎材^ φ成間極上的保護層，俾增加接點介 電層與閘極結構間之蝕刻速率差。適當材質之形成與選擇 ，係爲熟悉此技藝者所週知之常見技術，並可奠基^習知 之SAC技術。 合適的接點介電材質可以熟悉此技藝者所週知之方法沉 積於整個閘極結構（視需要可平坦化）。合適的接點介電材質 可由熟悉此技藝者選擇，俾在用以蝕刻接點介電履行相當 完整的接點介電材質蝕刻，無須後續之介間隔材質蝕刻的 條件下（與/或同時在接點孔蝕刻製程中，可靠保護閘極Μ) ，使得接點介電之蝕刻速率較環繞於閘極結構之介電間隔 材質夠大。例如：接點介電層可包含一或多層介電材質， 諸如二氧化矽或摻雜矽酸鹽玻璃，如氟化矽酸鹽破璃（fsg) 、硼化矽酸鹽玻璃（BSG)、磷化矽酸鹽玻璃（PSG)與/或硼磷 化石夕酸鹽玻璃（BPSQ)。在沉積後，接點介電材質可經重^ 流動步驟’以密集化或平坦化。此外，更可平坦化接點介 電材質，例如藉由熟悉此技藝者所知之等向性蝕刻、退火 或化學機械拋光（CMP)製程。 接點介電材質之另一示例包含習知的氧化物、氮化物 氮氧化物與其它介電質，諸如旋上玻璃（S0G)、p摻雜沙氧 化物（P型玻璃）、矽氮化物（SixNy)、矽氮氧化物（例如通式爲 Sia〇xNy，使得（x/2) + (3y/4) = a)、三氧化二鋁（Al2〇3)、金尸 氮化物如氮化鋁（例·如A1N)、五氧化二釩（v2〇5)、四 矽酸鹽爲基之氧化物、鈦氧化物、
AlbOxNy，使得（2x/3)+y=b)、 鋁氮氧化物（例如通式爲 紹矽酸鹽及其氮化物（例如通气 -9- 乂紙張尺度適用中S ®家鮮(CNS) A4規格(21GX297公复） 7 7 五 發明説明（ 爲SiaAlbOxNy ’其中x=2a+3b/2且厂4a/3+b)，以及硼與/或磷 摻雜鋁酸鹽和鋁矽酸鹽。接點介電材質包含psG層較佳，其 内含1-15%轉原子（相對於鱗原子與石夕原子的總和），較佳爲 3-12% ，更佳爲5-11%的原子百分比。 並未特別限制接點介電層的最終厚度，但較佳範圍在約 〇.3至3_0微米，更佳爲〇.4至2〇微米，最佳爲〇·5至1〇微米。 用於〇_18微米閘極寬度技術之典型値可爲〇·6微米。接點接 觸層可含單-介電材質或多層相同或相異介電材質。 検置於接點介電上者爲止餘層，諸如氮化石夕、氮氧化石夕 、、氮硼氧化矽或橫眞於TEOS上之雙層氮化矽，在用以蝕刻 溝渠介電材質的條件下，其姓刻速率基本上低於上方的溝 渠介電材質。在本文中，溝渠介電材質與止蝕介電材質間 的蚀刻速率差_，較佳爲，更佳爲^5:1。適合的 止蝕層可爲熟悉此技藝者以習知方法形成。止蝕層典型厚 度自約100至約1，000埃，較佳爲自約1〇〇至約8〇〇埃，更佳 爲自約100至約500埃。當止蝕層爲橫置於TE〇Sl之雔層 切時，雙層中的每-層均各自獨立，厚度自約二：； 8〇〇埃，較佳自約5〇〇至約700埃。 橫置於止I虫層上的是在該處形成之寬度與連結結構相 同（或視情況而較大些）之溝渠介電層。由於止蝕層係置於 溝渠介電層與接點介電層之間，無需選擇溝渠介電材質相 對於其下方的接點介電材質具選擇性的姓刻。然而，用以 蝕刻溝渠介電層的條件，須使溝渠介電材質對止蝕材質具 本紙張尺度適财目目家標平(CNS) A4規格(21GX297公6 -10- 516106 A7 B7 五、發明説明（8 ) 溝渠介電材質之示例包括習知的氧化物、氮化物、氮氧 化物與其它介電質，諸如硼磷化矽酸鹽玻璃（BPSG)、硼化 矽酸鹽玻璃（BSG)、氟化矽酸鹽玻璃（FSG)、磷化矽酸鹽玻 璃（PSG) ’未摻雜矽酸鹽玻璃、旋上玻璃（s〇G卜p摻雜矽氧 化物（P型玻璃）、矽氮化物（sixNy)、二氧化矽、矽氮氧化 物（例如通式爲SiaOxNy，使得（x/2) + (3y/4)==a)、三氧化二鋁 (Al2〇3)、金屬氮化物如氮化鋁（例如A1N)、四氮化二矽 (ShN4)、五氧化二釩（V2〇5)、四乙基正矽酸鹽爲基之氧化物 、鈦氧化物、鋁氮氧化物（例如通式爲Alb〇xNy，使得 (2X/3)+y=b)、鋁矽酸鹽及其氮化物（例如通式爲斗 ，其中X二2a+3b/2且y=4a/3+b)、硼與/或磷摻雜鋁酸鹽和鋁 矽酸鹽。以TEOS(亦知爲四乙基正矽酸鹽或四乙氧基矽烷） (電漿輔助蒸氣高溫分解溝渠介電材質較佳，其蒸氣更可 含三甲基硼酸（TMB)做爲硼源與/或磷化物做爲磷源，在約 640-660°C下，壓力自约〇·3至約！陶爾（t〇rr)。 並未特別限制溝渠介電層的厚度，但較佳範圍在約〇 〇6 至3.0微米，更佳爲〇.1〇n5微米，最佳爲〇15至i ^微米。 在〇.職米閘極寬度製程中，溝渠厚度可爲㈣2ΰ微米。溝 渠介電層可含單一介電材質’但其亦可由多層相同或相異 介電材質組成。 在圖1中閣釋部分半導體結構橫剖圖，包含接點介電層！ 、止蚀層14’間極結構3包括閉極12、罩介電層η，以及溝 渠介電層4。 可以習知的顯影與㈣技術型成半導體結構之溝渠介電 -11 -
516106 A7 B7 五、發明説明（9 ) 層中的溝渠。然而，爲使在顯影製程期間的解析度更高， 可再沉積一光阻層5形成溝渠罩（見於圖2)之前，先沉積抗反 射塗膜（ARC)層（未圖示）於溝渠介電材質之暴露表面。合適 的ARC可包含底邵抗反射塗膜（BARC)，其可爲如Brewer Science(Rolla，Mo.)，Clariant，Hitachi或 Tokyo Ohka所販售之 有機材質（示例可見於 Singer，Semiconductor International March 1999, νο1·22(3)，ρρ·55-59，其相關部分以引用的方式 併入本文）。或者可採用無機介電層如介電ARC層（如SiOxNy 或 DARCTM，其可由 Applied Materials，Santa Clara，CA 獲得） 、犧牲ARC層（如氮化鈦）或包含前述ARC層材質之多層結構 。介電ARC層厚度可自約200埃至約1，000埃，典型爲300埃 至700埃。 可以熟悉此技藝者所周知之習知技術，在溝渠介電或 ARC層上形成用以圖樣化溝渠介電之光阻層，諸如以旋轉 塗膜法。此光阻材質可以習知方式圖樣化。 負阻材質可含惰性化學聚合物成分，如橡膠，與/或對光 有反應之光反應性媒介形成橫向連結，如以橡膠。當置入 有機顯影溶液時，未暴露或未聚合化光阻會溶解，留下在 暴露區之聚合性圖樣。此負阻材質之製備與沉積係熟知此 技藝者在無失當的操作下即可施行之。負阻系統之特殊非 限制性示例包含曱酚型環氧樹脂爲基之負阻，以及負阻包 含一或多種 Kirk-Othmer Encyclopedia of Chemical Technology，3rd Edition，vol 17中，名稱爲 ’’Photoreactive Polymers”，第680-708頁之光反應性聚合物，其中相關部分 r -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 516106 A7 B7 五、發明説明（1〇 ) 以引用的方式併入本文。 具光反應性成分之正阻，在暴光區域會遭到破壞。此光 阻典型上係於液態鹼性溶液中移除，該處之暴露區域會被 溶解掉。正阻材質之製備與沉積係熟知此技藝者在無失當 的操作下即可施行之。合適的正阻系統之特殊非限制性示 例包含 Shipley XP9402、JSR KRK-K2G與 JSR KRF-L7正阻 ，以及正阻包含一或多種Kirk-Othmer Encyclopedia of Chemical Technology, 3rd Edition，vol 17 中，名稱爲 ’’Photoreactive Polymers”，第 680-708 頁之光反應性聚合物 ，其中相關部分以引用的方式併入本文。 光阻材質示例亦見之於Bay等人之IBM Tech. Disci. Bull(USA)Vol.22，No.5 OCT. 1979，ρρ· 1 855 ; Tabei ^ U.S.4,613,404 ; Taylor 等人之 J. Vac. Sci. Technol. B. Vol.l3，No.6，1995，pp· 3078-3081 ; Argitis 等人之 J. Vac. Sci. Technol. B. ν〇1·13，Νο.6，1995，pp· 3030-3034 ; Itani 等人之 J. Vac. Sci. Technol. B. Vol.13,No.65 1995?pp. 3026-3029 ; Ohfuji 等人之J. Vac. Sci. Technol. B. Vol.l3?No.6? 1995,pp. 3022-3025 ;Trichkov 等人之 J. Vac. Sci. Technol. B. Vol.l3，No.6, 1995，pp· 2986-2993 ; Capodieci等人之J. Vac. Sci. Technol. B. Vol.13，Νο·6，1995，pp. 2963-2967 ; Zuniga 等人之 J. Vac. Sci. Technol. B. Vol.l3，No.6，1995，pp_ 2957-2962 ; Xiao等人之J. Vac· Sci. Technol· B. Vol.13，No.6，1995，pp. 2897-2903 ; Tan等 人之J· Vac. Sci. Technol. B. Vol.l3?No.6, 1995?pp. 2539-2544 ; 以及Mayone等人之J. Vac· Sci· Technol.B.Vol. 12，No.6，1995，pp. -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 516106 A7 ----------- 五、發明説明（ ） 11 1382-1382。以上認定引用之相關部分，其中對光阻材質之 製備與沉積係以引用的方式併入本文。對特殊蝕刻條件 〈光阻材質《選擇，熟知此技藝者在無失當的操作下即 可施行之。 一可以热知此技藝者所周知之習知平板印刷術步驟圖樣化 光阻層，諸如將光阻層經光平板印刷罩暴露於射線之下。 在此類選擇性曝光之後爲習知顯影，可產生對應於金屬化 結構之接線圖樣的溝渠圖樣。視光阻材質類型而定（以及 正或負），可以適合的顯影劑/溶劑顯影移除光阻材質所選 邯分’且可在後續蝕刻#，將所得圖樣加熱(例如在坩鍋 中烘烤）。 固2闡釋之半導伞結構橫剖圖，包含圖樣化溝渠罩$於溝 渠介電層4之上。一視需要可加入之ARC層，係配置於圖樣 化溝渠罩5與溝渠介電層4間，在此並未示出。 可在大致移除露出的溝渠介電材質層4，而大致上不會蝕 刻下方的止蝕層14的條件下，施行對露出的溝渠介電材質 層4之蝕刻。熟悉此技藝者可選擇特殊條件。對溝渠介電材 質層4有效蝕刻，而大致上不會蝕刻下方的止蝕層14之施行 ，其蝕刻可以包含三氟化氫碳與/或四氟化碳的蝕刻劑爲之， 較佳爲二氟化氫碳與四氟化碳的混合物，視需要可存在於氬 氣中，壓力爲100-300毫陶爾，較佳約爲2〇〇毫陶爾，1〇_5〇高 斯的磁場下，較佳約爲3〇高斯，功率爲1〇〇_2,5〇〇瓦特，較佳 約爲500-1，500瓦特。晶圓背側可在5_2〇陶爾，較佳約“陶爾 下’以氦冷卻之。溝渠蝕刻的施行時間須足以移除部分、大 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x297公釐) 516106 A7 ______ Β7 五、發明説明（12) 邵份或所有露出的溝渠介電材質（例如：自〇上至[MX以完 成過度I虫刻，較佳爲0·75χμ·1χ，更佳約爲χ，其中χ爲溝渠 介電層厚度），大致上不會蚀刻止蚀層（例如：少於或等於 或200埃，較佳爲少於或等於〇丨外或丨別埃，更佳爲少於 或等於O.ly或100埃，其中y爲止蝕層厚度）。 此外，合適的蝕刻條件描述於(^&〇與1^1丨巧於1999年6月4 日提出之美國()9/326,432序號共同巾請案，其中相關部分以 引用的方式併入本文。 蝕刻氣體可以典型爲熟悉此技藝者所採用之習知反應性 離子姓刻。典型上，_化碳，諸如三氟化氫碳、八氟^四 碳：：氟化二碳、氟-134、氟-134a、四氟化碳、六氟化硫 、二氟化氮7T氟化疏、氯氣、氫氟酸、氯化氫、四氯化碳 、CnHxFy(其中 n ^ 1、y - i，且 x+y=2n+2)(例如··見於美國 序號08/683,407與/或美國專利5,468,342，其中相關部分以 引用的方式併入本文），及其混合物，較佳爲三氟化氫碳、 八氟化四碳與/或氟-134a，更佳爲三氟化氫碳與八氟化四碳 混合物（見於1999.2.22提出之美國09/253,991號案）。以可將 一氧化碳併入蝕刻氣體内，做爲另選成分。在本發明之文 内，蝕刻氣體”項係指產生用以蝕刻介電之電漿的主動成 分（氣體的成分或氣體混合物。此處所述之蝕刻氣體流速 ，除非特別指陳，並不包含氧氣或載體氣體。 韻刻氣體總流速典型爲5至500 seem，更佳爲= 3〇〇 seem，最佳爲25至250 sccm。此流速在任意處自4至45〇 seem，較佳自8至2〇〇 sccm，可包含載體氣體，諸如氖、氪 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 五、發明説明（ 、氙、一氧化碳、二氧化碳、二氧化硫、氦、氬、氮氣及 其混合物。典型上，在衝擊電漿前之蝕刻氣體總流速約同 於或稍大於，在視需要可選之快閃衝擊步驟或後續之蝕刻 相或步驟時，可採用之蝕刻氣體總流速。適合的條件揭示 於美國序號 08/683，407、08/577,751 與 / 或 08/935,705，以及 美國專利5,468,342與/或5,562,801號，其中相關部分以引用 的方式併入本文。 、所選擇之用以蝕刻溝渠介電材質的條件，應.會造成少許 或大致上不會造成對止蝕層的蝕刻。這些對此類選擇性蝕 刻的蝕刻條件之決定（蝕刻劑與時間），係在熟知此技藝者之 技5範圍内’並且典型將溝渠介電層與止蝕層之厚度與成 刀列入考I。結果爲在溝渠介電層4中形成溝渠6，並留下 其間大致上原封不動的止蝕層丨4與任一 ARC層。 在以可形成連結結構6之圖樣蝕刻溝渠介電材質後 3) 側 成 圖 點 以熟悉此技藝者所壯之習知方㈣除溝渠光阻罩$(圖 ，並可在其上形成接點開孔罩7(見於圖4與5，分別爲 面圖與頂視圖）。適合於接點開孔罩的光阻材質及其形 方法，與上逑之溝渠罩相同。在接點開孔罩中形成之 樣典型爲一與所欲之接點形狀相對應之圓开 ::罩7之圖樣化’可在熟悉此技藝者所周知的適當條件 圖 。亦可採用上述之败層，俾增強接點孔罩之 ϋ化解析度。 -16- 本紙張尺奴财目® 516106 五、發明説明（ ） 14 式蝕刻溝渠介電材質，且視情況可以視ARC與/或接點介電 層，以可選或不可選之方式爲之。 兒 用以移除B ARC層之未限定實施例蝕刻條件包含在含三氟 化氫碳與/或四氟化碳（較佳爲其混和物）之電漿中，對 層露出部分之蝕刻，其係在壓力約5-2〇〇亳陶爾與功率爲 1〇〇_1，〇〇〇瓦特，不含氬之下爲之。以壓力爲2_3〇陶爾之氦 ，在無磁場情況下做背側冷卻較佳。 z 週合移除止蝕層14的露出部分的蝕刻條件，包含止蝕層 露在電漿中的部分，該電漿係由四氟化碳與三氣域碳: 混合物或三氟化氫碳/四氟化碳/氬氣或八氣化四碳或氧氣所 形成，視需要可存在於氯氣中，在習知對此類蚀刻化學之 壓力與/或流速狀況下(例如：壓力約爲70毫陶爾且功率爲 -M00瓦特，無磁場下）。晶圓背側可在2以陶爾的氣氣 壓力壓冷卻。蝕刻架構釋如圖6。 在另一具體實施例中，在㈣溝渠介電層後，但在形成 接點開孔罩7前，可將止蚀層14露出部分移除，在缺少圖樣 化光阻做馬接點開孔罩的情況下，利用溝渠介電層4做爲光 罩。触刻止蚀層的較佳施行條件，係在大致不蚀刻溝渠介 電層材質的情況下爲之。在移除止蚀層露出部分後，可以 圖樣化光阻材質形成接點開孔罩7,並在接點介電層中以如 上述4姓刻方法形成開孔。 =除溝渠介電4與止蚀層14的露出部分後，可以熟知此 :所周知m方法移除接點開孔罩7。造成多層結構 〜、中溝渠介電材質可包含接點開孔之圖樣（所謂的“硬罩,，） Γ紙張尺舰财® -17- 五、發明説明（ ) 15 此具4她例的更詳細敘述見於在此共同提出之委任伊 案號碼7575_065-77申請案。另—製造此類“硬罩，，的方^ 使用π例可見於1999.6.4提出之美國共同待判〇9/326,432號 申請案。其條件應包括⑷溝渠介電厚度大於溝渠厚度（Γ 1〇0埃較佳，議埃更佳，議埃最佳（典型約埃））Γ 、及⑻在Q材貝被蚀刻時接點介電材質具與溝渠介電材質 大致相異虫刻速率。在本文中，接點介電蚀刻步驟對接 點介電材質相對於閘極的㈣應具選擇性，或對間隔與/或 罩介電材質具選擇性較佳。如對第一材質之蝕刻速率“大致 異於”對第二材質之蚀刻速率含5:1，則此蚀刻可視爲“且 選擇性，，，含10:1更佳，最佳。或者可將接點開孔 罩7留在I虫刻接點介電層處’較佳程序爲形成 開孔壁。 ' 在蚀刻接點孔之前，可以習知的氧電浆蚀刻做電漿 洗（視需要可含四氟化碳）遷盖春6(視需要可爲㈣㈣ 再做習知的硫酸爲基之濕清洗。 用於溝渠清洗的條件可包括一或多項如下表W列條件 _ 表1 點 清 條件 射頻功率（瓦特） 氣壓（毫陶爾） 氦冷卻壓（陶爾） 四氟化二氫化二碳（sccm) 二氟化氫碳（seem) 氬（seem) 八氟化四碳(seem) 常見範1Τ〇〇ΤϊΤ5〇〇~ 較佳Τοο-'όοο- 2-30 1-50 0-200 0-200 0-50 ~0^50~ 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 3-10 20-50 50-150 Τ〇^〇~ -18- 516106 A7 B7 五、發明説明（ ） 16 參閲圖7，接點介電層1經蚀刻形成接點開孔9於下方與閘 極結構3相鄰之半導體基材主動區。藉由自行對準接點 (SAC)技術（亦即接點孔”自行對準”間隔2)，對在溝渠介電層 4中之開孔8的圖樣化，可容忍之罩對準誤差更大。 蝕刻氣體可以典型爲熟悉此技藝者所採用之習知反應性 離子蚀刻。典型上，自化碳，諸如三氟化氫碳、八氟化四 碳、六氟化二碳、氟-13 4、氟-13 4 a、四氟化碳、六氟化硫 、三氟化氮六氟化硫、氯氣、氫氟酸、氯化氫、四氯化碳 、CnHxFy(其中η $ 1、y g 1，且x+y = 2n+2)(例如：見於美國 序號08/683,407與/或美國專利5,468,342，其中相關部分以 引用的方式併入本文），及其混合物，較佳爲三氟化氫碳、 八氟化四碳與/或氟-134a，更佳爲三氟化氫碳與八氟化四碳 混合物（見於1999.2.22提出之美國09/253,991號案）。以可將 一氧化碳併入蝕刻氣體内，做爲另選成分。在本發明之文 内，”蚀刻氣體”項係指產生用以蝕刻介電之電漿的主動成 分之氣體的成分。此處所述之蝕刻氣體流速，除非特別指 陳，並不包含氧氣或載體氣體。 蚀刻氣體總流速典型爲5至500 seem，更佳爲15至300 seem，最佳爲25至250 seem。此流速在任意處自4至450 seem，較佳自8至200 seem，可包含載體氣體，諸如說、氪 、氙、一氧化碳、二氧化碳、二氧化硫、氦、氬、氮氣及 其混合物。典型上，在衝擊電漿前之蝕刻氣體總流速約同 於或稍大於，在視需要可選之快閃衝擊步驟或後續之蝕刻 相或步驟時，可採用之蝕刻氣體總流速。適合的條件揭示 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 516106 A7
万:美國序號 08/683,407、08/577,75 1 與/或 08/935,705，以及 美國專利5,468,342與/或5,562,8〇1號，其中相關部分以引用 的方式併入本文。 圖8關釋在接點開孔與溝渠中沉積主體傳導性材質丨丨後之 一牛在/冗和主肢傳導性材質11前，可視需要形成襯塾、 /”、、化與/或障壁層1 〇。此襯墊、濕化與/或障壁層可促進傳導 ，材貝又黏著於介電材質，及其下方之傳導性材質或主動 品（例如浚如鎢、x矽化鎢（WSix)或鋁或摻雜多晶矽）。此 硯墊、濕化與/或障壁層亦可充做障壁層，以避免或禁止主 體=導性材質與下方之基材間的㈣。層胸可包含單層 材質，或多層相同材質或具獨立選擇化學成分與厚度之相 異材質。 合適的襯墊/濕化/障壁層材質之非限制示例，包含鈇、锆 、铪、钽、鉻、鉬、鎢、鋼、鎳、姑；貴金屬如伽、鍺、 在巴餓&、銷、金與銀；其合金如鈥鶴、銘欽或銘梦； 以及傳導性氮化物如氮㈣及氮錢。襯#/濕化/障壁層爲 鈥、習域鎢合金或氮化鈇較佳。當襯塾/減/障壁層爲敛 時，沉積襯塾/濕化/障壁層後，接著在包含氮氣或氨之氣體 中快速熱退化（RTA：)較佳。
裝 Ή f 襯墊/濕化/障壁層可以熟悉此技藝者所周知之習知方法、、冗 積：諸如化學或電衆蒸氣沉積、離子化金屬電衆、㈣等 亦可以視準製程沉積之。襯塾/濕化/障壁層之典型厚度約 自50至1000埃，較佳自100至約_埃厚，更佳爲自150:約 500埃厚。典型上，在接點外側所測量之平坦面的厚度爲 -20-
516106 A7 B7 五、發明説明（ ） --- 18 700埃。側壁之典型厚度典型爲〇1χ平坦面厚度，而底部至 接點之典型厚度爲〇·5χ平坦面厚度。 在本發明I範灣内，雖然襯墊層之沉積量足以覆蓋整锢 晶圓的外露表面，沉積量足以覆蓋介電層之最上層表面、 側壁與開孔底邵較佳。在沉積襯墊/濕化層時，以指向方式 1行沉餘佳。可以熟知此技藝者所周知之f知方法施行 才曰向几和，例如以視準濺鍍或以離子金屬電漿（IMP)方法爲 之。在-具體實施例中，視準過滤器可具1:1或更高的方位 比（南度：直徑）。 在襯墊/黏著層之外，可形成一隔離障壁層。當襯墊層爲 鈦時，隔離障壁層爲氮化鈦或鎢化鈦較佳。此類障壁層可 以熟知此技藝者所周次口之方法，纟無失當的操作下即可施 行之。 目前結構係以具傳導性材質之金屬沉積製備而成，其非 特別限定爾可包m鶴、銅、鈥，及其合金與碎化物 等，較佳爲鋁、銅與/或鎢，更佳爲鎢。非限制性示例包含 鋁-0.5%銅合金、鋁-矽-〇.5%銅合金、鋁、 、鎢、銅與銅合金。在一較佳具體實施例 爲4烏。 銘-錯、|g -碎-錯 中之傳導性材質 合適的沉積條件係如熟悉此技藝者所知，可包含傳導性 材質單王體層之沉積。沉積之施行可利用其它習知之物理 瘵氣沉積裝置爲之，諸如市售之濺鍍裝置，如App丨id Materiais of Santa Clara，Calif〇mia之ENmjRA濺鍍系統。 在沉積主體金屬層時（如鋁或鎢），可採用習知的兩步驟（先 -21 - ¥紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公羡) ----— --
19 -冷後熱）或三步驟（冷、慢熱，再來快熱）製程，其中“冷，，=乃
為—T2 ’，較佳爲T 2 率又佳馬TlST2，。。。在第一階 S’貝中，將四氫切加入沉積氣體中，並發生傳導性材 貝术結。通合之，，三步驟，，沉積條件述於共同等待申請之美 國序號〇8/693,978中請案，其中相關部分以引用的方式併入 本又。自濺鍍目標材質至晶圓表面之距離—般自約(，至約 最終製程可包含平坦化傳導性材fu與視情況之觀塾/渴 化層H)，其係以熟知此技藝者所知方法爲之，冑如化學機 械拋光，其結果示如圖9與1〇，其中圖1〇闇視圖9中所示結 構《頂視圖。在本發明之文章内，可能發生接點開孔與其 下方之傳導區失準的狀況，其顯示仍可有效形成SAC金屬 化。接點開孔與其下方之傳導區失準的的較詳細敘述見於 並釋於同時提出之美國專利申請t，名稱爲“在#體電路中 1 U至屬化與接點結構之方法”（申請人之委託號的⑽4 ; 委託檔案號7575-0065-77)。較佳爲將傳導性材質平坦化， 直到其最上表面大致與溝渠介電層之最上表面共面。之後 ，孩方法更可包含以熟悉此技藝者所知方法沉積一内層介 電層於（共面）傳導性材質與溝渠介電層上。内層介電所|氮 化矽，可做爲無邊界接點之堆疊結構層（多層結構）間介面。 雖然較佳内層介電層包含一 TE〇s層，可自上述對溝渠介電 層之材質中選取任何適合的介電材質。可採用低k介電與 氮化碎（或止飩材質）做爲無邊界接點。此外，可使用複數 層（如BARC、低k、保護性）於多層結構中。内層介電層厚 -22- 516106 A7 _B7__ 五 、發明説明（2Q ) 度可自10 0 0至5 0 0 0埃’並可在以熟悉此技藝者所知方法平 坦化，例如以重新流動或化學機械拋光爲之。 本發明亦與包含上述結構之積體電路有關。 此申請案描述利用“金屬鑲嵌”金屬化程序，在積體電路 中形成金屬化與接點結構之方法。用以在積體電路中形成 金屬化與接點結構，無需止蝕層之類似製程，係述於同時 提出之美國專利申請案，名稱爲“在一積體電路中製造金屬 化與接點結構之方法”（申請人之委託號：PM99024 ;委託檔 案號：75 75-0065-77)，其中所有的内容均以引用的方式併 入本文。 本申請案描述經多層介電材質，用以製造接點開孔與溝 渠結構之I虫刻程序。在本發明之範轉内，利用類似方法， 同時形成金屬化與接點或至下方金屬化結構之通路。 明顯地，本發明之諸多改良與變化，在上述指引下即可 爲之。因此可知在隨附之申請專利範圍的範疇内，即可實 行本發明，無需特別在此描述。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 516106 3. 經濟部智慧財產局員工消費合作社印製 4 A8 B8 C8 D8 六、申請專利範圍 1. 一種在積體電路中形成金屬化與接點結構之方法，包 括： a)蚀刻3成結構之溝渠介電層，該合成、结構包括： 1) 一包含主動區之半導體基材， ii)其上之閘極結構， 111) 土少一與該閘極結構相鄰之介電間隔物； iv) 在該半導體基材上之接點介電層、該閘極結構 ’以及該介電間隔； v) 在该接點介電層上之止蝕層；以及 Vi)在該止蝕層上之溝渠介電層； 在大致上不會餘刻該止韻層的㈣條件下，形成在該溝 渠介電層内之溝渠； 、）在基本上不會抽害該閘極結構之蚀刻條件下，形 成在該止餘層與該接點介電層中的開孔，以露出該主動 區與部分該介電間隔；以及 C)沉積傳導性材質於該開孔與該溝渠中。 2.如申請專利範圍第1項之古、、么 甘+、、人 固斧万法，其中孩合成結構包冬在形 成該開孔時之接點開孔罩。 口 如申請專利範圍第1项之方法，其中該開孔之形读，包含 對孩止蝕層與該接點介電層之蝕刻。 ’ 如申請專利範圍第3項之方法，並中 ” t 、 /、甲對3 /冓渠介雷厣之# 刻，大致蝕穿該溝渠介電層的整個厚度。 曰 5.如申請專利範圍第1項之方法，其中该漢泪 自500至4_埃。 、H介電層之厚度 ---------------^--------- C請先閱讀背面之注意事項再填寫本頁) 24· 516106 A8 B8 C8 D8 六 、申請專利範圍 6·如申叫專利範圍第丨項之方法，其中該止蝕層之厚度自 1〇〇 至 1500 埃。 7·如申清專利範圍第1項之方法，其中該接點介電層之厚度 自1500至4〇〇〇埃。 8.如申請專利範圍第！項之方法，其中對該接點介電層之蚀 刻，係在其相對於該止蝕層之蝕刻速率比至少爲5:1的條 件下施行。 . 9·如申凊專利範圍第1項之方法，其中對該接點介電層之蝕 ' J係在其相對於邊間隔與該閘極結構之|虫刻速率比至 少爲5 ·· 1的條件下施行。 如申請專利範圍第丨項之方法，更包括在沉積該傳導性材 質於該開孔與該溝渠前，形成一櫬墊、濕化與/或障壁層 於該開孔與該溝渠。 11·如申請專利範圍第8項之方法，其中該襯墊、濕化與/或 障壁層之厚度自50埃至1000埃。 12.如申請專利範圍第1項之方法，更包含對該傳導性材質之 平坦化，直到其最上方表面大致與該溝渠介電層的最上 方表面共平面。 13 ·如申請專利範圍第12項之方法，更包含沉積内層介電層 於該平坦化傳導性材質以及該溝渠介電層。 14.如申請專利範圍第1項之方法，其中該合成結構更包含配 置於該溝渠介電層與該圖樣化光阻間之抗反射塗膜。 1 5.如申請專利範圍第14項之方法，其中該抗反射塗膜包本 有機抗反射塗膜。 -25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I〕---；----------------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 516106 A8 B8 C8 __ D8 _^___六、申請專利範圍 16.如申請專利範園第14項之方法，其中該抗反射塗膜包含 介電抗反射塗膜。 17 ·如申請專利範圍第1項之方法，其中該溝渠介電層包含 TEOS 層。 1 8.如申請專利範園第1項之方法，其中該接點介電層包含摻 雜之矽酸鹽玻璃層。 19. 如申請專利範園第18項之方法，其中該掺雜之矽氧化物 接點介電層包含一選自由攝矽酸鹽玻璃、硼麟矽酸鹽坡 璃與氟矽酸鹽破璃組成之群組中的成份。 20. 如申請專利範圍第1項之方法，其中該止蝕層包含氮化石夕。 (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印製 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂------- ——線丨·
TW090114571A 2000-06-15 2001-06-15 Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer TW516106B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/593,968 US6399512B1 (en) 2000-06-15 2000-06-15 Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer

Publications (1)

Publication Number Publication Date
TW516106B true TW516106B (en) 2003-01-01

Family

ID=24376957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090114571A TW516106B (en) 2000-06-15 2001-06-15 Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer

Country Status (6)

Country Link
US (1) US6399512B1 (zh)
EP (1) EP1164637A3 (zh)
JP (1) JP3730539B2 (zh)
KR (1) KR100421155B1 (zh)
SG (1) SG91363A1 (zh)
TW (1) TW516106B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9915589D0 (en) * 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
US6635566B1 (en) * 2000-06-15 2003-10-21 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit
US7183222B2 (en) * 2000-09-01 2007-02-27 Cypress Semiconductor Corporation Dual damascene structure and method of making
TW527646B (en) * 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US6727183B1 (en) * 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
JP3624375B2 (ja) * 2001-10-16 2005-03-02 ユーディナデバイス株式会社 半導体装置の製造方法
US6740592B1 (en) * 2001-12-03 2004-05-25 Taiwan Semiconductor Manufacturing Company Shallow trench isolation scheme for border-less contact process
DE10201448A1 (de) * 2002-01-16 2003-07-24 Infineon Technologies Ag Durchgangskontakt und Verfahren zum Herstellen desselben
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US6686279B2 (en) * 2002-04-01 2004-02-03 Chartered Semiconductor Manufacturing Limited Method for reducing gouging during via formation
US6902870B1 (en) * 2002-06-19 2005-06-07 Advanced Micro Devices, Inc. Patterning of dielectric with added layers of materials aside from photoresist for enhanced pattern transfer
DE10234165B4 (de) * 2002-07-26 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material
US20040115946A1 (en) * 2002-12-16 2004-06-17 Hall Lindsey H. Use of a sulfuric acid clean to remove titanium fluoride nodules
KR100878498B1 (ko) * 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US7238588B2 (en) * 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US7422961B2 (en) * 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
KR100478498B1 (ko) * 2003-01-30 2005-03-28 동부아남반도체 주식회사 반도체 소자의 금속 배선 형성 방법
DE10311691A1 (de) * 2003-03-17 2004-10-07 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7378744B2 (en) * 2004-05-10 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7067409B2 (en) * 2004-05-10 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7235489B2 (en) * 2004-05-21 2007-06-26 Agere Systems Inc. Device and method to eliminate shorting induced by via to metal misalignment
JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
KR100613392B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 자기 정렬 콘택홀 형성 방법
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
US7776729B2 (en) * 2006-11-30 2010-08-17 Intel Corporation Transistor, method of manufacturing same, etchant for use during manufacture of same, and system containing same
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
WO2010007991A1 (ja) 2008-07-18 2010-01-21 株式会社アルバック Ｃｕ配線膜の形成方法
JP5522377B2 (ja) * 2009-03-05 2014-06-18 Ｔｄｋ株式会社 貫通電極の形成方法、及び半導体基板
US8282846B2 (en) * 2010-02-27 2012-10-09 National Semiconductor Corporation Metal interconnect structure with a side wall spacer that protects an ARC layer and a bond pad from corrosion and method of forming the metal interconnect structure
US9177917B2 (en) 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8753981B2 (en) * 2011-04-22 2014-06-17 Micron Technology, Inc. Microelectronic devices with through-silicon vias and associated methods of manufacturing
CN102956459B (zh) * 2011-08-26 2016-04-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8679968B2 (en) * 2012-05-15 2014-03-25 Globalfoundries Singapore Pte. Ltd Method for forming a self-aligned contact opening by a lateral etch
US8969997B2 (en) * 2012-11-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same
US8728927B1 (en) * 2012-12-10 2014-05-20 International Business Machines Corporation Borderless contacts for semiconductor transistors
CN104737293B (zh) * 2013-12-23 2017-05-03 伍震威 用于功率半导体装置的场板结构及其制造方法
US9984919B1 (en) 2017-07-31 2018-05-29 Globalfoundries Inc. Inverted damascene interconnect structures
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US11502002B2 (en) * 2018-05-28 2022-11-15 Daicel Corporation Method for manufacturing semiconductor device
US10522644B1 (en) 2018-06-21 2019-12-31 Globalfoundries Inc. Different upper and lower spacers for contact
US20220352076A1 (en) * 2021-04-29 2022-11-03 Intel Corporation Electronic substrate having an embedded etch stop to control cavity depth in glass layers therein

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4954142A (en) 1989-03-07 1990-09-04 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
US4933743A (en) 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5093279A (en) 1991-02-01 1992-03-03 International Business Machines Corporation Laser ablation damascene process
US5262354A (en) 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5292689A (en) 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5312777A (en) 1992-09-25 1994-05-17 International Business Machines Corporation Fabrication methods for bidirectional field emission devices and storage structures
US5371047A (en) 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5397741A (en) 1993-03-29 1995-03-14 International Business Machines Corporation Process for metallized vias in polyimide
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP2765478B2 (ja) * 1994-03-30 1998-06-18 日本電気株式会社 半導体装置およびその製造方法
US5496771A (en) 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
JPH0932980A (ja) * 1995-07-21 1997-02-07 Kiyotake Omori 枝管の本管への取付構造
JPH11186391A (ja) * 1997-12-25 1999-07-09 Toshiba Corp 半導体装置およびその製造方法
US6080661A (en) * 1998-05-29 2000-06-27 Philips Electronics North America Corp. Methods for fabricating gate and diffusion contacts in self-aligned contact processes
US6121098A (en) * 1998-06-30 2000-09-19 Infineon Technologies North America Corporation Semiconductor manufacturing method
JP2000091440A (ja) * 1998-09-08 2000-03-31 Hitachi Ltd 半導体集積回路装置の製造方法
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
KR20000033546A (ko) * 1998-11-24 2000-06-15 윤종용 다마신 공정으로 형성된 도전성 배선을 구비하는 반도체장치 및그 제조방법
JP2000164707A (ja) * 1998-11-27 2000-06-16 Sony Corp 半導体装置およびその製造方法
KR20010063853A (ko) * 1999-12-24 2001-07-09 박종섭 반도체소자의 비트라인 형성방법
KR100333353B1 (ko) * 2000-02-21 2002-04-18 박종섭 반도체장치의 콘택홀 및 그 형성방법

Also Published As

Publication number Publication date
SG91363A1 (en) 2002-09-17
KR100421155B1 (ko) 2004-03-03
US6399512B1 (en) 2002-06-04
KR20010113011A (ko) 2001-12-24
JP2002016140A (ja) 2002-01-18
EP1164637A2 (en) 2001-12-19
EP1164637A3 (en) 2006-09-06
JP3730539B2 (ja) 2006-01-05

Similar Documents

Publication Publication Date Title
TW516106B (en) Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
TW580753B (en) Method of making metallization and contact structures in an integrated circuit
JP4094073B2 (ja) 半導体装置を製作する方法
TW201709576A (zh) 圖案化磁性通道接面的硬遮罩
US20060091431A1 (en) Contact plug processing and a contact plug
JPH03291921A (ja) 集積回路製作方法
TW200527164A (en) Structure comprising tunable anti-reflective coating and method of forming thereof
JPH07335674A (ja) Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法
US6242358B1 (en) Method for etching metal film containing aluminum and method for forming interconnection line of semiconductor device using the same
TW425668B (en) Self-aligned contact process
EP1292969B1 (en) Patterning method using a removable inorganic antireflection coating
TW200414425A (en) Manufacturing method of semiconductor device
US20020113310A1 (en) Conducting line of semiconductor device and manufacturing method thereof using aluminum oxide layer as hard mask
JP3700231B2 (ja) 接続孔の形成方法
KR100363013B1 (ko) 반도체 장치의 금속 패턴 형성 방법
KR20090000428A (ko) 반도체 소자의 제조방법
TW200828447A (en) Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
US20090160070A1 (en) Metal line in a semiconductor device
JPH0346252A (ja) 半導体集積回路の製造方法
KR100527573B1 (ko) 콘택홀 형성 방법
JP2000164701A (ja) 半導体装置の製造方法
KR100527572B1 (ko) 콘택홀 형성 방법
JPH11168072A (ja) 半導体装置の製造方法
KR20030002623A (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
KR100604759B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees