KR20010113011A - 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법 - Google Patents

에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법 Download PDF

Info

Publication number
KR20010113011A
KR20010113011A KR1020010033434A KR20010033434A KR20010113011A KR 20010113011 A KR20010113011 A KR 20010113011A KR 1020010033434 A KR1020010033434 A KR 1020010033434A KR 20010033434 A KR20010033434 A KR 20010033434A KR 20010113011 A KR20010113011 A KR 20010113011A
Authority
KR
South Korea
Prior art keywords
layer
trench
contact
etching
insulating layer
Prior art date
Application number
KR1020010033434A
Other languages
English (en)
Other versions
KR100421155B1 (ko
Inventor
블로쎄알라인
데드키샌제이
퀴아오지안민
길보어이츠학
Original Assignee
추후제출
사이프레스 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 사이프레스 세미컨덕터 코포레이션 filed Critical 추후제출
Publication of KR20010113011A publication Critical patent/KR20010113011A/ko
Application granted granted Critical
Publication of KR100421155B1 publication Critical patent/KR100421155B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 집적 회로에 금속화물 및 접촉 구조물을 동시에 형성하는 방법에 관한 것이다. 본 방법은, 에칭 중지층을 사실상 에칭시키지 않는 에칭 조건 하에서 트렌치 절연체에 트렌치를 형성하기 위해 활성 영역을 갖는 반도체 기판, 그 위의 게이트 구조물, 게이트 구조물에 인접한 적어도 하나의 절연 이격자, 반도체 기판과 게이트 구조물과 절연 이격자 위의 접촉 절연층, 접촉 절연층 위의 에칭 중지층 및 상기 에칭 중지층 위의 트렌치 절연층을 포함하는 복합 구조물의 트렌치 절연층을 에칭하는 단계와, 그 후 활성 영역을 노광시키기 위해 게이트 구조물을 손상시키지 않는 조건 하에서 에칭함으로써 에칭 중지층과 접촉 절연층에 개구를 형성하는 단계와, 상기 개구 및 상기 트렌치에 전도성 재료를 피복하는 단계를 포함한다.

Description

에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉 구조물을 제조하는 방법{METHOD OF MAKING METALLIZATION AND CONTACT STRUCTURES IN AN INTEGRATED CIRCUIT COMPRISING AN ETCH STOP LAYER}
본 발명은 "이중 상감(dual damascene)"식 공정을 사용하여 집적 회로에 금속화물 및 접촉 구조물을 형성하는 방법에 관한 것이다.
집적 회로의 제공 과정에서 반도체 디바이스의 활성 영역 사이를 전기 접속하는 것은 필수적이다.
제조 방법중 한 가지는, 개구를 절연재를 거쳐 반도체 디바이스의 활성 영역까지 형성하는 단계를 포함하며 활성 영역에 인접한 게이트 구조물이 주변 절연재의 에칭 속도 보다 낮은 에칭 속도를 가질 수 있는 재료로 씌우기(encapsulation)함으로써 접촉 개구 에칭 단계 중에 보호될 수 있는, 자기 정렬 접촉(SAC) 기술의 사용을 포함한다. 이 방법은 기능 회로에 의해 소실되는 전체 영역을 저감할 수 있으면서도, 다르게는 접촉 구멍과 하부 전도성 영역과의 작은 정렬 오차로 인한 게이트 구조물에 대한 손상을 최소화할 수 있다.
이와 같은 개구가 형성된 후, 이것은 전도성 재료로 충전되고 자기 정렬 접촉을 형성하도록 평탄화될 수 있다. 둘 이상의 SAC는, 금속층이 SAC를 전기 접속하도록 금속층을 패터닝하고 뒤이어 절연재를 도포해서 선택적으로 평탄화함으로써 형성될 수 있는, 국부 트렌치에 의해 전기 접속될 수 있다.
"상감" 금속화층은 상술한 패터닝된 금속층에 대한 대안이다. "상감" 금속층은 트렌치 또는 트러프가 절연재 층에 형성되고, 그 후 트렌치가 전도성 재료로 충전된 것이다. 상감 공정은 반도체 공정에서 아주 널리 사용되고 있다.
상감 금속화물에 의해 형성된 상호 접속부와 SAC 사이의 계면에서 관찰되는 문제점은, 채널이 트렌치 절연체에 형성되고 개구가 하부 접촉 절연체에 형성되며 그 후 이들 모두가 금속으로 충전되는 "이중 상감" 공정을 생기게 했다. 이 기술은 접촉부와 상호 접속부를 동시에 형성한다는 장점을 가지며, 결국 처리 단계를 줄일 수 있고 접촉부와 상호 접속 구조물 사이에 고전도성 계면을 형성할 수 있다.
옌(Yen)의 미국 특허 제5,86,676호는 반도체 또는 집적 회로의 소자 사이에 상호 접속부 및 접촉부를 형성하는 방법을 개시하고 있다.
아반지노(Avanzino) 등의 미국 특허 제5,795,823호는 하나의 마스크 패턴만을 갖는 이중 상감을 사용하는 접속 경로 및 전도성 라인의 제조법을 개시하고 있다. 이것은 아반지노 등의 미국 특허 제5,614,765호에서도 개시되어 있다.
다이(Dai)의 미국 특허 제5,877,076호에서는 대향식 이층(two-layered) 포토리지스트를 사용하는 이중 상감 공정을 개시하고 있다.
다이 등의 미국 특허 제5,876,075호에서는 단일 포토리지스트를 사용하는 이중 상감 패턴의 형성에 관해 개시하고 있다.
다이의 미국 특허 제5,882,996호에서는 현상제 가용 ARC 침입층을 사용하는 이중 상감 상호 접속부를 패터닝하기 위한 방법을 개시하고 있다.
후앙(Huang) 등의 미국 특허 제5,635,423호는 트렌치 절연체의 초기 개구가 확장됨과 동시에 에칭 중지층 및 통로 절연체를 거쳐 통로 개구를 연장시키는 개선된 이중 상감 공정을 개시하고 있다.
1999년 6월 4일 출원된 챠오(Qiao)와 널티(Nulty)의 미국 특허 출원 제326,432호에서는 자기 정렬 접촉부를 제조하기 위한 방법 및 구조에 대해 개시하고 있다.
블로세 등의 아이이이이(IEEE) 1999 국제 상호 접속 기술 회의, 215면 내지 217면에서는 PVD를 사용한 알루미늄 상호 접속부 형성에서의 자기 정렬 이중 상감과 카운터보어 이중 상감 사이의 차이점을 개시하고 있다.
공지된 접촉부 및 상호 접속부 형성 기술들에도 불구하고, 디바이스 밀도의 증가와 증가된 공정 효율에 대한 요구는 반도체 상호 접속부를 효과적으로 제조하기 위한 새로운 시도에 자극을 주고 있다.
본 발명의 일 실시예는 이중 상감 공정을 사용해서 상호 접속부와 자기 정렬 접촉 구조물을 제공하는 방법을 포함한다.
본 발명의 다른 실시예는 게이트 구조물에 의해 제어된 반도체 디바이스의 활성 영역에 금속화물과 자기 정렬 접촉 구조물을 형성하는 이중 상감법을 포함한다.
본 발명의 다른 실시예는 접촉 구멍의 에칭 중에 게이트가 보호되는 게이트 구조물에 의해 제어된 반도체 디바이스의 활성 영역에 금속화물과 자기 정렬 접촉 구조물을 형성하는 이중 상감법을 포함한다.
본 발명의 다른 실시예는 접촉 절연층을 에칭하는 것이 상부 에칭 중지층에 의해 효과적으로 방지되는 반도체 디바이스의 활성 영역에 금속화물과 자기 정렬 접촉 구조물을 형성하기 위한 이중 상감법을 포함한다.
본 발명의 다른 실시예는 접촉 구멍을 에칭하는 동안 게이트가 보호될 수 있고 접촉 절연층을 거쳐 접촉 구멍을 에칭하는 것이 패터닝된 포토리지스트 없이 수행될 수 있는 반도체 디바이스의 활성 영역에 금속화물과 자기 정렬 접촉 구조물을 형성하기 위한 이중 상감법을 포함한다.
본 발명의 이들 및 다른 실시예는 트렌치 및 접촉 절연층을 거친 에칭이 자기 정렬 접촉 기술을 사용하여 수행되는 이중 상감법에 의해 가능하게 된다.
본 발명과 많은 부수된 장점에 대해서는 이들이 첨부된 도면과 관련해서 다음의 상세한 설명을 참조하여 이해되게 될 때 완벽하게 이해될 수 있다.
도1은 접촉 절연층과 에칭 중지층과 트렌치 절연층을 포함하는 반도체 구조물을 도시한 도면이다.
도2는 패터닝된 트렌치 마스크를 포함하는 반도체 구조물을 도시한 도면이다.
도3은 에칭된 트렌치 절연층을 포함하는 반도체 구조물을 도시한 도면이다.
도4는 에칭된 트렌치 절연층과 패터닝된 트렌치 마스크를 포함하는 반도체 구조물을 도시한 도면이다.
도5는 도4에 도시된 반도체 구조의 평면도이다.
도6은 트렌치 절연층에 에칭된 트렌치 및 접촉 구멍을 포함하는 반도체 구조물을 도시한 도면이다.
도7은 트렌치 절연층에 에칭된 트렌치와 접촉 절연층에 에칭된 접촉 구멍을 포함하는 반도체 구조물을 도시한 도면이다.
도8은 라이너 층과 자기 정렬 접촉 상호 접속 구조를 포함하는 반도체 구조물을 도시한 도면이다.
도9는 평탄화후의 자기 정렬 접촉 상호 접속 구조를 포함하는 반도체 구조물을 도시한 도면이다.
도10은 도9에 도시된 반도체 구조의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 접촉 절연층
2 : 이격자
3 : 게이트 구조물
4 : 트렌치 절연층
5 : 포토리지스트층
6 : 트렌치
7 : 접촉 개구 마스크
12 : 게이트
13 : 캡 절연층
14 : 에칭 중지층
본 발명의 일 내용에 따르면, 활성 영역과 절연층을 포함하는 다중-평면 기판은 트렌치와 접촉 구멍 모두를 형성하도록 에칭되며, 여기에서 정렬 구멍 마스크의 정렬은 SAC 기술을 사용하는 소정의 공정에 의한다.
본 발명에 따라 처리되는 다중-평면 기판은 기술분야의 당업자에게 공지된 종래의 방법에 따라 마련될 수 있다. 활성 영역, 게이트 구조물 및 절연층을 포함하는 적절한 기판은 기술분야의 당업자에게 공지된 종래의 방법에 따라 마련될 수 있다.
개구가 형성될 수 있는 활성 영역의 비제한적인 예는 ([질소, 인, 비소, 안티몬, 비스무스, 텔루르, 황, 이들의 혼합물 등과 같은] 종래의 N-형 불순물 또는 [B, Al, Ga, In, 이들의 혼합물 등과 같은] P-형 물순물을 사용해서 소량으로, 다량으로 그리고/또는 아주 다량으로 도핑될 수 있는) 실리콘, 게르마늄 또는 GaAs 기판의 소스(source) 또는 드레인(drain) 영역과, 실리사이드(silicide) 소스 및 드레인 영역과, 금속화물 또는 전도성 (금속) 상호 접속 구조물, 필드(field) 산화물 영역과, 게이트 및/또는 (기판 위의, 전도성 재료로 된 제1 기능층에 위치된 [도핑된] 폴리실리콘 및/또는 종래의 금속 실리사이드를 포함할 수 있는) 워드 라인(word line) 구조물 등을 포함한다.
적절한 게이트 구조물은 기술분야의 당업자에게 공지된 것들을 포함하며, 그 예로써 MOS 구조물과, 부유 게이트/제어 게이트 구조물(예컨대, 비휘발성 트랜지스터), SONOS 트랜지스터 등을 포함할 수 있다.
사용자는 접촉 절연물의 피복 전에, 접촉 구멍을 에칭하는 동안 게이트 또는 금속화물 구조물의 에칭을 방지 또는 억제할 수 있고, (소스/드레인) 구멍 이식 중에 종래의 소량으로 도핑된 소스/드레인 구조물을 보호할 수 있는 이격자(spacer)를 형성할 수 있다. 적절한 이격자는, LPCVD 또는 PECVD에 의해 절연 이격자 재료를 피복하고 뒤이어 이격자를 형성하기 위해 절연 이격자 재료를 비등방성으로 에칭하는 것과 같이, 기술분야의 당업자에게 공지된 종래의 방법에 의해 형성될 수 있다. 적절한 절연 이격자 재료는 기술분야의 당업자에 의해 선택될 수 있으며, 주변 접촉 절연재에 비해 낮은 에칭 속도를 제공할 수 있다. 예컨대, 하나의 적절한 재료는 질화 실리콘(예컨대, 접촉 절연물이 산화물을 포함할 때)과 같은 질화물 또는 산화 실리콘(예컨대, 접촉 절연물이 질화물이나 제2의 성분상으로 구별되는 산화물을 포함할 때)을 포함한다. 통상적으로, 이격자 층은 기부에서 측정할 때, 약 100 내지 약 1500 Å, 일반적으로는 약 500 Å 내지 800 Å의 폭을 갖는다.
본 발명의 내용에 따르면, 접촉 개구를 에칭하는 데 사용되는 에칭 조건 하에서, 게이트 구조물에 대한 사실상의 에칭을 방지하기에 충분할 정도로 접촉 절연재의 에칭 속도가 게이트 구조물의 에칭 속도와 다른 것이 바람직할 수도 있다. 그러나, 접촉 절연층과 게이트 구조물 사이의 에칭 속도의 차이를 증가시키기 위해서 질화 실리콘과 같은 보호층을 게이트 구조물 위에 형성하는 것은 본 발명의 범위 내에 있다. 적절한 재료의 형성 및 선택은 종래의 SAC 기술에 기초해서 기술 분야의 당업자의 수준 내에 있다.
적절한 접촉 절연재는 기술분야의 당업자에게 공지된 종래의 방법에 의해 게이트 구조물 위에 피복(그리고 선택적으로 평탄화)된다. 적절한 접촉 절연재는, 절연 이격자 재료를 사실상 에칭시키지 않고도 (그리고/또는 게이트(12)를 접촉 구멍 에칭 공정으로부터 신뢰성있게 보호하면서) 접촉 절연재가 비교적 완전히 에칭될 수 있도록 하기 위해 접촉 절연재의 에칭에 사용되는 조건 하에서 접촉 절연재의 에칭 속도가 게이트 구조물을 둘러싼 절연 이격자 재료의 에칭 속도보다 충분히 크도록 하는 것과 같이 기술분야의 당업자에 의해 선택될 수 있다. 예컨대, 접촉 절연층은 불소규산염 글래스(fluorosilicate glass, FSG), 붕규산염(borosilicate) 글래스(BSG), 인규산염(phosphosilicate) 글래스(PSG) 및/또는 붕인규산염 글래스(BPSG)와 같은 도핑된 규산염 글래스 또는 이산화규소와 같은 절연재로 된 하나 이상의 층을 포함할 수 있다. 접촉 절연재는 피복후 치밀화 및/또는 평탄화를 위한 재유동 단계를 거칠 수 있다. 또한, 접촉 절연재는 기술분야의 당업자에 의해 공지된 공정에 의해, 예컨대 등방성 에칭, 어닐링 또는 화학적 기계적 연마(CMP)에 의해 더욱 평탄화될 수 있다.
접촉 절연재의 다른 예로는 스핀-온 글래스(spin-on glass)과, P-도핑형 산화 실리콘(P-glass), 질화 실리콘(SixNy), 산질화 실리콘(예컨대, (x/2)+(3y/4)=a가 되는 SiaOxNy의 일반 공식으로 이루어짐), Al2O3과, 질화 알루미늄(예컨대, AlN)과 같은 금속 질화물, V2O5과, 테트라에틸오르소실리케이트계(tetraorthosilicate-based) 산화물, 산화 티탄, 산질화 알루미늄(예컨대, (2x/3)+y=b일 때 AlbOxNy의 일반 공식으로 이루어짐), 알루미늄규산염과 그 질화물(예컨대, x= 2a + b/2, y=4a/3 +b일 때 [SiaAlbOxNy]의 일반 공식으로 이루어짐), 및 붕소- 및/또는 인-도핑 알루민산염과 알루미늄규산염과 같은, 질화물, 산질화물 및 다른 절연체를 포함한다. 양호하게는, 접촉 절연재는 (P원자와 Si 원자의 합에 대해) 원자%로서 1-15 %, 양호하게는 3-12 %, 보다 양호하게는 5-11 %의 P를 함유한 PSG 층을 포함한다.
접촉 절연층의 최종 두께는 특별히 제한되지는 않지만, 양호하게는 약 0.3 내지 3.0 ㎛, 보다 양호하게는 0.4 내지 2.0 ㎛, 그리고 보다 양호하게는 0.5 내지 1.0 ㎛의 범위 내에 있다. 0.18 ㎛ 게이트 폭 기술에 대한 종래의 값은 0.6 ㎛일 수 있다. 접촉 절연층은 단일 절연재층 또는 동일하거나 다른 절연재로 된 다중층을 포함할 수 있다.
접촉 절연층 위에는 질화 실리콘, 산질화 실리콘, 산붕소질화 실리콘 또는 TEOS 위에 놓인 질화 실리콘으로 된 이중층과 같은 에칭 중지층이 놓이며, 이것은 트렌치 절연재를 에칭하기 위한 조건에서 상부 트렌치 절연재보다 사실상 낮은 에칭 속도를 갖는다. 이와 관련해서, 트렌치 절연재와 에칭 중지 절연재 사이의 에칭 속도의 차이는 8:1 이상이며, 양호하게는 12:1 이상이며, 보다 양호하게는 15:1 이상이다. 적절한 에칭 중지층은 기술분야의 당업자에게 공지된 종래의 방법에 의해 형성될 수 있다. 에칭 중지층은 약 100 내지 약 1000 Å, 양호하게는 약 100Å 내지 800 Å, 보다 양호하게는 100 내지 약 500 Å의 두께를 갖게 된다. 에칭 중지층이 TEOS 위에 놓인 질화 실리콘의 이중층일 때, 이중층의 각 층은 약 400 내지 800 Å, 양호하게는 약 500 내지 약 700 Å의 두께를 독립적으로 가질 수 있다.
에칭 중지층 위에는 내부에 형성될 상호 접속 접속 구조물과 동일한 (또는 선택적으로 두꺼운) 두께로 된 트렌치 절연층이 놓인다. 에칭 중지층은 트렌치 절연층과 접촉 절연층 사이에 배치되기 때문에, 하부 접촉 절연재의 그것에 대응해서 트렌치 절연재에 대해 선택적 에칭을 선택하는 것이 필요하지 않다. 그러나, 트렌치 절연층을 에칭시키기 위한 조건은 에칭 중지재에 대응해서 트렌치 절연재에 대해 선택적으로 되어야 한다.
트렌치 절연재의 예는 붕인규산염 글래스(BPSG), 붕규산염 글래스(BSG), 불소규산염 글래스, 인규산염 글래스, 도핑안된 규산염 글래스, 스핀-온 글래스, P-도핑형 산화 실리콘(P-glass), 질화 실리콘(SixNy), 이산화 실리콘, 산질화 실리콘(예컨대, (x/2)+(3y/4)=a가 되는 SiaOxNy의 일반 공식으로 이루어짐), Al2O3, 질화 알루미늄(예컨대, AlN)과 같은 금속 질화물, Si3N4, V2O5, 테트라에틸오르소실리케이트계 산화물 및 산화 티탄, 산질화 알루미늄(예컨대, (2x/3)+y=b일 때 [AlbOxNy]의 일반 공식으로 이루어짐), 알루미늄규산염 및 그 질화물(예컨대, x=2a+3b/2, y=4a/3+b일 때 [SiaAlbOxNy]의 일반 공식으로 이루어짐), 붕소-및/또는 인-도핑 알루민산염, 및 알루미늄규산염과 같은, 질화물, 산질화물 및 다른 절연체를 포함한다.양호하게는, 트렌치 절연재는 약 0.3 내지 1 torr의 압력과 대략 640 내지 660 ℃의 온도에서 붕소 공급원으로서 트리메틸보레이트(trimethylborate, TMB) 및/또는 인 공급원으로서 인화수소를 추가로 포함할 수 있는 (테트라오르소규산염 또는 테트라에소옥시실레인(tetraethoxysilane)으로 공지된) TEOS의 플라즈마 보조 증기 열분해에 의해 형성된다.
접촉 절연층의 두께는 특별히 제한되지는 않지만, 양호하게는 약 0.06 내지 3.0 ㎛, 보다 양호하게는 0.10 내지 1.5 ㎛, 보다 양호하게는 0.15 내지 1.0 ㎛의 범위 내에 있다. 0.18 ㎛ 게이트 폭을 갖는 공정에서, 트렌치 두께는 약 0.20 ㎛일 수 있다. 트렌치 절연층은 단일 절연재 층을 포함할 수 있지만, 동일하거나 다른 절연재로 된 다중층을 포함할 수 있다.
도1에는 접촉 절연층(1)과 에칭 중지층(14)과 게이트(12) 및 캡 절연층(13)을 포함하는 게이트 구조물(3)과 트렌치 절연층(4)을 포함하는 반도체 구조물의 단면의 일부가 도시되어 있다.
트렌치는 종래의 포토리소그라피 및 에칭 기술에 의해 반도체 구조물의 트렌치 절연층에 형성될 수 있다. 그러나, 포토리소그라피 공정 중에 보다 큰 해상도를 얻기 위해, 반-반사 코팅(anti-reflecting coating, ARC)층(14)이 트렌치 마스크를 형성하기 위한 포토리지스트층(5)을 피복하기에 앞서 트렌치 절연재의 노광면 상에 피복될 수 있다(도2). 하나의 적절한 ARC는 브루어 사이언스(Brewer Science)(미주리주, 롤라(Rolla)에 위치), 클라리안트(Clariant), 히타치(Hitachi) 또는 도쿄 오오카(Tokyo Ohka)에서 구입 가능한 것들과 같은 유기성 재료일 수 있는 바닥 반-반사 코팅(BARC)을 포함할 수 있다(예컨대, 싱거(Singer), 세미컨덕터 인터내셔날 1999년 3월, 22(3)판, 제55면 내지 제29면 참조, 그 관련 부분들은 본 명세서에서 인용되어 합체됨). 대안으로서, 절연 ARC층(예컨대, 캘리포니아 산타클라라에 위치한 어플라이드 머티리얼즈(Applied Materials)에서 상용화된 SiOxNy또는 DARC(상표명)), 희생 ARC층(예컨대, TiN) 또는 상술한 ARC 재료층을 포함하는 다층 구조물과 같은 무기 절연층이 사용될 수 있다. 절연 ARC층은 약 200 Å 내지 약 1000 Å, 통상적으로 300 Å 내지 700 Å의 두께일 수 있다.
트렌치 절연체를 패터닝하기 위한 포토리지스트 층은 스핀 코팅과 같이, 기술분야의 당업자에게 공지된 종래 방법에 의해 트렌치 절연층 또는 ARC층 상에 형성될 수 있다. 그 후 저항 재료는 종래 방식으로 패터닝될 수 있다.
음의 리지스트(resist) 재료는 러버와 같은 화학적 불활성 중합 구성물 및/또는 빛과 반응해서 예컨대 러버와의 교차-결합을 형성하는 광반응제를 함유할 수 있다. 유기 현상제 용제에 위치될 때, 노광되지 않고 중합화되지 않은 리지스트 재료는 용해되어서, 노광된 영역에 중합성 패턴을 남긴다. 음의 리지스트 재료의 제공 및 피복은 기술분야의 당업자의 수준 내에 있으며 과도한 실험없이도 수행될 수 있다. 음의 저항 시스템에 대한 특별하고 비제한적인 예는, 관련 부분이 본 명세서에서 인용되어 합체된 것으로 화학 기술 커크-오스머(Kirk-Othmer) 백과사전, 제3판 17권, 제목 "광반응성 중합체", 680면 내지 708면에 설명된 바와 같은 하나 이상의 광 반응성 중합체를 함유한 음의 리지스트와, 크레졸 에폭시 노볼락계 음의리지스트를 포함한다.
양의 리지스트는 빛에 노광된 영역에서 붕괴되는 광 반응성 구성물을 갖는다. 통상적으로 리지스트는 노광 영역이 용해되는 수성 알칼린 용액에서 제거된다. 양의 저항 재료를 제공하고 및 피복하는 것은 기술분야의 당업자의 수준 내에 있으며 과도한 실험없이도 수행될 수 있다. 적절한 양의 리지스트 재료에 대한 특별한 비제한적인 예는, 관련 부분이 본 명세서에서 인용되어 합체된 화학 기술 커크-오스머 백과사전, 제3판 17권, 제목 "광반응성 중합체", 680면 내지 708면에 설명된 바와 같은 하나 이상의 광 반응성 중합체를 함유한 양의 리지스트와, 시플리(Shipley) XP9402, JSR KRK-K2G 및 JSR KRF-L7 양의 리지스트를 포함한다.
리지스트 재료의 예는, 베이어(Bayer) 등, 아이비엠 테크놀로지(IBM Tech.) 교재 유에스에이(USA) 제22권 5번, 1979년 10월 1855면과, 타베이(Tabei), 미국 특허 제4,613,404호, 테일러(Taylor) 등, 제이. 백.(J. Vac.) 사이언스 테크놀로지. 비(B). 제13판, 제6호, 1995년, 3078면 내지 3081면과, 아르기티스(Argitis) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 3030면 내지 3034면과, 이타니(Itani) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 3026면 내지 3029면과, 오오후지(Ohfuji) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 3022면 내지 3025면과, 트리쉬크노프(Trichknov) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 2986면 내지 2993면과, 카포디에치(Capodieci) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 2963면 내지 2967면과, 주니가(Zuniga) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 2957면 내지 2962면과, 챠오(Xiao) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 2897면 내지 2903면과, 탄(Tan) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 2539면 내지 2544면과, 마요넨(Mayone) 등, 제이. 백. 사이언스 테크놀로지. 비. 제13판, 제6호, 1995년, 1382면에 설명되어 있다. 리지스트 재료의 제공 및 피복을 설명하는 상술한 인용 문헌의 관련된 부분들은 본 명세서에서 인용되어 합체되고 있다. 특별한 에칭 조건을 위한 리지스트 재료의 선택은 기술분야의 당업자의 수준 내에 있으며 과도한 실험없이도 수행될 수 있다.
포토리지스트층은 포토리소그라피 마스크를 통과한 복사선에 포토리지스트 층을 노광시키는 것과 같이 기술분야의 당업자에게 공지된 종래의 리소크라피 단계에 의해 패터닝될 수 있다. 이와 같은 선택적인 노광은 그 다음의 종래의 현상 작업에 의해 금속화물 구조물의 배선 패턴에 따라 트렌치 패턴을 형성할 수 있다. 포토리지스트 재료의 종류(즉, 양 또는 음)에 따라, 포토리지스트 재료의 선택된 부분은 적절한 현상제/용제로 현상됨으로써 제거될 수 있고, 최종 패턴은 에칭에 앞서 (예를 들어, 노에서 구음(baking)으로써) 가열될 수 있다.
도2는 트렌치 절연층(4) 위의 패터닝된 트렌치 마스크(5)를 포함하는 반도체 구조물의 단면도이다. 패터닝된 트렌치 마스크(5)와 트렌치 절연층(4) 사이에 배치된 선택적 ARC층은 도시되어 있지 않다.
노광된 트렌치 절연재층(4)을 에칭하는 것은 하부 에칭 중지층(14)을 사실상 에칭시키지 않고도 노광된 트렌치 절연재(4)를 사실상 제거하는 조건에서 수행되어야만 한다. 기술분야의 당업자에 의해 특별한 조건이 선택될 수 있다. 하부 에칭 중지층(14)을 사실상 에칭시키지 않고도 트렌치 절연재(4)를 효과적으로 에칭하는 것은 100 내지 300 mTorr, 양호하게는 200 mTorr의 압력과, 10 내지 50 가우스(gauss)의 자장, 양호하게는 30 가우스의 자장과, 100 내지 2500 와트(watt), 양호하게는 500 내지 1500 와트의 전력으로, 선택적으로 Ar의 존재하는 상태에서 CHF3및/또는 CF4, 양호하게는 CHF3와 CF4의 혼합물을 포함하는 에칭제를 사용하여 달성될 수 있다. 웨이퍼의 배면은 5 내지 20 Torr, 양호하게는 14 Torr의 압력에서 He를 사용해서 냉각될 수 있다. 트렌치 에칭은 에칭 중지층(14)을 사실상 에칭시키지 않고(예컨대, y가 에칭 중지층의 두께일 때, 0.2y 또는 200 Å 이하, 양호하게는 0.15y 또는 150 Å 이하, 보다 양호하게는 0.1y 또는 100 Å 이하), 노광된 트렌치 절연재의 상당 부분, 대부분 또는 모두를 제거하기에(예컨대, x가 트렌치 절연층의 두께일 때, 과도 에칭을 수용하기 위해 0.5x 내지 1.25x, 양호하게는 0.75y 내지 1.1x, 보다 양호하게는 약 x) 충분한 시간 동안 수행될 수 있다.
또한, 적절한 에칭 조건이 챠오와 널티에 의해 1999년 6월4일 출원되고 그 관련 부분이 본 명세서에 인용되어 합체된 공동 계류중인 미국 특허 출원 제09/326,432호에 개시되어 있다.
에칭 가스는 종래의 반응성 이온 에칭에서 기술분야의 당업자에 의해 통상적으로 사용되는 것들일 수 있다. 통상적으로, CHF3, C4F8, C2F6, F-138, F-134a, CF4,CF6, NF3, SF6, Cl2, HF, HCl, CCl4, CnHxFy(n≥1, y≥1, x+y=2n+2)(예컨대, 미국 특허 출원 제08/683,407호 및/또는 미국 특허 제5,468,342호 참조, 관련 부분은 본 명세서에서 인용되어 합체됨) 및 그 혼합물, 양호하게는 CHF3, C4F8및/또는 F-134a, 보다 양호하게는 CHF3와 C4F8의 혼합물(1999년 2월 22일 출원된 미국 특허 출원 제09/253,991호 참조)와 같은 할로겐화 탄소이다. 일산화탄소도 선택적 구성 요소로서 에칭 가스에 합체될 수 있다. 본 발명에 따르면, "에칭 가스"라는 용어는 절연체를 에칭시키는 플라즈마의 활성 구성 요소를 생산하는 가스 또는 가스 혼합물의 구성 요소를 가르킨다. 본 명세서에서 설명된 에칭 가스의 유동 속도는 다르게 언급되지 않는다면 산소 또는 캐리어 가스를 포함하지 않는다.
에칭 가스의 전체 유동 속도는 통상적으로 5 내지 500 sccm, 보다 양호하게는 15 내지 300 sccm, 보다 양호하게는 25 내지 250 sccm이다. 이들 유동에서, 4 내지 450 sccm, 양호하게는 8 내지 200 sccm중 임의의 곳에서는 Ne, Kr, Xe, CO, CO2, SO2, He, Ar, N2및 이들의 혼합물을 포함할 수 있다. 통상적으로, 플라즈마에 충돌하기 전 에칭 가스의 전체 유동 속도는 선택적 플래시 충돌 단계 중에 또는 그 다음의 에칭 위상 또는 단계 공정에서 사용될 수 있는 에칭 가스의 전체 유동 속도와 거의 같거나 조금 크다. 적절한 조건은 그 관련 부분이 본 명세서에서 인용되어 합체된 미국 특허 출원 제08/683,407호, 미국 특허 출원 제08/577,751호, 미국 특허 출원 제08/935,705호, 미국 특허 제5,468,342호 및 제5,562,801호에 개시되어 있다.
트렌치 절연재를 에칭시키기 위한 선택 조건은 에칭 중지층을 사실상 거의 에칭시키지 않도록 해야 한다. 이와 같은 선택적 에칭을 위한 조건, 에칭제 및 시간에 대한 결정은 당업자의 수준 내에 있으며, 통상적으로 트렌치 절연층의 두께 및 조성과 에칭 중지층의 조성을 고려하여야 한다. 그 결과 트렌치 절연층(4)에는 트렌치(6)가 형성되고, 에칭 중지층(14)과 그들 사이의 어떠한 ARC 층도 사실상 손상되지 않게 된다.
트렌치 절연재가 상호 접속 구조물(6)의 형성을 가능하게 하는 패턴으로 에칭된 후, 트렌치 포토리지스트 마스크(5)는 기술분야의 당업자에게 공지된 종래의 방법에 의해 제거될 수 있으며(도3), 접촉 개구 마스크(7)가 그 위해 형성되어서 패터닝될 수 있다(각각 측면도 및 평면도인 도4 및 도5 참조). 접촉 개구 마스크를 위한 적절한 포토리지스트 재료와 형성 방법은 트렌치 마스크에 대해 위에서 설명한 바와 같다. 접촉 개구 마스크에 형성된 패턴은 접촉부의 소정 형상에 따라 통상적으로 원형 패턴이다. 접촉 개구 마스크(7)의 패터닝은 기술분야의 당업자에게 공지된 적절한 조건 하에서 수행될 수 있다. 상술한 바와 같은 BARC층이 접촉 구멍 마스크의 패터닝 해상도를 개선시키는 데 사용될 수도 있다.
접촉 개구 마스크(7)를 형성하고 난 후, 트렌치 절연층(4)의 노광된 부분과 BARC 또는 반-반사 코팅층(14)은 통상적으로 에칭에 의해 제거된다. 트렌치 절연재는 상술한 방식으로 에칭될 수 있으며, 선택적으로는, ARC 및/또는 접촉 절연층과 관련해서 선택적으로 또는 비선택적인 방식으로 에칭될 수 있다.
BARC층을 제거하기 위한 비제한적인 예시적 에칭 조건은 에칭될 BARC 층의일부를 Ar이 없는 상태에서 약 5 내지 200 mTorr의 압력과 100 내지 1000 와트의 전력에서 CHF3및/또는 CF4(양호하게는 이들의 혼합물)을 포함하는 플라즈마에 노광시키는 것을 포함한다. 양호하게는, 배면은 자장이 없는 상태에서 2 내지 30 Torr의 압력에서 He를 사용해서 냉각된다.
에칭 중지층(14)의 노광된 부분을 제거하기 위한 적절한 에칭 조건은, 선택적으로는 Ar이 있는 상태에서, 이와 같은 에칭 반응을 위한 종래의 압력 및/또는 유동 속도(예컨대, 자장이 없는 상태에서 약 700 mTorr의 압력과 500내지 1500 와트의 전력)에서, 에칭 중지층을 CHF3와 CF4의 혼합물 또는 CHF3/CF4/Ar 또는 C4F8및 O2의 혼합물로 형성된 플라즈마에 노광시키는 것을 포함한다. 웨이퍼의 배면은 2 내지 30 Torr의 압력에서 He를 사용해서 냉각될 수 있다. 에칭 구조물은 도6에 도시되어 있다.
다른 실시예에서, 트렌치 절연층이 에칭된 후 그러나 접촉 개구 마스크(7)의 형성에 앞서, 에칭 중지층(14)의 노광된 부분은 마스크로서 트렌치 절연층(4)을 사용하여 접촉 개구 마스크로서 패터닝된 포토리지스트가 없는 상태에서 제거될 수 있다. 양호하게는, 에칭 중지층의 에칭은 트렌치 절연층을 사실상 에칭하지 않는 조건에서 수행된다. 에칭 중지층의 노광된 부분이 제거된 후, 접촉 개구 마스크(7)는 포토리지스트 재료와 상술한 에칭 방법에 의해 형성된 접촉 절연층의 개구를 패터닝함으로써 형성될 수 있다.
에칭 중지층(14)과 트렌치 절연체(4)의 노광된 부분을 제거한 후, 접촉 개구마스크(7)는 기술분야의 당업자에게 공지된 종래 방법에 의해 제거될 수 있다. 그 결과는 트렌치 절연재가 접촉 개구를 위한 패턴(소위, "하드 마스크")을 포함할 수 있는 복수층 구조물이다. 본 실시예는 동시 출원된 출원 변호사 일람 번호 제7575-065-77호에 아주 상세하게 설명되어 있다. 이와 같은 "하드 마스크"의 또다른 제조법 및 사용예는 1999년 6월 4일 출원된 미국 특허 출원 제09/326,432호에서 발견될 수 있다. 조건은, (a) 트렌치 두께보다 큰 두께를 갖는 트렌치 절연 두께(양호하게는 ≥100 Å, 보다 양호하게는 ≥200 Å, 그리고 보다 양호하게는 ≥300 Å만큼)와 (b) 양 재료가 에칭될 때 트렌치 절연 재료와는 사실상 다른 에칭 속도를 갖는 접촉 절연재를 포함해야 한다. 본 발명에서, 접촉 절연 에칭 단계는 게이트, 또는 보다 양호하게는 이격자 및/또는 캡 절연 재료에 대해 접촉 절연재를 에칭하는 것이 선택적이어야 한다. 에칭은 제2 재료에 대한 에칭 속도에 대해 제1 재료에 대한 에칭 속도의 비가 ≥5:1이고, 보다 양호하게는 ≥10:1이고, 보다 양호하게는 ≥15:1인 경우 "선택적"인 것으로 고려될 수 있다. 대안으로서, 접촉 개구 마스크(7)는 접촉 절연층을 에칭하는 동안 소정 위치에 남을 수 있으며, 경사 접촉 개구벽 형성을 선호하는 절차이다.
접촉 개구를 에칭하기에 앞서, 트렌치층(6)(그리고 선택적으로 개구(8))은 (선택적으로 CF4를 포함할 수 있는) 종래의 산호 플라즈마 에칭에 의해 플라즈마 세척과 그 후의 종래의 황산계 습식 세척에 의해 세척될 수 있다.
트렌치 세척을 위한 조건은 아래의 표에 나타난 하나 이상의 조건을 포함할수 있다.
표1
조건 일반 범위 선호 범위
RF 전력(W) 100-1500 400-600
압력(mTorr) 10-300 30-80
He 냉각 압력(T) 2-30 5-10
C2H2F4(sccm) 1-50 3-10
CHF3(sccm) 0-200 20-50
Ar(sccm) 0-200 50-150
C4F8(sccm) 0-50 0-5
자장(Gauss) 0-50 10-30
도7을 참조하면, 접촉 절연층(1)은 접촉 개구(9)를 형성하기 위해 게이트 구조물(3)에 인접한 반도체 기판의 하부 활성 영역까지 에칭된다. 트렌치 절연층(4)의 개구(8)의 패터닝 중에 마스크 정렬 오차에 대한 큰 공차는 자기 정렬 접촉(SAC) 기술로 인해 발생된다(즉, 접촉 구멍은 이격자(2)에 "자기 정렬" 된다).
에칭 가스는 종래의 반응성 이온 에칭에서 기술분야의 당업자에 의해 통상적으로 사용되는 것일 수 있다. 통상적으로, CHF3, C4F8, C2F6, F-134, F-134a, CF4, SF6, NF3, SF6, Cl2, HF, HCl, CCl4, CnHxFy(n≥1, y≥1, x+y=2n+2)(예컨대, 미국 특허 출원 제08/683,407호 및/또는 미국 특허 제5,468,342호 참조, 관련 부분은 본 명세서에서 인용되어 합체됨) 및 그 혼합물, 양호하게는 CHF3, C4F8및/또는 F-134a, 보다 양호하게는 CHF3와 C4F8의 혼합물(1999년 2월 22일 출원된 미국 특허 출원 제09/253,991호 참조)과 같은 할로겐화 탄소이다. 일산화탄소도 선택적 성분으로서 에칭 가스에 혼합될 수 있다. 본 발명에 따르면, "에칭 가스"라는 용어는 절연체를 에칭시키는 플라즈마의 활성 성분을 생산하는 가스 또는 가스 혼합물의 성분을 가르킨다. 본 명세서에서 설명된 에칭 가스의 유동 속도는 다르게 언급되지 않는다면 산소 또는 캐리어 가스를 포함하지 않는다.
에칭 가스 단계의 전체 유동 속도는 통상적으로 5 내지 500 sccm, 보다 양호하게는 15 내지 300 sccm, 보다 양호하게는 25 내지 250 sccm이다. 이들 유동에서, 4 내지 450 sccm, 양호하게는 8 내지 200 sccm중 임의의 곳에서는 Ne, Kr, Xe, CO, CO2, SO2, He, Ar, N2및 이들의 혼합물을 포함할 수 있다. 통상적으로, 플라즈마에 충돌하기 전 에칭 가스의 전체 유동 속도는 선택적 플래시 충돌 단계 중에 또는 공정의 후속 에칭 위상 또는 단계에서 사용될 수 있는 에칭 가스의 전체 유동 속도와 거의 같거나 조금 크다. 적절한 조건은 그 관련 부분이 본 명세서에서 인용되어 합체된 미국 특허 출원 제08/683,407호, 미국 특허 출원 제08/577,751호, 미국 특허 출원 제08/935,705호, 미국 특허 제5,468,342호 및 제5,562,801호에 개시되어 있다.
도8은 접촉 개구 및 트렌치에 벌크형 전도성 재료(11)를 피복한 결과를 도시하고 있다. 벌크형 전도성 재료(11)를 피복하기 전에, 선택적 라이너 습윤 및/또는 장벽층(liner, wetting and/or barrier layer, 10)이 형성될 수 있다. 라이너 습윤 및/또는 장벽층은 절연재와, 전도층 재료 또는 그 아래의 활성 영역에 대한 전도성 재료(예컨대, 텅스텐, WSix, 또는 Al 또는 도핑형 폴리실리콘과 같은 전도성 재료)의 밀착을 촉진할 수 있다. 라이너 습윤 및/또는 장벽층은 벌크형 금속과 하부 기판 사이에서 확산을 방지하거나 억제하는 장벽으로서도 작용할 수 있다.층(10)은 재료의 단일층 또는 독립적으로 선택된 화학 조성 및 두께를 갖는 동일하거나 다른 재료로 된 다중층을 포함할 수 있다.
적절한 라이너/습윤/장벽층의 비제한적인 예는 티탄, 지르콘, 하프늄, 탄탈, 크롬, 몰리브덴, 텅스텐, 구리, 니켈, 코발트, 루테늄과 로듐과 팔라듐과 오스뮴과 이리듐과 플라티늄과 금과 은과 같은 희귀 금속, 티탄-텅스텐 또는 알루미늄-티탄 또는 알루미늄-실리콘과 같은 이들의 합금, 질화 탄탈과 질화 티탄과 같은 이들의 전도성 질화물을 포함한다. 양호하게는, 라이너/습윤/장벽층은 티탄, 종래의 티탄-텅스텐 합금 또는 질화 티탄이다. 라이너/습윤/장벽층이 티탄일 때, 양호하게는 라이너/습윤/장벽층의 피복 다음에는 N2또는 NH3를 포함하는 대기에서 급속 열 소둔(RTA) 처리된다.
라이너/습윤/장벽층은 화학적 또는 플라즈마 증기 피복, 이온화 금속 플라즈마, 스퍼터링 등과 같이 기술분야의 당업자에게 공지된 종래의 방법에 의해 피복된다. 피복은 시준 공정에 의해서도 이루어질 수 있다. 라이너/습윤/장벽층의 두께는 통상 약 50 내지 약 1000 Å 두께, 양호하게는 약 100 Å 내지 600 Å 두께, 보다 양호하게는 150 내지 약 500 Å 두께이다. 통상적으로, 두께는 접촉부 외측의 편평면에서 측정해서 700 Å이다. 측벽에서의 두께는 통상적으로 0.1 ×편평면 두께이고, 바닥에서 접촉부에 대한 두께는 통상적으로 0.5 ×편평면 두께이다.
라이너 층은 웨이퍼의 노광된 전체 표면을 보호하기에 충분할 정도로 피복될 수 있지만, 본 발명의 범위 내에서 양호하게는, 절연층의 최상부 표면과 측벽과 개구의 바닥을 보호하기에 충분한 양으로 피복된다. 라이너/습윤/장벽층의 피복 동안, 양호하게는 피복은 방향성 방식으로 수행된다. 방향성 피복은, 예컨대 시준 스퍼터링 또는 이온 금속 플라즈마(IMP) 방법과 같이 기술분야의 당업자에게 공지된 종래의 방식으로 수행될 수 있다. 일 실시예에서, 시준 필터는 1:1 이상의 종횡비를 갖는 셀(cell)을 가질 수 있다.
개별 장벽층이 라이너/접촉층에 추가하여 형성될 수 있다. 라이너 층이 Ti일 때, TiN 또는 TiW로 된 개별 장벽층이 선호된다. 이와 같은 장벽층은 과도한 실험없이도 기술분야의 당업자에게 공지된 방법으로 형성될 수 있다.
특별히 제한되지는 않지만 예컨대 알루미늄, 텅스텐, 구리, 티탄, 이들의 합금 및 규산염 등, 양호하게는 알루미늄, 구리 및/또는 텅스텐, 보다 양호하게는 텅스텐을 포함할 수 있는 전도성 재료로 금속 피복된 구조물이 마련된다. 비제한적인 예는 Al-0.5% Cu 합금, Al-Si-0.5% Cu 합금, Al°, Al-Ge, Al-Si-Ge, W, Cu 및 Cu 합금을 포함한다. 양호한 실시예에서, 전도성 재료는 W이다.
적절한 피복 조건은 기술분야의 당업자에게 공지된 것이며 전도성 재료로 된 단일 벌크층을 피복하는 단계를 포함할 수 있다. 피복은 캘리포니아주 산타클라라에 위치한 어플라이드 머티리얼즈에 의해 상용화된 ENDURA 스퍼터링 시스템과 같은 상용 스퍼터링 장치와 같은 종래의 물리 증기 피복 장치를 사용해서 수행될 수 있다. 벌크형 금속으로 된 층을 피복할 때, 종래의 이단계(냉각 후 가열) 또는 삼단계(냉각, 저속 가열 후 고속 가열) 공정이 사용될 수 있으며, 이 때 "냉각"=T1, "고온"=T2이고 T1≤T2-40 ℃, 양호하게는 T1≤T2-60 ℃이다. 제1 단계 피복에서, SiH4가 피복 대기에 첨가되며, 전도성 재료의 핵생성이 발생한다. 적절한 "삼단계" 피복 조건은 그 관련된 부분이 본 명세서에서 인용되어 합체된 출원 계류중인 미국 특허 출원 제08/693,978호에 설명되어 있다. 스퍼터링 타겟 재료로부터 웨이퍼 표면까지의 거리는 일반적으로 1' 내지 2"이다.
최종 공정은 화학적-기계적 연마와 같이 기술분야의 당업자에게 공지된 방법에 의해 전도성 재료(11) 및 선택적 라이너/습윤층(1)을 평탄화하는 것을 포함하며, 그 결과는 도9 및 도10에 도시되어 있다. 이 때, 도10은 도9에 도시된 구조물의 평면도이다. 본 발명의 내용에 따르면, SAC 금속화물의 효과적인 형성을 방해하지 않고 하부 전도성 영역과 접촉 개구와의 오정렬이 발생할 수 있다. 하부 전도성 영역과 접촉 개구와의 오정렬에 대한 보다 상세한 설명은 발명의 명칭이 "집적 회로에서의 금속화물 및 접촉 구조물의 제조 방법"인 현재 출원된 미국 특허 출원(출원인의 인용부호 제PM99024호; 변호사 일람 번호 제7575-0065-77호)에 설명되어 있다. 양호하게는, 전도성 재료는 그 최상부 표면이 트렌치 절연층의 최상부 표면과 사실상 공면이 될 때까지 평탄화된다. 그 후, 상기 방법은 기술분야의 당업자에게 공지된 방법에 의해 트렌치 절연층과 (공면) 전도성 재료 위에 층간 절연층을 피복하는 것을 포함할 수 있다. 질화 실리콘을 포함하는 층간 절연체는 무경계 접촉부를 포함하는 적층 구조물(다층화된 구조물)의 층 사이에서 계면으로서 사용될 수 있다. 비록 선호되는 층간 절연층은 TEOS층을 포함하지만, 트렌치 절연층에 대한 상술한 것으로부터 적절한 절연재가 선택될 수 있다. 무경계 접촉부에 대해 질화 실리콘(에칭 중지재) 뿐만 아니라 낮은 k 절연체가 사용될 수 있다. 또한, 복수개의 층(예컨대, BARC, 낮은 k, 보호성)이 다층 구조물에 사용될 수 있다. 그 후 1000 내지 5000 Å 두께일 수 있는 층간 절연층은 다른 공정에 앞서 기술분야의 당업자에게 공지된 방법에 의해, 예컨대 재유동 또는 화학적 기계적 연마공정에 의해 평탄화될 수 있다.
본 발명은 상술한 구조물을 포함하는 집적 회로에 관한 것이기도 하다.
본 출원은 "이중 상감" 금속화 공정을 사용해서 집적 회로에 금속화물 및 접촉 구조물을 형성하는 방법에 대해 설명하고 있다. 에칭 중지층이 없이 집적 회로에 금속화물 및 접촉 구조물을 형성하는 유사한 공정이 발명의 명칭이 "집적 회로에서의 금속화물 및 접촉 구조물의 제조 방법"인 현재 출원된 미국 특허 출원(출원인의 인용부호 제PM99024호; 변호사 일람 번호 제7575-0065-77호)에 설명되어 있으며, 그 전체 내용은 본 명세서에서 인용되어 합체되고 있다.
본 출원은 절연재로 된 복수층을 거쳐 접촉 개구 및 트렌치 구조물을 제조하기 위한 에칭 공정을 설명하고 있다. 본 출원은 절연재로 된 복수층을 거쳐 접촉 개구 및 트렌치 구조물을 제조하기 위한 에칭 공정을 설명하고 있다. 하부 금속화물 구조물에 금속화물 및 접촉부를 동시에 형성하기 위한 유사한 방법을 사용하는 것도 본 발명의 범위에 속하는 것이다.
명백하게도, 상술한 내용을 바탕으로 해서 본 발명에 대한 다양한 개조 및 변형이 가능하다. 따라서, 첨부된 청구 범위 내에서 본 발명은 본 명세서에서 특정하지 않은 다른 방식으로 실행될 수 있음을 이해할 수 있다.
이와 같이, 이중 상감 공정을 사용해서 상호 접속부와 자기 정렬 접촉 구조물을 제공하는 방법을 제공함으로써, 디바이스 밀도가 증가하더라도 공정 효율에 대한 요구를 만족시키는 반도체 상호 접속부를 제공할 수 있게 된다.

Claims (20)

  1. 집적 회로에 금속화물 및 접촉 구조물을 형성하기 위한 방법에 있어서,
    a) 에칭 중지층을 사실상 에칭시키지 않는 에칭 조건 하에서 트렌치 절연체에 트렌치를 형성하기 위해,
    ⅰ) 활성 영역을 포함하는 반도체 기판과,
    ⅱ) 그 위의 게이트 구조물과,
    ⅲ) 상기 게이트 구조물에 인접한 적어도 하나의 절연 이격자와,
    ⅳ) 상기 반도체 기판과 상기 게이트 구조물과 상기 절연 이격자 위의 접촉 절연층과,
    ⅴ) 상기 접촉 절연층 위의 에칭 중지층과,
    ⅵ) 상기 에칭 중지층 위의 트렌치 절연층
    을 포함하는 복합 구조물의 트렌치 절연층을 에칭하는 단계와,
    b) 상기 활성 영역과 상기 절연 이격자의 일부를 노광시키기 위해, 상기 게이트 구조물을 사실상 손상시키지 않는 조건 하에서 에칭함으로써 상기 에칭 중지층과 상기 접촉 절연층에 개구를 형성하는 단계와,
    c) 상기 개구 및 상기 트렌치에 전도성 재료를 피복하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 복합 구조물은 상기 개구를 형성하는 동안 접촉 개구마스크를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 개구 형성 단계는 상기 에칭 중지층과 상기 접촉 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 트렌치 절연층을 에칭하는 단계는 상기 트렌치 절연층을 사실상 전체 두께에 걸쳐 에칭하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 트렌치 절연층은 500 내지 4000 Å의 두께를 갖는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 에칭 중지층은 100 내지 1500 Å의 두께를 갖는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 접촉 절연층은 1500 내지 4000 Å의 두께를 갖는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 트렌치 절연층을 에칭하는 단계는 상기 에칭 중지층의 에칭 속도에 대해 적어도 5:1의 에칭 속도를 제공하는 조건 하에서 수행되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 접촉 절연층을 에칭하는 단계는 상기 이격자 및 게이트 구조물의 에칭 속도에 대해 적어도 5:1의 에칭 속도를 제공하는 조건 하에서 수행되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상기 전도성 재료를 상기 개구 및 상기 트렌치에 피복하기 전에 상기 개구 및 상기 트렌치에 라이너, 습윤 및/또는 장벽층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 라이너, 습윤 및/또는 장벽층은 50 Å 내지 1000 Å의 두께를 갖는 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 상기 전도성 재료의 최상부 표면이 상기 트렌치 절연층의 최상부 표면과 사실상 공면이 될 때까지 상기 전도성 재료를 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 평탄화된 전도성 재료와 상기 트렌치 절연층 위에 층간 절연층을 피복하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 복합 구조물은 상기 트렌치 절연층과 상기 패터닝된포토리지스트 사이에 개재된 반-반사 코팅을 추가로 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 반-반사 코팅은 유기물 반-반사 코팅을 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 반-반사 코팅은 절연성 반-반사 코팅을 포함하는 것을 특징으로 하는 방법.
  17. 제1항에 있어서, 상기 트렌치 절연층은 TEOS층을 포함하는 것을 특징으로 하는 방법.
  18. 제1항에 있어서, 상기 접촉 절연층은 도핑된 규산염 글래스를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 도핑된 산화 실리콘 접촉 절연층은 인규산염 글래스, 붕인규산염 글래스 및 불소규산염 글래스로 된 그룹에서 선택된 부재를 포함하는 것을 특징으로 하는 방법.
  20. 제1항에 있어서, 상기 에칭 중지층은 질화 실리콘을 포함하는 것을 특징으로하는 방법.
KR10-2001-0033434A 2000-06-15 2001-06-14 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법 KR100421155B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/593,968 US6399512B1 (en) 2000-06-15 2000-06-15 Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US09/593,968 2000-06-15

Publications (2)

Publication Number Publication Date
KR20010113011A true KR20010113011A (ko) 2001-12-24
KR100421155B1 KR100421155B1 (ko) 2004-03-03

Family

ID=24376957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0033434A KR100421155B1 (ko) 2000-06-15 2001-06-14 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법

Country Status (6)

Country Link
US (1) US6399512B1 (ko)
EP (1) EP1164637A3 (ko)
JP (1) JP3730539B2 (ko)
KR (1) KR100421155B1 (ko)
SG (1) SG91363A1 (ko)
TW (1) TW516106B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878498B1 (ko) * 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9915589D0 (en) * 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
US6635566B1 (en) * 2000-06-15 2003-10-21 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit
US7183222B2 (en) * 2000-09-01 2007-02-27 Cypress Semiconductor Corporation Dual damascene structure and method of making
TW527646B (en) * 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US6727183B1 (en) * 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
JP3624375B2 (ja) * 2001-10-16 2005-03-02 ユーディナデバイス株式会社 半導体装置の製造方法
US6740592B1 (en) * 2001-12-03 2004-05-25 Taiwan Semiconductor Manufacturing Company Shallow trench isolation scheme for border-less contact process
DE10201448A1 (de) * 2002-01-16 2003-07-24 Infineon Technologies Ag Durchgangskontakt und Verfahren zum Herstellen desselben
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US6686279B2 (en) * 2002-04-01 2004-02-03 Chartered Semiconductor Manufacturing Limited Method for reducing gouging during via formation
US6902870B1 (en) * 2002-06-19 2005-06-07 Advanced Micro Devices, Inc. Patterning of dielectric with added layers of materials aside from photoresist for enhanced pattern transfer
DE10234165B4 (de) * 2002-07-26 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material
US20040115946A1 (en) * 2002-12-16 2004-06-17 Hall Lindsey H. Use of a sulfuric acid clean to remove titanium fluoride nodules
US7422961B2 (en) * 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US7238588B2 (en) * 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
KR100478498B1 (ko) * 2003-01-30 2005-03-28 동부아남반도체 주식회사 반도체 소자의 금속 배선 형성 방법
DE10311691A1 (de) * 2003-03-17 2004-10-07 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7378744B2 (en) * 2004-05-10 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7067409B2 (en) * 2004-05-10 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7235489B2 (en) * 2004-05-21 2007-06-26 Agere Systems Inc. Device and method to eliminate shorting induced by via to metal misalignment
JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
KR100613392B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 자기 정렬 콘택홀 형성 방법
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
US7776729B2 (en) * 2006-11-30 2010-08-17 Intel Corporation Transistor, method of manufacturing same, etchant for use during manufacture of same, and system containing same
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
WO2010007991A1 (ja) 2008-07-18 2010-01-21 株式会社アルバック Ｃｕ配線膜の形成方法
JP5522377B2 (ja) * 2009-03-05 2014-06-18 Ｔｄｋ株式会社 貫通電極の形成方法、及び半導体基板
US8282846B2 (en) * 2010-02-27 2012-10-09 National Semiconductor Corporation Metal interconnect structure with a side wall spacer that protects an ARC layer and a bond pad from corrosion and method of forming the metal interconnect structure
US9177917B2 (en) 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8753981B2 (en) 2011-04-22 2014-06-17 Micron Technology, Inc. Microelectronic devices with through-silicon vias and associated methods of manufacturing
CN102956459B (zh) * 2011-08-26 2016-04-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8679968B2 (en) * 2012-05-15 2014-03-25 Globalfoundries Singapore Pte. Ltd Method for forming a self-aligned contact opening by a lateral etch
US8969997B2 (en) * 2012-11-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same
US8728927B1 (en) * 2012-12-10 2014-05-20 International Business Machines Corporation Borderless contacts for semiconductor transistors
WO2015096581A1 (zh) * 2013-12-23 2015-07-02 伍震威 用于功率半导体装置的场板结构及其制造方法
US9984919B1 (en) 2017-07-31 2018-05-29 Globalfoundries Inc. Inverted damascene interconnect structures
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
KR20210014132A (ko) * 2018-05-28 2021-02-08 주식회사 다이셀 반도체 장치 제조 방법
US10522644B1 (en) 2018-06-21 2019-12-31 Globalfoundries Inc. Different upper and lower spacers for contact
US20220352076A1 (en) * 2021-04-29 2022-11-03 Intel Corporation Electronic substrate having an embedded etch stop to control cavity depth in glass layers therein

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4954142A (en) 1989-03-07 1990-09-04 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
US4933743A (en) 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5093279A (en) 1991-02-01 1992-03-03 International Business Machines Corporation Laser ablation damascene process
US5262354A (en) 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5292689A (en) 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5312777A (en) 1992-09-25 1994-05-17 International Business Machines Corporation Fabrication methods for bidirectional field emission devices and storage structures
US5371047A (en) 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5397741A (en) 1993-03-29 1995-03-14 International Business Machines Corporation Process for metallized vias in polyimide
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP2765478B2 (ja) * 1994-03-30 1998-06-18 日本電気株式会社 半導体装置およびその製造方法
US5496771A (en) 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
JPH0932980A (ja) * 1995-07-21 1997-02-07 Kiyotake Omori 枝管の本管への取付構造
JPH11186391A (ja) * 1997-12-25 1999-07-09 Toshiba Corp 半導体装置およびその製造方法
US6080661A (en) * 1998-05-29 2000-06-27 Philips Electronics North America Corp. Methods for fabricating gate and diffusion contacts in self-aligned contact processes
US6121098A (en) * 1998-06-30 2000-09-19 Infineon Technologies North America Corporation Semiconductor manufacturing method
JP2000091440A (ja) * 1998-09-08 2000-03-31 Hitachi Ltd 半導体集積回路装置の製造方法
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
KR20000033546A (ko) * 1998-11-24 2000-06-15 윤종용 다마신 공정으로 형성된 도전성 배선을 구비하는 반도체장치 및그 제조방법
JP2000164707A (ja) * 1998-11-27 2000-06-16 Sony Corp 半導体装置およびその製造方法
KR20010063853A (ko) * 1999-12-24 2001-07-09 박종섭 반도체소자의 비트라인 형성방법
KR100333353B1 (ko) * 2000-02-21 2002-04-18 박종섭 반도체장치의 콘택홀 및 그 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878498B1 (ko) * 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법

Also Published As

Publication number Publication date
US6399512B1 (en) 2002-06-04
EP1164637A2 (en) 2001-12-19
JP3730539B2 (ja) 2006-01-05
EP1164637A3 (en) 2006-09-06
TW516106B (en) 2003-01-01
SG91363A1 (en) 2002-09-17
JP2002016140A (ja) 2002-01-18
KR100421155B1 (ko) 2004-03-03

Similar Documents

Publication Publication Date Title
KR100421155B1 (ko) 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법
KR100421154B1 (ko) 집적 회로에 금속화물 및 접촉 구조물을 제조하는 방법
US8247902B2 (en) Semiconductor device and manufacturing method of the same
KR100527206B1 (ko) 반사 방지 식각 중지층을 포함하는 반도체 디바이스 제조 방법
US6436805B1 (en) Local interconnect structures and methods for making the same
US6406994B1 (en) Triple-layered low dielectric constant dielectric dual damascene approach
US9385029B2 (en) Method for forming recess-free interconnect structure
US6689690B2 (en) Semiconductor device manufacturing method of forming an etching stopper film on a diffusion prevention film at a higher temperature
US6930052B2 (en) Method for producing an integrated circuit having at least one metalicized surface
US6849536B2 (en) Inter-metal dielectric patterns and method of forming the same
KR100532446B1 (ko) 반도체 소자의 금속배선층 형성방법
US7179734B2 (en) Method for forming dual damascene pattern
US20020160604A1 (en) Double-layered low dielectric constant dielectric dual damascene method
US6734104B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US6812142B1 (en) Method and interlevel dielectric structure for improved metal step coverage
KR100438630B1 (ko) 반도체 장치의 제조방법
JP4232215B2 (ja) 半導体装置の製造方法
KR19990069069A (ko) 접촉구 형성 방법
KR20040058907A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080219

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee