TW509952B - Semiconductor apparatus - Google Patents

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509952 B7 —___ 五、發明説明（1 ) 〔發明背景〕 f請先閱讀背面之注意事項再填寫本頁) 本發明是有關半導體裝置（在此，主要是有關半p 記憶裝置。因此，以下是針對半導體記憶裝置加以欽述} ，尤其是關於以預備記憶格來置換不良記憶格，而藉# $ 救濟缺陷之技術。 隨著半導體記憶體的高積體化，2 5 6百萬位元的動 態隨機存取記憶體（D R A Μ )也跟著進入量產。但，高 積體化所伴隨而來的元件微細化及元件數量增加會有因缺 陷而造成良品率降低的問題發生。其對策可使用事先設置 於記憶體晶片上的預備記憶體之冗長記憶格來置換不良記 憶格，而進行修復，亦即所謂缺陷救濟技術。例如，就 D R A Μ的缺陷救濟技術而言，有記載於日本特開平 2—192100 (1990年7月27曰公開）者，該 缺陷救濟技術是按照行位址來進行列系救濟的判定，而將 列選擇線置換成冗長列選擇線之區塊救濟者。此方式可以 較少的冗長列選擇線來置換較多的不良記憶格。 經濟部智慧財產局員工消費合作社印製 第2圖是表示以往的區塊救濟邏輯構成模式圖。在此 是表示含缺陷的兩個領域的記億格群分別置換於冗長記憶 格群。對記憶格陣列N M C Α而言，設有冗長格陣列 R M C A，藉由救濟判定電路Y R c來進行控制。記憶格 陣列N M C A在N條的字元線w L s與M條的資料線 D L s的交點設有記憶格，根據行解碼器X D E C與列解 碼器Y D E C來選擇。冗長格陣列R M C A在N條的字元 線W L s與P條的資料線R D L s的交點設有几長記憶格 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 509952 A7 B7___ 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本頁) ，根據行解碼器x D E c與冗長列解碼器R Y D來選擇、 又，行解碼器X D E C是針對η位元的行位址A x進行解 碼，由2的η次方之N條的字元線W L s來選擇性地驅動 1條。又，列解碼器Y D E C是針對m位元的列位址A Υ 進行解碼，由2的次方之Μ條的資料線D L s來選擇1 條。又，冗長列解碼器R Y D是針對列位址A Υ中的Ρ位 元進行解碼，由2的p次方之P條的冗長資料線R D L s 來選擇1條。又，根據救濟判定電路Y R c的輸出之救濟 判定結果R Υ Η來控制列解碼器Y D E C與冗長列解碼器 R Y D。若救濟判定結果R Υ Η爲“ 0 ” ，則列解碼器 Y D E C會活化而來選擇記憶格陣列N M C Α內的記憶格 ，若救濟判定結果R Υ Η爲“ 1 ” ，則冗長列解碼器 R Y D會活化而來選擇冗長格陣列R M C Α內的冗長記憶 格。藉此，缺陷部D F 1，D F 2的記憶格群會被置換成 冗長記憶格群。在此，置換單位是根據Q條的子兀線與P 條的資料線而選擇的領域。 經濟部智慧財產局員工消費合作社印製 救濟判定電路Y R C是由2個行位址比較電路A X C ，及2個列位址比較電路A Y C，及2個2輸入A N D電 路AND2，以及2輸入OR電路〇R2所構成。各以1 個行位址比較電路A X C與列位址比較電路A Y C爲1組 來記憶1個置換源的救濟位址。又，行位址比較電路 A X C包含記億（η - q )位元的救濟位址之位址記憶手 段，用以和行位址A X中的（η — q )位元進行比較。又 ，列位址比較電路A Y C包含記億（m - ρ )位元的救濟 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 509952 Α7 Β7 五、發明説明（3) 位址之位址記憶手段，用以和列位址A Y中的（m - p ) 位元進行比較。又，根據2輸入A N D電路A N D 2來取 行位址比較電路A X C的一致判定結果X H C 1， X H C 2與列位址比較電路A Y C的一致判定結果γ η 1 ，Υ Η的邏輯乘積，分別針對第1及第2的兩個置換來取 得判定結果H C 1，H C 2，且以2輸入〇R電路〇R 2 來取得邏輯和，而作爲救濟判定結果R Υ Η。藉由如此構 成的救濟判定電路Y R C，將可使用相同冗長資料線上的 冗長記憶格來對應於行位址而救濟各列位址的缺陷。 〔發明槪要〕 就第2圖所示之列系區塊救濟而言，在第1置換.與第 2置換中，行位址不可相同。亦即，2個行位址比較電路 A X C所記.憶的救濟行位址必須不同。若行位址相同，則 即使置換源R P〇的列位址不同，置換端R P D還是會形 成於相同領域而彼此競爭。因此，即使可記憶2個救濟位 址，還是無法在Q條字元線所選擇的領域內，針對以P條 字元線爲單位的其他列位址領域中有2個缺陷時進行救濟 。爲了縮小因置換端R P D競爭而無法救濟的機率，雖可 藉由縮小一個置換單位的字元線數Q來解決，但是若縮小 字元線數Q，則行位址比較電路A X C所比較之行位址的 位元數（η - q )會變大，而導致行位址比較電路的電路 規模會變大。 因此，期盼能夠有效率地救濟複數個缺陷。亦即，本 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事 .項再填. 寫本頁) 經濟部智慧財產局員工消費合作社印製 -6- 509952 A7 B7 五、發明説明（4) (請先閲讀背面之注意事項再填寫本頁} 發明之一目的是在於實現一種具有可以較少位元數的小規 模位址比較電路來控制置換，而使能夠避免置換端的競爭 ，進而能夠有效率地救濟缺陷的缺陷救濟電路之半導體記 憶裝置。 具體而言，本發明之半導體記憶裝置是具備： 複數條子兀線，及 與上述複數條字元線交錯而配置之複數條位元線；及 配置於上述複數條字元線與上述複數條位元線的所期 望交點之多數個記憶格；及 以能夠和上述複數條字元線交錯而配置之複數條預備 位元線；及 配置於上述複數條字元線與上述複數條預備位元線的 所期望交點之複數個預備記億格；及 將包含上述多數個記憶格中的缺陷部之記憶格群置換 於上述預備記憶格群之缺陷救濟電路；等， 經濟部智慧財產局員工消費合作社印製 又，上述缺陷救濟電路具有：控制第1置換單位的第 1置換，以及比上述第1置換單位還要小的第2置換單位 的第2置換，而於進行上述第1置換與第2置換下形成置 換端的預備記憶格群發生競爭時，使第2置換優先之機能 〇 又，上述缺陷救濟電路具有： 一第1位址判定電路；該第1位址判定電路是在於控 制第1置換單位的第1置換，以及比上述第1置換單位還 要小的第2置換單位的第2置換，而使能夠針對選擇上述 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 952 A7 B7 部份之第1部份進行判定 五、發明説明（5 ) 多數個記億格的位址的至少 及 一第2位址判定電路；該第2位址判定電路是針對上 述位址的一部份之第2部份進行判定；及 一第3位址判定電路；該第3位址判定電路是針對從 上述位址除去上述第2部份之中的至少一部份的第3部份 進行判定；當上述第2位址判定電路輸出錯誤（miss )時 ’不進行上述第2置換，而是按照上述第1位址判定電路 的輸出來進行上述第1置換，當上述第2位址判定電路輸 出正確（hh )時，不進行上述第丨置換，而是按照上述第 3位址判定電路的輸出來進行上述第2置換。 〔實施例的說明〕 (實施例1 ) 第1圖是表示將本發明適用於列系救濟之列冗長方式 的模式例圖。與第2圖所示之習知的區塊救濟例同樣的， 含缺陷的兩個領域的記憶格群會分別置換於冗長記憶格群 。其特徵爲使第2置換的置換領域縮小成比第1置換來得 小，而以使第2置換能夠優先之方式來進行置換判定。 除了救濟判定電路Y R N以外，其餘與第2圖所示之 習知例相同。亦即，對記憶格陣列N M C A設有冗長格陣 列R M C A，藉由救濟判定電路Y R N來予以控制。記憶 格陣列N M C A在N條的字元線W L s與Μ條的資料線 D L s的交點設有記憶格，根據行解碼器X D E C與列解 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 經濟部智慧財產局員工消費合作社印製 -8 - 509952 經濟部智慧財產苟員工消費合作社印製 Α7 Β7 五、發明説明（6 ) 碼器YD E C來選擇。冗長格陣列RMC八在1^條的字元 線Wl s與P條的資料線RDL s的交點設有冗長記憶格 ，根據行解碼器X D Ξ C：與冗長列解碼器R \ 0來選擇。 又，行解碼器X D E C是針對η位元的行位址A x進行解 碼，由2的η次方之N條的字元線w L s來選擇性地驅動 1條。又，列解碼器Y D E C是針對m位元的列位址A Y 進行解碼，由2的m次方之Μ條的資料線D L s來選擇1 條。又，冗長列解碼器R Y D是針對列位址A Y中的p位 元進行解碼，由2的P次方之p條的冗長資料線R D L s 來選擇1條。又，根據救濟判定電路Y R N的輸出之救濟 判定結果R Y Η來控制列解碼器Y D E c與冗長列解碼器 R Y D，而使缺陷部D F 1，D F 2的記憶格群置換成冗 長記憶格群。 又，救濟判定電路Y R N是由2個行位址比較電路 A X C 1，A X C 2，及2個列位址比較電路A Y C，及 反相器I N V，3輸入A N D電路A N D 3，2輸入 A N D電路A N D 2，以及2輸入〇R電路〇R 2所構成 。以行位址比較電路A X C 1與列位址比較電路A Y C來 記憶第1置換的救濟位址，以行位址比較電路A X C 2與 列位址比較電路A Y C來記憶第2置換的救濟位址。又， 行位址比較電路A X C 1包含記憶（η - Q 1 )位元的救 濟位址之位址記憶手段，用以和行位址A X 1中的（η - Q 1 )位元進行比較。另一方面，行位址比較電路 A X C 2包含記憶（η - Q 2 )位元的救濟位址之位址記 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 扣衣------1T----- (請先閱讀背面之注意事項再填寫本頁) -9- 509952 Α7 Β7 五、發明説明（7 ) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 '丨思手段，用以和行位址A X 2中的（η - q 2 )位元進行 比較。又，列位址比較電路A Y C包含分別記憶〔m — ρ )位元的救濟位址之位址記憶手段，用以和列位址Α γ中 的（m 一 P )位元進行比較。根據反相器I N V來使行位 址比較電路A X C 2的一致判定結果X Η N 2反相，且根 據3輸入a N D電路a N D 3來取行位址比較電路 A X c 1的一致判定結果X Η N 1與列位址比較電路 A Y C的一致判定結果γ η 1的邏輯乘積，而藉此來取得 有關第1置換的第1判定結果ΗΝ1。另一方面，根據2 聿即入A N D電路A N D 2來取行位址比較電路A X C 2的 一致判定結果X Η N 2與列位址比較電路A Y C的一致判 定結果Y Η 2的邏輯乘積，而藉此來取得有關第2置換的 第2判定結果Η Ν 2。又，以2輸入〇R電路〇R 2來取 判疋結果Η Ν 1，Η Ν 2的邏輯和，而作爲救濟判定結 果R Υ Η。根據如此構成的救濟判定電路γ r ν，當行位 址比較電路A X C 1輸出正確（h i t )，亦即輸出一致的一 致判定結果，且行位址比,較電路A X C 2輸出錯誤（m i s s )，亦即輸出不一致的一致判定結果時，第1判定結果 Η Ν 1會依照列位址比較電路a Y C的一致判定結果 Y Η 2而輸出。又，當2個的行位址比較電路A X C 1， A X C 2的雙方輸出正確（hit )，亦即輸出一致的一致判 疋結果時，第1判定結果Η Ν 1會形成“ 〇 ” 。另—方面 ，第2判定結果Η Ν 2不會依照行位址比較電路A X C 1 的一致判定結果X Η Ν 1，而是只要行位址比較電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -10- A7 --—-------B7 五、發明説明（8 ) ' C 2 fe]出正確（hit )，亦即輸出一致的一致判定結果 ’便會按照列位址比較電路A Y C的一致判定結果γ H 2 來予以輸出。亦即，第2置換要比第1置換來得優先。在 此，正確（hit )或錯誤（miss )當然是以預定的電位輸出 〇 置換單位，在第1置換中是根據2的Cl 1次方之Q工 條的字元線W L s與P條的資料線d L s而選擇之領域， 在第2置換中是根據2的q 2次方之Q 2條的字元線 ^ L s與P條的資料線D L s而選擇之領域。但，當第1 置換的Q 1條的字元線包含第2置換的Q 2條的字元線時 ，是根據第1置換去除第2置換的Q 2條的字元線之（ Q 1 - Q 2 )條的字元線與P條的資料線而選擇之拔取領 域。此刻，在根據第1置換之Q 1條的字元線與P條的資 料線而選擇的領域中，以第2置換之Q 2條的字元線而選 擇的記憶格不會對冗長記憶格進行置換。 例如，第1缺陷D F 1爲第1字元線W L i與第χ資 料線D L 1的交點之記憶格，第2缺陷D F 2爲第2字元 線W L」與第2資料線D L j的交點之記憶格時，第2字 元線W L j亦含於第1置換領域中，置換端R P D會競爭 。就本發明而言，當第2字元線W L j與第1資料線 D L 1被選擇時，是在不進行置換下對第1貪料線D L i 進行存取。 就此救濟方式而言，只要以形成第2置換單位的Q 2 條字元線所選擇的領域不同，便會對具有2個缺陷的情況 (請先閲讀背面之注意事項再填寫本頁) i0r 裝· 訂 經濟部智慧財i局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 509952 A7 B7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 時進行救濟。藉由縮小該字元線數Q 2，即使字元線數 Q 1大，還是可以縮小因置換端競爭而無法救濟的機率。 此刻，雖然行位址比較電路A X C 2所進行比較之行位址 的位元數（η — q 2 )會變大，亦即行位址比較電路 A X C 2的電路規模會變大，但行位址比較電路a X C 1 所進行比較之行位址的位元數（η - q 1 )會變小，亦即 行位址比較電路A X C 1的電路規模會變小。因此，可使 用比以往進行比較的位元數還要少的小電路規模位址比較 電路來控制置換，而使能夠避免置換端的競爭，進而能夠 有效率地救濟缺陷。 (實施例2 ) 第3圖是供以實現與第1圖所示的冗長方式同樣的列 系救濟的其他長方式的模式圖。除了救濟判定電路Y R S 以外，其餘與第1圖所示的實施例相同。亦即，設有記憶 格陣列N M C A，冗長格陣列R M C A，行解碼器 X D E C，列解碼器Y D E C，及冗長列解碼器R Y D。 經濟部智慧財產局員工消費合作社印製 救濟判定電路Y R S是由2個行位址比較電路 A X C 1，A X C 2，及救濟列位址選擇電路R A Y S， 及列位址比較電路A Y C S，及反相器I N V，以及2輸 入A N D電路A N D 2所構成。行位址比較電路A X C 1 與A X C 2會分別記憶第1與第2置換的救濟行位址，救 濟列位址選擇電路R A Y S會分別記憶第1與第2置換的 救濟列位址。與第1圖同樣的，行位址比較電路A X C 1 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 509952 ___B7 _ 五、發明説明（1〇) 包含記憶（η - Q 1 )位元的救濟位址之位址記億手段， 用以和行位址A X中的（n - q 1 )位元進行比較：另一 方面，行位址比較電路A X C 2包含記憶（η - Q 2 )位 元的救濟位址之位址記憶手段，用以和行位址Α X中的（ η - q 2 )位元進行比較。又，根據反相器I n Y來使行 位址比較電路A X C 2的一致判定結果X Η Ν 2反相，且 根據2輸入A N D電路A N D 2來取和行位址比較電路 A X C 1的一致判定結果X Η Ν 1的邏輯乘積，而藉此來 取得有關第1置換的第1行判定結果X H S 1 。又，救濟 列位址選擇電路R A Y S包含分別記憶（m - ρ )位元的 救濟位址之2組的位址記憶手段，按照第1行判定結果 X H S 1與行位址比較電路A X C 2的一致判定結果 X Η N 2來選擇第1與第2置換的救濟列位址，輸出（ m — Ρ )位元的救濟列位址R A Υ。又，列位址比較電路 A Y C S會將此救濟列位址R A Y與列位址A Y中的（ m - ρ )位元進行比較，輸出救濟判定結果R γ η。根據 如此構成的救濟判定電路Y R S，當2個的行位址比較電 路AXC1，AXC2的雙方輸出正確（hh)，亦即輸出 —致的一1致判疋結果時，弟1 f了判疋結果X H S 1會形成 “ 0 ” ，救濟列位址選擇電路R A Y S會輸出作爲救濟列 位址R A Y之第2置換的救濟列位址。亦即，第2置換要 比第1置換來得優先。 即使利用此救濟判定電路Y R S，同樣可實現與第1 圖相同效率的置換。甚至可在選擇救濟列位址後來進行列 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事 •項再填 寫本頁) 經濟部智慧財/i局員工消費合作社印製 -13- ^09952 A7 B7 1、發明説明（11) 位址比較，藉此列位址比較電路A Y C S只需1個便可完 成。其結果，電路規模能夠縮小到比第1圖的救濟判定電 路Y R N還要小。因此，可使用比第1圖的構成還要小白勺 電路規模之救濟判定電路Y R S來控制置換，而使能夠避 免置換端的競爭，進而能夠有效率地救濟缺陷。 (實施例3 ) 以下，利用第4〜1 7圖來說明實現第3圖所示之歹ij 系冗長方式的具體例。該例是將本發明適用於同步 D R A M ( S D R A Μ )的列系區塊救濟。首先，針對第 4圖中顯示要部區塊圖的S d R A Μ全體的構成加以說明 ° S D R A Μ的間接周邊電路包含：時脈緩衝器c Κ Β， 控制信號緩衝器C Β，指令解碼器C D，位址緩衝器a Β ，列位址計數器Y C T，輸入緩衝器D I B，輸出緩衝器 D〇B。又，對應於記憶體陣列M A R而設有行系缺陷救 濟電路X R，行預解碼器X P D，列系救濟判定電路γ R ，列預解碼器Y P D，寫入緩衝器W B，主放大器Μ A等 ，構成記憶體核心的區段S C T 0， S C T 1 · · •。記 憶體核心的區段是對應於記億體容量及群集數等式樣所配 合的記憶體陣列個數，但在此只簡單地顯示出2個。 各電路區塊可分別達成以下所述任務。區塊緩衝器 C K B可將外部時脈C L K當作內部時脈C L K I來分配 給指令解碼器C D等。指令解碼器C D是對應於來自外部 的控制信號C M D，而來產生用以控制位址緩衝器a B， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） (請先閱讀背面之注意事項再填寫本頁) •項再填办 經濟部智慧財產局員工消費合作社印製 -14- 509952 經濟部智慧財4苟員工消費合作社印契 A7 ___B7五、發明説明（12) 列位址計數器Y C T，輸入緩衝器D I B，及輸出緩衝器 D Ο B等之控制信號。位址緩衝器A B是在對應於外部時 脈C L K的所期望時間點取入來自外部的位址A D R，並 將行位址B X分配給選擇器S C T 0， S C T 1 。又，位 址緩衝器A B會在取入列位址後傳送至列位址計數器 Y C T，列位址計數器Y C T會以所輸入的列位址作爲初 期値來產生進行資料組動作的列位址B Y，且分配給選擇 器SCTO， SCT1。又，輸入緩衝器DIB是在所期 望的時間點來取入與外部的輸出入資料D Q之資料，然後 輸出寫入資料GI 。另一方面，輸出緩衝器DOB是在所 期望的時間點來對輸出入資料D Q輸出讀出資料G〇。 在選擇器S C T 0或S C T 1內，行系缺陷救濟電路 X R會針對行位址B X判定有無置換，並將行系救濟判定 結果R X Η輸出至行預解碼器X P D。行預解碼器X p d 在接受行位址Β X及行系救濟判定結果R X η之後，會將 所期望的墊（m a t )選擇信號M S及行預解碼位址c X輸 出至記憶體陣列M A R。另一方面。列系救濟判定電路 Y R會針對行位址B X及列位址B Y判定有無置換，並將 列系救濟判定結果R Y Η輸出至列預解碼器γ p 〇。列預 解碼器Y P D在接受列位址Β Υ及列系救濟判定結果 R Υ Η之後，會針對列位址Β γ進行預解碼，將列預解碼 位址C Υ輸出至記憶格陣列M A R。又，寫入緩衝器w β 會將寫入資料G I輸出至主輸出入線Μ I〇。另一方面， 主放大器ΜΑ會放大主輸出入線Μ I〇的信號，輸出讀出 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) (請先閱讀背面之注意事 4 •項再填 裝— 寫本頁) 訂 -15- 509952 A7 B7 五、發明説明（13) 資料G〇。 (請先閱讀背面之注意事項再填寫本頁) 第5圖是表不第4圖所不之S D R A Μ構成例Z游出 動作的時間例圖。根據此時間圖來說明第4圖的 S D R A Μ的動作。在各外部時脈C L Κ上升時，指令解 碼器C D會針對控制信號C M D加以判斷，而被賦予啓動 指令A，藉此從位址A D R來將行位址X取入位址緩衝器 A B，輸出行位址B X。 經濟部智惡財產工消費合作社印製 予以接收後，在選擇器S C T 〇或S C T 1內，所期 望的墊選擇信號MS及行預解碼位址C X會被輸出。藉此 ，在記憶體陣列M A R內，字元線W L會被選擇。並且， 在控制信號C M D中會被賦予讀出指令R，藉此從位址 A D R來將列位址Υ取入位址緩衝器A Β，列位址計數器 Y C T會在每個時脈週期動作，輸出列位址B Y。在選擇 器S C T 〇或S C T 1內，在接受行位址Β X及列位址 Β Y後，列系救濟判定電路Y R會動作，配合其結果來輸 出列預解碼位址C Y或冗長列位址信號R C Y。藉此，在 記憶體陣列M A R內，列選擇線Y S或冗長選擇線R Y S 會被選擇。其結果，信號會被讀出至主輸出入線Μ I〇， 主放大器Μ Α會輸出讀出資料G〇，且輸出緩衝器D〇Β 會在對應於外部時脈C L K的時間點將資料輸出至輸出入 資料D Q。 如此一來，在S D R A Μ中，會在取入行位址X後， 在所期望的時脈週期數後取入列位址Υ。這是爲了削減位 址的接腳（pm )數，由於是在記憶體核心行系動作終了 ％ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16· 509952 Α7 Β7 五、發明説明（14) (請先閱讀背面之注意事項存填寫本頁) 進行列系動作，因此即使是在行位址後取入列位址也不會 對存取時間有所影響。如後述，本實施例是利用此時間上 的充裕來使得因進行救濟判定而造成的延遲不會影響到存 取時間。 第6圖是表示第3圖所示之列系救濟判定電路Y R的 構成例圖。此爲輸出能夠分別對最大8個的置換進行控制 之2個的比較判定結果R C Y 0，R C Y 1的構成例。是 由4個行位址比較電路群BXCGO〜BXCG3， 2個 行位址比較結果的控制電路R M C 0，R M C 1，2個救 濟列位址選擇電路群R B Y S G 0，R B Y S G 1， 2個 列位址比較電路B Y C 1， 2輸入〇R電路〇R 2所構成 〇 經濟部智慧財產局員工消費合作社印製 行位址比較電路群Β X C G 0是由4個上位行位址比 較電路Β X U C 1所構成，行位址比較電路Β X U C 1會 分別記憶4位元的救濟行位址，比較所被輸入之行位址 Β X內的上位4位元Β X 9〜Β X 1 2，然後輸出行位址 比較結果R M U 〇〜R M U 3。此行位址比較電路 Β X U C 1是對應於後述之墊單位的區塊救濟。又，行位 址比較電路群Β X C G 2是由4個行位址比較電路 Β X C 1所構成，行位址比較電路Β X C 1會分別記憶 1 1位元的救濟行位址，比較所被輸入之行位址Β X的 1 1位元Β X 2〜Β X 1 2，然後輸出行位址比較結果 R Μ 4〜R Μ 7。由於此行位址比較電路Β X C 1是進行 比上位行位址比較電路Β X U C 1還要多7位元之1 1位 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） - 17· 509952 經濟部智慧財產局員工消費合作社印製 kl _B7_五、發明説明（15) 元的比較，因此該部份會以較小的單位，亦即以副陣列的 1 2 8分之1的單位來進行區塊救濟。這是對應於後述所 謂的位元救濟。又，控制電路R M C 〇是由2個的4輸入 N〇R電路NOR4，及2輸入NAND電路NAXD2 ，以及4個的2輸入A N D電路A N D 2所構成。行位址 比較結果RMU 〇〜RMU 3及RM4〜RM7的邏輯和 可在輸出R Μ A 〇中取得。此輸出信號R Μ A 〇是針對所 被輸入的行位址B X顯示有無進行置換之救濟列位址。並 且，當行位址比較結果R Μ 4〜R Μ 7皆爲“ 0 ”時，節 點（node ) R M A 2 b會形成“ 1 ” ，且在行位址判定結 果R Μ 〇〜R Μ 3中輸出行位址比較結果R M U 〇〜 R M U 3，當行位址比較結果R Μ 4〜R Μ 7皆爲“ 1 ” 時，節點R M A 2 b會形成“ 0 ” ，且行位址判定結果 R Μ 0〜R Μ 3爲“ 0 ” 。藉此，行位址比較結果R Μ 4 〜R Μ 7會比行位址比較結果R M U 〇〜R M U 3來得優 先，這與上述實施例同樣的可避免置換端競爭。又，救濟 列位址選擇電路群R B Y S G 0是由8個位址選擇電路 R B Y S 1所構成，對應於所被輸入的行位址比較結果 R Μ 0〜R Μ 3及行位址比較結果R Μ 4〜R Μ 7，位址 選擇電路R B Y S 1會分別選擇救濟列位址R Β Υ 1 0〜 R Β Υ 8 0的各1位元。又，救濟列位址會各以1位元分 散記憶於位址選擇電路R B Y S 1中。亦即，記憶一個置 換的位址空間的保險絲（fuse )組是由：1個行位置比較 電路Β X U C 1或Β X C 1中的保險絲，及8個位址選擇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事 #1 項再填 裝— :寫本頁)

、1T -18- 509952 A7 B7 五、發明説明（16) (請先閱讀背面之注意事項再填寫本頁) 電路R B Y S 1中的各1個保險絲所構成。又，當控制信 號R Μ A 〇爲“ 1 ’’時，列位址比較電路b Y c 1會比較 救濟列位址R B Y 1 0〜R B Y 8 0與列位址B Y ( B Y 1〜B Y 8 )，且輸出比較結果R C Y〇。 行位址比較電路群B X C G 1，B X C G 3，控制電 路R M C 1，救濟列位址選擇電路群r b Y S G 1，列位 址比較電路B Y C 1會進行同樣的動作，然後輸出比較判 定結果R C Υ 1 。根據2輸入〇R電路〇R 2來取得2個 比較判定結果R C Υ 0，R C Υ 1的邏輯和，且輸出列系 救濟判定結果R Υ Η。以下，針對這些電路的更具體構成 及動作加以說明。 \第7圖是表示第6圖中的上位行位址比較電路 Β X U C 1的構成例。含5個的保險絲判定電路F D Y k ，FD9k〜FD12k，由控制電路RMCU，及4個 經濟部智慧財產局員工消費合作社印製 的1位元比較部A C 1，及N Μ〇S電晶體Μ N U E，及 閂鎖（latch )電路L C Β，及允許（enable )電路 RMUE所構成。控制電路RMCU是由2輸入NAND 閘極，反相器（inverter )及2輸入N〇R閘極所構成。1 位元比較部A C 1是由4個的N Μ 0 S電晶體及反相器所 構成。閂鎖電路L C Β是由2個的Ρ Μ〇S電晶體及反相 器所構成。允許電路RMUE是由反相器及2輸入NOR 閘極所構成。保險絲判定電路在不燒毀（blow )保險絲時 ，真實（true )輸出RBX9k會形成低位準，虛實輸出 R Β X 9 k b會形成高位準，相反的，當保險絲被燒毀時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- A7

509952 五、發明説明（17) ，真實（irUe)輸出RBX9k會形成高位準，虛實輪出 RBX9kb會形成低位準。該上位行位址比較電路 B X U C 1的動作，依保險絲判定電路ρ γ匕及 F D X 1 2 k判定保險絲是否被燒毀來大致分成三種_、 在保險絲判定電路FDYU，當保險絲被燒毀且其 輸出R Y R k爲高位準時，會比較行位址中的上位4位元 B X 9〜B X 1 2與記錄於4個保險絲判定電路 F D X 9 k〜F D X 1 2 k內的救濟位址。此刻，根據控 制電路R M C U，允許（enabie )信號RUEkb會形成 低位準，節點X U E k會根據復位（rese〇控制信號 R S T 0 b來卞以控制。在各1位元比較部A c 1內，若 保險絲判定電路的輸出（例如R B X 9 k )與被輸入的行 位址（例如B X 9 )不一致，則可藉各2個直列連接的 N Μ〇S電晶體來形成2個同時成爲〇N狀態的組合，形 成電路路徑。若復位控制信號R S Τ 〇 b形成高位準，則 節點X U E k會形成高位準，N Μ〇S電.晶體會形成〇N 狀態。若保險絲判定電路F D X 9 k〜F D X 1 2 k的輸 出RBX9k〜RBX1 2k與上位行位址BX9〜 B X 1 2的其中之一不一致，則節點X U H k會經由所對 應的1位元比較部A C 1而被放電。其結果，比較結果 R M U k爲形成低位準，亦即形成“ 0 “。又，若保險絲 判定電路FDX9k〜FDX1 2k的輸出RBX9k〜 R B X 1 2 k與上位行位址B X 9〜B X 1 2全部一致， 則通過1位元比較部A C 1的電流路徑不會形成，節點 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ΐ衣------1Τ----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產工消費合作社印製 -20- 509952 A7 B7 經濟部智慧財產^7員工消費合作社印製 五、發明説明（18) X U H k會藉閂鎖電路L C B而保持於高位準 比較結果R M U k爲形成高位準，亦即形成‘‘， 在保險絲判定電路F D Y k中，保險絲不被燒& 其輸出R Y R k爲低位準，以及在保險絲判定電^ ' F D X 1 2 k中，保險絲被燒毀，且其輸出r R γ ί D Λ 1 2 k 爲高位準時，比較結果R Μ U k不會依照行位址而形成“ 1 “。這將如後述對應於置換列選擇線全體之所謂的Y s 救濟。此情況，允許（enable )信號RUE k b會根據控 制電路R M C U而形成低位準，節點X U E k不會根據復 位（1· e s e t )控制信號R S T 〇 b而形成低位準。由於 N Μ〇S電晶體Μ N U E不會形成〇N狀態，因此節點 X U E k會根據閂鎖電路L C Β而被保持於高位準，且比 較結果R M U k會形成“ 1 “。 在保險絲判定電路F D Y k及F D X 1 2 k中，當保 險絲不被燒毀，且輸出R Y R k及R Β X 1 2 k爲低位準 時，比較結果R M U k不會依照行位址而形成“ 〇 “。這 將對應於不使用對應於其上位行位址比較電路Β X ϋ C 1 的保險絲組時。此情況，根據控制電路R M C U ,允許ft 號R U E k b會形成高位準，節點X U E k不會根據復位 控制信號R S T 0 b而形成低位準。由於N Μ〇S電晶體 Μ N U Ε不會形成〇Ν狀態，因此節點X U E k會根據閂 鎖電路L C B而被保持於高位準，但因爲允許信號 R U E k b爲高位準，所以比較結果R M U k會形成低位 準，亦即會形成“ 0 “。 其 东吉果， 且 -^^p-扣衣------1T----- f請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -21 - 509952 A7 B7 ___ 五、發明説明（19) (請先閱讀背面之注意事項再填寫本頁) 就此上位行位址比較電路而言，是利用動態型 C Μ〇S邏輯電路來縮小電路規模。並且，將在區塊救濟 時記憶救濟行位址R Β X 1 2 k的保險絲判定電路 F D X 1 2 k利用於判定有無使用Y S救濟，藉此來節約 保險絲數。 經濟部智慧財產局員工消費合作社印製 '’第8圖是表示第6圖中之行位址比較電路B X C 1的 構直例。包含1 2個的保險絲判定電路F D B k， FDX2k〜FDX12k，由控制電路RMC，及11 個的1位元比較部A C 1，及3個的N Μ〇S電晶體 Μ N L Ε，Μ Ν Μ Ε，Μ N U Ε，及3個的閂鎖電路 L C Β，及允許電路R Μ Ε所構成。在此，1位元比較部 A C 1及閂鎖電路L C Β是與第7圖相同構成。控制電路 R M C是由：3個的2輸入N A N D閘極，及2個的反相 器，以及2輸入N〇R閘極所形成。允許電路R Μ E是由 :3輸入N A N D閘極，及2輸入Ν〇R閘極所形成。該 上位行位址比較電路Β X C 1的動作，依保險絲判定電路 F D B k及F D X 2 k判定保險絲是否被燒毀來大致分成 下述之三種類。 在保險絲判定電路F D B k中，當保險絲被燒毀且其 輸出R B R k爲高位準時，會比較行位址Β X 2〜 Β X 1 2與記錄於1 1個保險絲判定電路F D X 2 k〜 F D X 1 2 k內的救濟位址。此刻，根據控制電路R M C ，允許（enable )信號R Y E k b會形成低位準，節點 X M L E k會根據復位控制信號R S T 0 b來予以控制。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -22- 509952 A7 B7 五、發明説明（20) (請先閲讀背面之注意事項再填寫本頁} 若復位控制信號R S T 0 b形成高位準，則節點 X M L E k , X u E k會形成高位準，N Μ〇S電晶體 Μ N L Ε，Μ Ν Μ Ε，Μ N U Ε會形成〇Ν狀態。若保險 絲判定電路F D X 2 k〜F D X 4 k的輸出R β X 2 k〜 RBX4 k與行位址BX2〜BX4的其中之一不一致， 則節點X L H k會經由所對應的1位元比較部A C 1而被 放電。又，若保險絲判定電路F D X 2 k〜F D X 4 k的 輸出RBX2 k〜RBX4k與行位址BX2〜BX4全 部一致，則通過1位元比較部A C 1的電流路徑不會形成 ，節點X L H k會藉閂鎖電路L C B而保持於高位準。同 樣的，若保險絲判定電路F D X 5 k〜F D X 8 k的輸出 RBX5 k〜RBX8 k與行位址BX5〜BX8的其中 之一不一致，則節點X Μ H k會形成低位準，若全部—致 ,則節點X Μ H k會被保持於高位準。又，若保險絲判定 電路FDX9k〜FDX1 2k的輸出RBX9k〜 經濟部智慧財產局員工消費合作社印製 R B X 1 2 k與行位址B X 5〜B X 8的其中之一不一致 ，則節點X M U k會形成低位準，若全部一致，則節點 X U H k會被保持於高位準。由於允許信號r γ e k b爲 低位準，因此會在允許電路R Μ E取邏輯乘積，若節點 X L H k，X Μ H k , X U Η k全體爲高位準，則比較結 果R M k會形成局位準，若皆爲低位準，則比較結果 R M k會形成低位準。亦即，針對行位址b X 2〜 B X 1 2與記錄於1 1個保險絲判定電路F D X 2 k〜 F D X 1 2 k內的救濟位址進行比較的結果可自比較結果 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- ^>09952 A7 ____ _ B7___ 五、發明説明（21) R M k中取得。 在保險絲判定電路F D B k中，保險絲不被燒毀，且 其輸出R B R k爲低位準，以及在保險絲判定電路 F D X 2 k中，保險絲被燒毀，且其輸出R B X 2 k爲高 位準時，會比較行位址中的上位4位元B X 9〜B X 1 2 與記錄於4個保險絲判定電路F D X 9 k〜F D X 1 2 k 內的救濟位址。此情況會形成與第7圖的上位行位址相同 的機能，對應於各墊（mat )的區塊救濟。又，此情況， 根據控制電路R M C，允許信號R U E k b會形成低位準 ，節點X M L E k也會形成低位準，但節點X U E k是根 據復位控制信號R S T 〇 b而予以控制。由於N Μ〇S電 晶體Μ N L Ε，Μ Ν Μ Ε不會形成〇Ν狀態，因此節點 X L H k，X Μ H k不會依照行位址而被保持於高位準。 另一方面，若保險絲判定電路F D X 9 k〜F D X 1 2 k 的輸出RBX9k〜RBX1 2k與行位址BX5〜 B X 8的其中之一不一致，則節點X U H k會形成低位準 ，若全部一致，則節點X U H k會被保持於高位準。比較 結果R M U k會形成“ 1 “。由於允許信號R U E k b會 形成低位準，因此根據允許電路R Μ E，節點X U H k的 値會作爲比較結果R M k而輸出。亦即，針對行位址 B X 9〜B X 1 2與記錄於4個保險絲判定電路 F D X 9 k〜F D X 1 2 k內的救濟位址進行比較的結果 可自比較結果R M k中取得。 在保險絲判定電路F D B k及F D X 2 k中，保險絲 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -24 - (請先閱讀背面之注意事 項再填 :寫本頁) 經濟部智慧財產局8工消費合作社印製 509952 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（22) 不被燒毀，且其輸出R B R k及R B X 2 k爲低位準時， 比較結果R M U k不會依照行位址而形成“ 〇 ·‘ ：這將對 應於不使用對應於該行位址比較電路B X C 1的保險絲組 時。此情況，根據控制電路R M C U，允許信號 RYEkb會形成高位準，節點XNLEk， XUEk不 會根據復位控制信號R S T 0 b而形成低位準。由於 NMOS電晶體MNLE, MNME，MNUE不會形成 〇N狀態，因此節點X L H k，X Μ H k，X U Η k會根 據閂鎖電路L C B而被保持於高位準，但因爲允許信號 RYE kb爲高位準，所以比較結果RMk會形成低位準 ，亦即會形成“ 0 “。 此行位址比較電路亦與第7圖所示之上位行位址比較 電路B X U C 1同樣的，可利用動態型C Μ〇S邏輯電路 來縮小電路規模。但，由於進行比較的位元數較多，因此 將動態電路分成三份，而使能夠進行安定的動作。並且， 將在區塊救濟時記憶救濟行位址R Β X 2 k的保險絲判定 電路F D X 2 k利用於判定有無使用Y S救濟，藉此來節 約保險絲數。 第9圖是表示第7及8圖中之保險絲判定電路的構成 例。該保險絲判定電路是由：保險絲F U S E，N Μ〇S 電晶體ΜΝ4，ΜΝ5，及CMOS反相器INV2所構 成。保險絲F U S E可以配線層等來實現，藉由雷射等來 選擇性地予以切斷。 該保險絲判定電路會進行下述動作。在允許信號 (請先閱讀背面之注意事 4 -項再填 裝— 寫本頁) 訂 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） -25- 509952 A7 B7 五、發明説明（23) (請先閱讀背面之注意事項再填寫本頁) FEb爲高位準間，且NMOS電晶體Μ N 4爲〇X狀態 下，當保險絲F ϋ S Ε被切斷時，會使虛實輸出F 〇 b復 位成低位準，以及使真實輸出F0復位成高位準。若允許 信號F E形成高位準，則N Μ〇S電晶體Μ N 4會形成 〇Ν狀態。當保險絲F U S Ε未被切斷時，虛實輸出 F 〇 b會形成高位準，使真實輸出F 0會形成低位準。另 一方面，當保險絲F U S E被切斷時，會根據Ν Μ〇S電 晶體Μ Ν 5來使虛實輸出F 〇 b保持於低位準，以及根據 反相器I Ν V 2來使真實輸出F 0保持於高位準。 當保險絲F U S E未被切斷時，在允許信號F E b爲 高位準間，貫通電流會流動。若縮小Ν Μ〇S電晶體的閘 極寬及增大閘極長，則雖貫通電流會變小，但佈局面積卻 會變大。由於本發明可以較少的保險絲數來有效率地進行 救濟，因此可縮小保險絲判定電路的數量，甚至該貫通電 流的問題亦可減輕。 經濟部智慧財產局員工消費合作社印製 就此保險絲判定電路而言，由於在爲了使輸出形成全 振幅時可利用必要的C Μ〇S反相器I Ν V來取得相輔的 輸出，因此適合於第7及8圖所示之利用相輔的保險絲判 定結果之構成。並且，如第7圖中的F D Υ Κ所示，只要 真實輸出的判定結果即可時，僅利用輸出F 〇即可。 又，亦可利用由電容器所構成的抗保險絲（anti-fuse )來取代保險絲。該情況，由於可電氣性的燒毀，因此不 需要設置一供雷射進行燒毀的開口部，進而能夠使製程簡 略化。並且，該情況具有即使在封裝後也能夠進行燒毀之 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 509952 A7 _ B7 五、發明説明（24) (請先閱讀背面之注意事項再填寫本頁) 功效。但，抗保險絲判定電路與通常的保險絲判定電路相 較下，不但元件數較多，而且必需將電晶體的R寸設定成 能夠使形成燒毀時的電流路徑的電晶體形成非常低的阻抗 ，以及使決定判定時的負荷阻抗的電晶體形成非常高的阻 抗，因此其面積會變大。由於本發明的救濟方式可以較少 的保險絲數來實現有效率的缺陷救濟，減輕抗保險絲判定 電路的面積問題，因此非常合適於利用抗保險絲判定電路 的救濟判定電路。 經濟部智慧財產局員工消費合作社印製 第1 0圖是表示位址選擇電路R B Y S 1的構成例。 是由：8個保險絲F y j 0〜F y j 了，及9個N Μ〇S 電晶體Μ Ν Ε，Μ Y j 0〜Μ Y j 7，及附有閂鎖機能的 反相器L C I所構成。該附有閂鎖機能的反相器L C I是 由2個P Μ〇S電晶體及反相器所構成。按照行位址判定 結果R Μ 0〜R Μ 3灰行位址比較結果R Μ 4〜R Μ 7來 選擇根據保險絲而被記憶的救濟列位址。又，以行位址判 定結果RM0〜RM3及行位址比較結果RM4〜RM7 中僅一個爲高位準，其他爲低位準，或全部形成低位準之 方式來設定行位址比較電路Β X U C 1，Β X C 1的保險 絲。 待機時，使復位信號R S T b形成低準位，然後將節 點R Β Y j 0 b復位成高準位，將輸出節點R Β Y ^復位 成低準位。例如，當行位址判定結果R Μ 〇爲高位準，其 他爲低位準時，若復位信號R S T b形成高準位，則 N Μ〇S電晶體Μ N E會形成Ο N狀態，只要保險絲 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐) _ -27- 509952 A7 B7 五、發明説明（25) (請先閱讀背面之注意事項再填寫本頁) F y j 0不被燒毀（blow )，節點R B Y j b會被放電成 低位準，輸出節點R Β γ j會根據附有閂鎖機能的反相器 L c I而形成高位準。若保險絲；p y j 〇被燒毀，則節點 R B Y ^ b會根據附有閂鎖機能的反相器l C I而形成高 位準，而輸出節點R Β γ」·會被保持於低位準。 藉由如此利用含保險絲的動態復合閘極，將可使救濟 列位址選擇的複雜邏輯電路能夠實現較小的電路規模。甚 至，因爲復位信號R S T b到形成高準位爲止，N Μ〇S 電晶體Μ Ν Ε會形成〇f F狀態，所以與第9圖所示的保 險絲判定電路不同，不會有貫通電流的問題。 又，亦可將第1 〇圖的保險絲置換成抗保險絲.，然後 追加燒毀控制用的電晶體等，藉此來利用抗保險絲，而非 保險絲。又，亦可取代第1 〇圖中的保險絲，而設置 Ν Μ 0 S電晶體，以抗保險絲判定電路的輸出來控制其閘 極。此情況，燒毀抗保險絲之電路的構成容易。 經濟部智慧財產局員工消費合作社印製 第1 1圖是表示第6圖所示之列位址比較電路 B Y C 1的構成例。是由8個的排他性Ν〇R電路 XN OR，及9輸入AND電路AND 9所構成，該9輸 入AND電路AND 9是由3個的3輸入NAND閘極與 3輸入N〇R閘極所構成。使用8個的排他性N〇R電路 X N〇R來1位元1位元地比較救濟列位址r b Y 1 1〜 RBY8 1 。針對其結果與輸入信號RMA i，以9輸入 A N D電路A N D 9來取邏輯乘積，然後輸出比較判定結 果R C Y i 。在此，藉由取得輸入信號R M A i (顯示有 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -28 - 509952 A7 _B7____ 五、發明説明（26) (請先閱讀背面之注意事項再填寫本頁) 無救濟列位址）與邏輯乘積，當行位址判定結果R M 〇〜 R Μ 3及行位址比較結果R Μ 4〜R Μ 7皆爲低位準時， 使比較判定結果R C Υ :成爲低位準。 該列位址比較電路是在列預解碼位址B Y被輸入後動 作，形成決定來自第5圖的讀出指令R的存取時間之臨界 脈衝（critical pulse )。在此，藉由靜態C Μ〇S電路來 構成，而使不須定時界限（timing margin )來縮小延遲時 間。另一方面，使讀出指令R前動作的行位址比較電路 BXUC1, ：6又〔1或位址選擇電路118¥3 1形成動 態電路，而來縮小電路規模，這將可在不含於臨界脈衝中 充分地確保定時界限下使安定動作。 爲了說明上述具體的列系缺陷救濟判定電路Y R的分 配任務，而以第4圖中的電路區塊來具體表示與列系動作 相關的構成。 第1 2圖是表示第4圖所示之列預解碼器Y P D的構 成例。如上述，針對列位址B Y 1〜B Y 8進行預解碼， 而來將列預解碼位址C Y 2 0〜C Y 2 3， C Y 5〇〜 經濟部智慧財產局員工消費合作社印製 C Y 5 7， C Y 8〇〜C Y 8 7供應給第4圖之記憶體陣 列M A R中的列解碼器。是由：對列位址B Y 1， B Y 2 進行預解碼，而輸出列預解碼位址C Y 2 0〜C Y 2 3的 2位元預解碼器Y P D 2，及對列位址B Y 3〜B Y 5或 B Y 6〜B Y 8進行預解碼，而輸出列預解碼位址 CY50〜CY57或CY80〜CY87的2個2位元 預解碼器YPD2所構成。又，2位元預解碼器YPD2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29 - 509952 A7 B7 五、發明説明（27) (請先閲讀背面之注意事項再填寫本頁) 是由3個反相器及4個的3輸入A N D電路a N D 3 P所 構成，該4個的3輸入A N D電路A N D 3 P是分別由3 輸入N A N D鬧極及反相器所形成。並且，以反相器來使 列系缺陷救濟判定電路Y R的列系缺陷救濟判定結果 R Y Η反相，及以3輸入A N D電路A N D 3 P來取列位 址B Y 1或其反相信號及列位址B Y 2或其反相信號的邏 輯乘積，而作爲列預解碼位址C Y 2 0〜C Y 2 3來輸出 。亦即，若列系缺陷救濟判定結果R Y Η爲高位準，則會 使所有的列預解碼位址C Υ 2 0〜C Υ 2 3形成低位準， 若列系缺陷救濟判定結果R Υ Η爲低位準，則會對應於列 位址Β Υ 1，Β Υ 2來使所有的列預解碼位址c Υ 2〇〜 C Υ 2 3的其中之一個形成高位準。又，3位元預解碼器 Y P D 3是由3個反相器及8個3輸入A N D電路 A N D 3 P所構成，針對所被輸入的列位址3位元進行預 解碼而輸出。 經濟部智慧財產局員工消費合作社印製 藉由2位元預解碼器Y P D 2，當列系缺陷救濟判定 結果R Υ Η爲高位準時，會使所有列預解碼位址C Y 2 0 〜C Υ 2 3形成低位準，且如後述，將正常的列選擇線置 換成冗長列選擇線時，會停止正常的列選擇線的動作。在 此，列位址信號C Υ 5 0〜C Υ 5 7，C Υ 8 0〜 C Υ 8 7不會依照列系缺陷救濟判定結果RYH而輸出， 藉此不會在2個3位元預解碼器Y P D 3中供給列系缺陷 救濟判定結果R Υ Η，而使連接於列系缺陷救濟判定結果 R Υ Η的負荷縮小，進而能夠縮小臨界脈衝的延遲時間。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -30- 509952 A7 B7 五、發明説明（28) (請先閱讀背面之注意事項再填寫本頁) 第1 3圖是表示第4圖中之記憶體陣列M A R的構吱 例。在此，記憶格被配置成矩陣狀的記憶體陣列會被分割 成1 6個的墊M C A 〇〜M C A 1 5。並且，在各墊的兩 側設有感應放大器部S A B 〇〜s A B 1 6。而且，對應 於墊MCA 〇〜MCA 1 5而設有行解碼器X DECO〜 X D E C 1 5，對應於感應放大器部S A B 〇〜 SAB 1 6而設有感應放大器控制電路SAC 〇〜 S A C 1 6。在此，列解碼器Y D E C及冗長列驅動器 RYD2是共通於所被分割的墊MCA0〜MCA7，選 擇性地驅動2 5 6條的列選擇線Y S 0〜Y S 2 5 5及2 條的冗長列選擇線R Y S 〇，R Y S 1。第6〜1 1圖所 示之列系救濟判定電路Y R及第1 2圖的列預解碼器 Y P D是對應於列選擇線及冗長列選擇線的條數。例如， 之所以在第4圖的比較判定結果爲2個，那是因爲 R C Y 0，R D Y 1分別1對1對應於冗長列選擇線 RYSO，RYS1。 經濟部智慧財產局g(工消費合作社印製 第1 4圖是表示第9圖中之列解碼器YD E C及冗長 列驅動器R Y D 2的構成例。列解碼器Y D E C爲了能夠 選擇列選擇線Y S 〇〜Y S 2 5 5來進行解碼，而由 N A N D閘極與反相器所形成的2輸入A N D電路 AND21，AND22會分別多數設置。並且，會被輸 入對列位址2位元進行預解碼後的列位址信號C Y 2 0〜 C Y 2 3，及各對3位元進行預解碼後的列位址信號 CY50〜CY57， CY80〜CY87。首先，利用 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） 509952 Α7 Β7 五、發明説明（29) (請先閱讀背面之注意事項再填寫本頁) A N D電路A N D 2 1來取C Y 5〇〜C Y 5 7與 C Y 8 0〜C Y 8 7的其中之一邏輯乘積，以及利用 AND電路AND2 2來取AND電路AND2 1的輸出 與C Y 2 0〜c Y 2 3的其中之一邏輯乘積，藉此了位元 分量的解碼會被進行，而使能夠選擇2 5 5條列選擇線 Y S 0〜Y S 5 1 1中所期望的1條。並且，在冗長列驅 動器R Y D 2中爲了驅動冗長列選擇線R Y S 0， R Y S 1，而設有2個2段連接反相器的緩衝電路 B U F 2。 第1 5圖是表示第1 3圖中之感應放大器部S A B 1 及墊M C A 1的構成例。墊M C A 1是形成周知的折回型 位元線構成，亦即在位元線對B L 0 t與B L 0 b， B L 0 t與B L 〇 b、、、的其中一方與字元線W L 〇， W L 1 、、、的交點配置有記憶格M C。記憶格M C是由 經濟部智慧財產¾員工消費合作社印製 1個Ν Μ〇S電晶體與1個儲存電容所形成之1電晶體 1電容器型記憶格。感應放大器部S A Β 1爲2個墊 MCAO及MCA1共有，是由共同閘極SHL〇， SHL1 、、、及 SHRO， SHR1 、、、，預充電電 路PC〇，PC1 、、、，感應放大器SA〇，SA1 、 、、，輸出入閘極I〇G 〇， I〇G 1 、、、所構成。預 充電電路P C 〇，P C 1、、、是將兩側的墊M C A 〇及 M C A 1內的位元線對予以預充電成預充電電壓Η V C。 共同閘極SHLO， SHL1、、、及SHRO， SHR1、、、是與墊MCAO及MCA1的其中一方內 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 509952 A7 B7 五、發明説明（3〇) 的位元線對及感應放大器連接，且與他方內的位元線對分 離。在連接於感應放大器部的墊內，藉由其中之一字元線 被選擇驅動，信號會從記憶格M C讀出至各位元線對 BL〇t與BL〇b， BL〇t與BL〇b、、、，且利 用感應放大器S A 〇， S A 1來予以放大。輸出入閘極 I〇G 〇， I〇G 1 、、、是根據列選擇線Y S〇， Y S 1 、、、而選擇，將所期望的感應放大器連接於輸出 線對I 〇 〇 t與I 〇〇b， I 0 1 t與I 〇 1 b 。在此所 示的例子是列選擇線被配置於感應放大器部內的每2個感 應放大器，亦即墊內的每4對位兀線。藉由將此列選擇線 置換成冗長列選擇線，而使能夠由輸出線對I 〇 〇 t與 I 0 0 b， I 〇 1 t與I 0 1 b來置換進行資料收受的感 應放大器，進而配夠將不良記憶格置換成冗長記憶格來進 行救濟。 第1 6圖是表示以上所述構成之列選擇線的置換例。 藉由將列選擇線置換成冗長列選擇線，而來將各墊的位元 線置換成冗長位兀線，且將缺陷部的記憶格群置換成几長 記憶格群。將向右上斜線模樣的剖面領域R P 0 A予以置 換成向右下斜線模樣的剖面領域R P D A。冗長列選擇線 R Y S 0，R Y S 1是分別以8處來置換列選擇線。混合 區塊救濟（以連續的兩個墊爲單位）與位元救濟（較小的 單位）。換言之，混合著··於1個墊中以根據列位址信號 而選擇的資料線爲一單位進行置換的區塊救濟，及於1個 墊中以根據列位址信號而選擇的資料線與預定數的字元線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 (請先閱讀背面之注意事 項再填. 寫本頁) 經濟部智慈財產苟8工消費合作社印製 -33- 509952 Μ Β7 i、發明説明（31) 之交叉領域爲一單位進行置換的位元救濟。例如，在墊 M c A 〇中是以副陣列的1 2 8分之1的單位來置換列選 擇線。這可利用第4圖中的行位址比較電路B x c 1來進 行控制，而實現所謂的位元救濟，合適於記憶格的缺陷救 濟。並且，在墊M C A 2中是以墊單位來置換列選擇線° 此類的置換可利用第4圖中的上位行位址比較電路 B X U C 1來進行控制，適合於位元線的缺陷救濟。在此 ，亦可以冗長列選擇線R Y S 〇，R Y S 1來置換連續2 條的列選擇線，而使能夠對應於位元線間的短路。並且， 如墊M C A 4，M C A 5所示，亦可於連續的2個墊置換 相同的列選擇線，而使能夠對應於感應放大器的缺陷。 如墊M C A 4所示，優先進行位元救濟，然後從中進 行區塊救濟，藉此而能夠利用位元救濟用的行位址比較電 路B X C 1與區塊救濟用的上位行位址比較電路 B X U C 1來實現與2個位元救濟份量同等的置換。又， 如墊M C A 8所示，亦可於1個墊內進行2個位元救濟。 這對於在冗長列選擇線所被選擇的冗長記憶格中有缺陷時 有效。又，如墊M C A 1 2所示，亦可以2條冗長列選擇 線R Y S 〇，R Y S 1的雙方來進行位元救濟與從中拔取 區塊救濟。 當位兀線的缺陷較多時，儿長列選擇線R γ S 1亦可 於5個墊進行區塊救濟與從中拔取區塊救濟，以及在最大 8個墊進行墊單位的區塊救濟。就此圖例而言，例如可利 用位元救濟用的行位址比較電路B X C 1來進行墊 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事 項再填 :寫本頁) 經濟部智慧財產局員工消費合作钍印製 -34- 509952 A7 B7 五、發明説明（32) M C A 1 0的區塊救濟。 (請先閱讀背面之注意事項再填寫本頁) \第1 7圖是表示列選擇線的其他置換例。在此是不依 照行位址來將1條列選擇線置換成冗長列選擇線R γ s 1 。藉由如此所謂的Y S置換，將可對應於列選擇線或列解 碼器的缺陷。此刻，可以冗長列選擇線R Y S 0來救濟8 處的缺陷。在此，如墊M C A 4，M C A 1 2所示，亦可 以1個墊來救濟複數個缺陷。 經濟部智慧財產局員工消費合作社印製 如以上所述，本實施例的列系救濟方式可進行圓滑的 救濟。又，由於保險絲的數量少，因此不但晶片面積增加 少，且可藉高救濟效率來提高良品率，甚至能夠降低 S D R A Μ的製造成本。在此，雖是針對列選擇線爲 2 5 6條，冗長列選擇線爲2條等所顯示的具體數値來加 以說明，但並非只限於此，其他數値時亦有效。又，以上 所示構成，雖能以1個份量的墊作爲區塊救濟的基本單位 ，而擴張成2個份量的墊，但並非只限於此，亦可以2個 份量等複數個的墊作爲區塊救濟的基本單位，而擴張成複 數倍的墊。又，以上雖是以S D R A Μ爲例，但本實施例 是有關記憶體陣列的缺陷救濟者，對高速頁模式等其他的 D R A Μ亦可取得同樣的效果。甚至亦可適用於d R A Μ 以外的記憶體。以下所示的實施例亦相同。 (實施例4 ) 利用第1 8〜2 1圖來說明列系區塊救濟的其他實施 例。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -35· 509952 A7 B7 五、發明説明（33) 此實施例的特徵爲：可在保險絲進行程式化而來決定 到底要將位元救濟可能的保險絲組利用於2條冗長列選擇 線的其中哪一條。 第4圖所示之S D R A Μ全體的構成，或第1 2圖之 列預解碼器Y P D，第1 3〜1 5圖所示之記憶體陣列 M A R的構成，是與利用第4〜1 7圖所述的方式相同。 第1 8圖是表示列系救濟電路的其他構成例，和第6 圖所示的列系救濟電路相同，作爲第4圖中的Y R用。此 爲輸出能夠分別對最大8個合計1 2個以內的置換進行控 制之2個的比較判定結果R C Y 0，R C Y 1的構成例。 是由3個行位址比較電路群B X C G 0，B X C G 1， B X C G 2 2，行位址比較結果的控制電路R M C 2，救 濟列位址選擇電路群R B Y S G 2， 2個列位址比較電路 BYC1， 2輸入OR電路OR2所構成。 和第6圖同樣的，行位址比較電路群B X C G〇， B X C G 1是分別由4個上位行位址比較電路B X U C 1 、所構成。行位址比較電路B X U C 1的構成如第7圖所示 ，分別記憶4位元的救濟行位址，比較所被輸入之行位址 B X中的上位4位元B X 9〜B X 1 2，然後輸出行位址 比較結果RMU0〜RMU3， RMU8〜RMU11。 又，行位址比較電路群B X C G 2 2是由4個行位址比較 電路B X C 2所構成，行位址比較電路B X C 2會分別記 憶1 1位元的救濟行位址，比較所被輸入之行位址B X的 1 1位元B X 2〜B X 1 2，然後輸出行位址比較結果 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事 項再填‘ :寫本頁) 經濟部智慧財產局員工消費合作社印製 -36- 509952 Α7 Β7 五、發明説明（34) R Μ 4 0 〜R Μ 7 0，R Μ 4 1 〜R M 7 1 ς 在此，行位 址比較結果R Μ 4 0〜R Μ 7 〇是有關比較判定結果 RCY0，行位址比較結果RM4 1〜RM7 1是有關比 較判定結果R C Υ 0。又，控制電路R M C 2疋：由4個的 4輸入Ν〇R電路Ν〇R 4，及2個的2輸入N A N D電 路N A N D 2，及8個的2輸入A N D電路A N D 2所構 成。行位址比較結果R Μ ϋ 0〜R Μ ϋ 3及R Μ 4 0〜 RM7 0的邏輯和可在輸出RMA0中取得，RMl]8〜 RMU11及RM41〜RM71的邏輯和可在輸出 R M A 1中取得。此輸出信號R M A 0，R M A 1是分別 在2個的列位址比較電路B Y C 1中對所輸入的行位址 B X顯示有無進行比較之救濟列位址。並且，當行位址比 較結果R Μ 4 0〜R Μ 7 0皆爲“ 〇 ”時，節點 R Μ A 2 0 b會形成“ 1 ” ，且在行位址判定結果R Μ 〇 〜R Μ 3中輸出行位址比較結果R Μ υ 〇〜R Μ υ 3，當 行位址比較結果R M U 4 0〜R M U 7 0皆爲“ 1 ”時， 節點R Μ A 2 0 b會形成“ 0 ” ，且行位址判定結果 R Μ 〇〜R Μ 3爲“ 0 ” 。同樣的，藉由節點 R M A 2 1 b來控制行位址比較結果R Μ 8〜R Μ 1 1。 又，救濟列位址選擇電路群R B Y S G 2是由8個位址選 擇電路R B Y S 2所構成，對應於所被輸入的行位址比較 結果R Μ 〇〜R Μ 3，R Μ 8〜R Μ 1 1及行位址比較結 果RM40〜RM70，RM41〜RM71，位址選擇 電路R B Y S 2會分別選擇救濟列位址R Β Υ 1 〇〜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） (請先閱讀背面之注意事 •項再填· 寫本頁) 經濟部智慧財產局員工消費合作社印製 -37- 509952 A7 B7 五、發明説明（35) (請先閱讀背面之注意事項再填寫本頁) R B Y 8〇及R B Y 1 1〜R B Y 8 1的各1位元、又， 記憶一個置換的位址空間的保險絲組是由：1個行位置比 較電路B X U C 1或B X C 2中的保險絲，及8個位址選 擇電路R B ' S 2中的各1個保險絲所構成。又，列位址 比較電路B Y C 1的構成如第1 1圖所示，當控制信號 R Μ A 0，R M A 1爲“ 1 ”時，會比較救濟列位址 RBY1〇〜RBY80，尺8¥11〜尺3¥81與列 位址B Y ( B Y 1〜B Y 8 )，且輸出比較結果R c Y〇 ，RCY1。又，根據2輸入OR電路OR2來取得2個 比較判定結果R C Y 〇，R C Y 1的邏輯和，且輸出列系 救濟判定結果R Y Η。 經濟部智慧財產笱員工消費合作社印製 第1 9圖是表示第1 8圖中的行位址比較電路 Β X C 2的構成例。追加於第8圖所示之行位址比較電路 Β X C 1中，由保險絲判定電路F D R 1 k及選擇器 R M S L所構成。與行位址比較電路B X C 1中的1 2個 保險絲判定電路F D B k，F D X 2 k〜F D X 1 2 k合 倂，具有1 3個保險絲判定電路。選擇器R M S L是由2 個的2輸入N A N D閘極與2個的反相器所構成，對應於 保險絲判定電路F D R 1 k的輸出R Y 1 k b，R Y 1 k 來將行位址比較電路Β X C 1的輸出R M k予以輸出至2 個行位址比較結果R M k 〇，R M k 1的一方，且將另一 方當作“ 0 ” 。如此一來，在行位址比較電路的兩個輸出 選擇，能夠在不使電路規模增大的情況下實現。 第2 0圖是表示第1 8圖中的位址選擇電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38- ^952 A7 ------ B7_ 五、發明説明（36 ) R B Y S 2的構成例。是由：1 2個保險絲F y J〇〜 F y j 1 1，及1 5個Ν Μ〇S電晶體Μ N E〇， (請先閱讀背面之注意事項再填寫本頁) Μ N E 2，Μ N E 1 , Μ Y j 〇 〜Μ Y j 3，Μ Y j 4 0 〜Μ Y j 7 0，Μ Y j 4 1 〜Μ Y j 7 1，Μ Y j 8 〜 M Y j 1 1，及2個附有閂鎖機能的反相器L C I所構成 。該附有閂鎖機能的反相器L C I與第1 〇圖同樣的，是 由2個Ρ Μ〇S電晶體及反相器所構成。在此構成下按照 行位址判定結果R Μ 〇〜R Μ 3，R Μ 8〜R Μ 1 1及行 位址比較結果RM40〜RM70，RM4 1〜RM7 1 來選擇根據保險絲而被記憶的救濟列位址。又，以行位址 判定結果R Μ 〇〜R Μ 3及行位址比較結果R Μ 4 0〜 經濟部智慧財產局8工消費合作社印製 R Μ 7 0，或行位址判定結果R Μ 8〜R Μ 1 1及行位址 比較結果R Μ 4 1〜R Μ 7 1中僅一個爲高位準，其他爲 低位準，或全部形成低位準之方式來設定行位址比較電路 Β X U C 1 , Β X C 2的保險絲。又，根據第1 9圖所示 的行位址比較電路Β X C 2而輸出的行位址比較結果 RM40〜RM70， RM41〜RM71是分別在兩個 的行位址比較結果，例如在R Μ 4 0，R Μ 4 1，一方爲 高位準，另一方爲低位準，或雙方形成低位準。 待機時，使復位信號R S T b形成低準位，然後將節 點R Β Y j 〇 b , R Β Y j 1 b復位成高準位，將輸出節 點R Β Y j 〇，R Β Y j 1復位成低準位。若復位信號 R S T b形成高準位，則N Μ〇S電晶體Μ N E 0〜 Μ Ν Ε 2會形成〇Ν狀態，經由Ν Μ〇S電晶體與保險絲 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -39- 經濟部智慧財產局資工消費合作社印製 509952 A7 _____B7 五、發明説明（37 ) ’由輸出R B Y」〇，R B Y j 1來判定節點 R β Y」0 b , R B Y」1 b是否被放電。例如，行位址 判定結果R Μ〇與行位址比較結果r μ 4 1爲高位準，其 他爲低位準時，只要保險絲F y ^ 〇不被燒毀，節點 R β Y」〇 b會被放電成低位準，輸出節點r b Y 0會 根據附有閂鎖機能的反相器L C I而形成高位準，若保險 絲F y」〇被燒毀，則節點R b γ j 〇 b會根據附有閂鎖 機能的反相器L C I而形成高位準，而輸出節點 R B Y j 〇會被保持於低位準。並且，只要保險絲 F y」4不被燒毀，輸出節點R B Y ^ 1會形成高位準， 若保險絲F y j 4被燒毀，則輸出節點r b Y j 1會被保 持於低位準。 錯由如此利用含保險絲的動態復合闊極，將可使比第 1〇圖所示之救濟列位址選擇電路R B Y S 1還要複雜的 邏輯電路能夠實現較小的電路規模。此位址選擇電路 R β Y S 2要比2個分量的第1 0圖所示之救濟列位址選 擇電路R B Y S 1還能夠形成更小的佈局面積。 第2 1圖是表示利用第1 8圖所示之列救濟判定電路 時之列選擇線的置換例。與第1 6圖及第1 7圖同樣的， 將向右上斜線模樣的剖面領域R Ρ〇D予以置換成向右下 斜線模樣的剖面領域R P D Α。冗長列選擇線r γ S 〇， R \ S 1是以1 2處來置換列選擇線，且混合區塊救濟（ 以連續的兩個墊爲單位）與位元救濟（較小的單位）。如 墊M C A 4所示，優先進行位元救濟，然後從中進行區塊 本纸張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） --- -40- 1^-裝------訂------ (請先閱讀背面之注意事項再填寫本頁) 509952 A7 B7 五、發明説明（38) (請先閲讀背面之注意事項再填寫本頁} 救濟，藉此而能夠利用位元救濟用的行位址比較電路 B X C 2與區塊救濟用的上位行位址比較電路B X U C 1 來實現與2個位元救濟份量同等的置換。在此，是以冗長 列選擇線R Y S 0來進行如此的置換，且以冗長列選擇線 R Y s 1來進行通常的區塊救濟。就第1 8圖所示之列救 濟判定電路而言，因爲無論是在2條冗長線的哪一條皆可 分配位元救濟用的4個保險絲組，所以因位元線的缺陷等 而進行區塊救濟的墊中最大可執行5個位元救濟。並且， 如墊M C A 1 2所示，亦可在2條冗長列選擇線R Y S〇 ，R Y S 1的雙方進行位元救濟及從中拔取區塊救濟。 在本實施例中亦可實現第1 7圖所示的置換例。就第 1 7圖而言，是將1條列選擇線置換成冗長列選擇線 R Y s 1 。此刻，可同時將4個行位址比較電路B Y C 2 分配於冗長列選擇線R Y S 0，而以冗長列選擇線 R Y S 〇來救濟8處的缺陷。 就上述本實施例的列系救濟方式而言，由於無論在冗 長列線的何處皆可分配自由度高的位元救濟用保險絲組， 經濟部智慧財產局8工消費合作社印製 医1此可非常圓滑地進行救濟。尤其是本實施例的構成在合 適位元救濟的記億格缺陷數少時，可使浪費保險絲組的可 能性有效降低。 (實施例5 ) 利用第2 2〜2 4圖來說明列系救濟電路的其他實施 例。該實施例的特徵是依特定的順序來分類記憶進行區塊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -41 - 509952 A 7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（39) 救濟的救濟行位址，減少記憶救濟行位址的保險絲數」 在此，第4圖所示的S D R A Μ全體的構成，第1 2 圖的列預解碼器Y P D，及第1 3〜1 5圖所示的記憶體 陣列M A R的構成是與第4〜1 7圖所述的方式相同‘ 第2 2圖爲列系救濟電路的其他構成例，與第6圖所 示的列系救濟電路同樣的，作爲第4圖中的Y R用。但此 列系救濟電路中亦輸入行預解碼器X P D的輸出之墊選擇 信號M S。在此是表示用以輸出能夠分別對最大1 2個的 置換進行控制之2個的比較判定結果r c Υ 0，R C Υ 1 的構成例。並且，設有2個位址位移器M S S F〇， M S S F 1，而來取代第6圖所示之列系救濟電路Y R中 的行位址比較電路群Β X C G 〇，Β X C G 1 。其他則與 第6圖同樣的，是由2個行位址比較電路群Β X C G 2， Β X C G 3， 2個行位址比較結果的控制電路R S C〇， R S C 1，2個救濟列位址選擇電路群R Β Y S S 0， R Β Y S S 1，2個列位址比較電路Β Y C 1，2輸入 〇R .電路〇R 2所構成。 位址位移器M S S F 〇，M S S F 1，如後述是以特 定的順序來分類進行區塊救濟的行位址，然後藉由保險絲 予以記憶起，使對應輸入的墊選擇信號M S ( M S 0〜 M S 1 5 )位移，而作爲行位址比較結果R M S 0〜 RMS7， RMS12〜RMS19輸出。和第6圖同樣 的，行位址比較電路群Β X C G 2，Β X C G 3是由4個 行位址比較電路Β X C 1所構成。行位址比較電路 (請先閱讀背面之注意事 項再填 裝-- :寫本頁)

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本纸張尺度適用中國國家標準（CNS ) Α4規格（210x297^iTT •42- 經濟部智慧財產局員工消費合作社印製 509952 A7 B7_ 五、發明説明（4〇 ) B X C 1的構成如第8圖所示，分別記億1位元的救濟行 位址，比較所被輸入之行位址B X的1 1位元B X 2〜 B X 1 2 ,然後輸出行位址比較結果R S 8〜R S 1 1， RS20〜RS23。又，控制電路RSC〇， RSC1 是分別由8輸入N〇R電路N〇R 8，及4輸入N〇R電 路NOR4，及2輸入NAND電路NAND2，及8個 的2輸入A N D電路A N D 2所構成。雖與第6圖中的控 制電路R M C 〇，R M C 1所輸入的位址比較結果的個數 不同，但動作相同。亦即，行位址比較結果R M S 0〜 RMS7及RS8〜RSI 1的邏輯和可在輸出RSA0 中取得，行位址比較結果R M S 1 2〜R M S 1 9及 RS 2 0〜RS 2 3的邏輯和可在輸出RSA 1中取得。 並且，當行位址比較結果R S 8〜R S 1 1皆爲“ 0 ”時 ，節點R S A 2 b會形成“ 1 ” ，且在行位址判定結果 R S 〇〜R S 7中輸出行位址比較結果R M S 0〜 R M S 7，當行位址比較結果R S 8〜R S 1 1皆爲“ 1 ”時，節點R S A 2 b會形成“ 〇 ” ，且行位址判定結果 R S〇〜R S 7爲“ 0 ” 。同樣的，藉由節點R S A 3 b 來控制行位址比較結果R S 1 2〜R S 1 9。又，救濟列 位址選擇電路群R B Y S S 0，R B Y S S 1是由8個位 址選擇電路RBYS 3所構成。位址選擇電路s 3 雖所被輸入的行位址判定結果的個數不同，但可和胃1 〇 圖所示的位址選擇電路R B Y S 1同樣構成，分別選擇救 濟列位址RBY10〜RBY80及RBY1 1〜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------------ΙΤ----- (請先閱讀背面之注意事項再填寫本頁) -43- 509952 ”時，會 且輸出比 A7 B7 五、發明説明（41) R B Y 8 1的各1位元。依情況，亦可將1 2個@ ^ 成兩個部份，在各一半動態復合閘極取邏輯後取得邏:輯私1 。此情況，雖電路規模會若干變大，但可改善動f乍速度及 雜訊界限。又，列位址比較電路B Y C 1的構成如第1 1 圖所示，當控制信號R Μ A 0，R M A 1爲“ 比較救濟列位址R B Y 1 〇〜R B Y 8 Ο，R B λ R B Y 8 1與列位址B Y ( B Y 1〜B Y 8 ) 較結果R C Υ Ο，R C Υ 1。又，根據2輸入〇R電路 〇R 2來取得2個比較判定結果R C Y 0，R C Y I ^ Μ 輯和，且輸出列系救濟判定結果R Υ Η。 第2 3圖是表示使用Ν Μ〇S通路電晶體的位址位1移 器M S S F 0的構成例。位址位移器M S S F 1亦同樣被 構成。並將所被輸入的墊選擇信號M S ( M S 0〜 MS15)分成 MSO 〜MS7, MS8 〜MS15 的兩 個群組，且分別設置通路電晶體部。是由：輸入墊選擇信 號M S 0〜M S 7的輸入部A S I 8 L，輸入墊選擇信號 M S 8〜M S 1 5的輸入部A S I 8 U，輸出救濟墊位址 的比較結果R M S 〇〜R M S 7的輸出部A S 〇 8，在輸 入部A S I 4 L與輸出部A S 〇 8之間的8輸入8輸出的 通路電晶體部A S N L，在輸入部A S I 8 U與輸出部 A S 0 8之間的8輸入8輸出的通路電晶體部a S n U， 及實現Y S置換的通路電晶體部a S A 1，以及丨7個保 險絲判定電路F M S 〇〜F M S 1 5，F M S Α等所構成 裝 訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局Μ工消費合作社印製 -44- 經濟部智慧財產局員工消費合作社印製 509952 A7 ________ B7 五、發明説明（42 ) 輸入部A S I 8 L，A S I 8 U是分別由源極連接於 接地電壓v S S的8個N Μ〇S電晶體所構成。又，通路 電晶體部ASNL， ASNU是分別由64個NMOS電 晶體所構成。又，通路電晶體部A S N L是根據保險絲判 定電路F M S 7〜F M S 〇的保險絲判定結果R F S 7〜 RFSO， RFS6b〜RFS〇b來予以控制，通路電 晶體部A S N U是根據保險絲判定電路F M S 8〜 F M S 1 5的保險絲判定結果R F S 8〜R F S 1 5， RFS9b〜RFS15b來予以控制。又，通路電晶體 部A S A 1是由2個N Μ〇S電晶體所構成，是以保險絲 判定電路F M S Α的保險絲判定結果R F S Α與復位信號 R S T 〇 b來予以控制。又，通路電晶體部A S N L與 A S N U及A S A 1的輸出會在輸出部A S〇8的輸入端 子藉由線“或“（wired OR )來取邏輯和。輸出部 A S〇8是由8個位準保持反相器L C I所構成。 其動怍如以下所示進行。在進行行系的動作時，令復 位信號R S T〇b形成高位準，而使輸出部A S〇8內的 位準保持反相器L C I活性化。若墊選擇信號M S 〇〜 M S 7的其中之一形成高位準，則於輸出部的a S〇8內 所對應的N Μ〇S電晶體會導通，只要在通路電晶體部 A . S N L形成有往輸出部A S 0 8的電流路徑，其輸出便 會形成高位準。此刻，由於墊選擇信號M S 8〜M S 1 5 皆爲低位準，因此通過輸入部A S I 8 U及通路電晶體部 A S N U而未形成電流路徑。另一方面，若墊選擇信號 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） 裝 訂 (請先閱讀背面之注意事項再填寫本頁) -45 - 509952 Α7 Β7 五、發明説明（43) M S 8〜M S 1 5的其中之一形成高位準，則於緩衝部的 A S I 8 U內的其中之Ν Μ〇S電晶體會導通，只要在通 路電晶體部A S N U形成有往輸出部A S 0 8的電流路徑 ，其輸出便會形成高位準。此刻，由於墊選擇信號M S〇 〜MS 7皆爲低位準，因此通過輸入部AS 1 8 L及通路 電晶體部A S N L ΓΓΠ未形成電流路徑。又’通路電晶體部 A S N L 會依 R M S 0，R M S 1 、、、、R M S 7 的順 序來分配根據墊選擇信號MS0， MS1、 、 、MS7內 的保險絲判定結果所選擇者，相反的，通路電晶體部 A S N U 會依 R M S 7，R M S 6、、、、R M S 0 的順 序來分配根據塾選擇丨曰號MS 1 5，MS 1 4、、、 M S 8內的保險絲判定結果所選擇者。因此，只要能以記 憶合計8個以下的墊選擇信號之方式來將保險絲判定電路 設定成正確狀態，兩個以上的墊選擇信號便不會分配至相 同的位址位移器輸出。並且，當保險絲判定電路F M S A 的保險絲判定結果R F S A爲高位準時，比較結果 RMS 7會不依照墊選擇信號MS 〇〜MS 1 5而形成高 位準。 如此藉NM〇S通路電晶體邏輯（pass transistor logic) 的使用，將可以較少的元件數來構成位址位移器。並且， 以被輸入彼此互補的保險絲判定結果的2個N Μ 0 S電晶 體來實現第2圖中的3端子開關。而且，位準保持反相器 L C I會有效利用“若輸入開放則輸出低位準“來省去傳 達邏輯0的通路電晶體，減少元件數。又，將1 6個墊選 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事 •項再填 寫本頁) 經濟部智慧財產局員工消費合作社印製 -46- 經濟部智慧財產局員工消費合作社印製 509952 A7 B7 五、發明説明（44) 擇信號M S 0〜M S 1 5分成各8個的群族，且分別設置 迪路電晶體部，錯此而能夠構成2個8輸入8輸出的通路 電晶體，減少元件數（比使用1 6輸入8輸出的通路電晶 體部的構成還要少），進而能夠縮小佔有面積。又，於位 址位移器中雖多數的Ν Μ〇S通路電晶體會形成信號路徑 ，但由於此電路不會形成存取時間的臨界脈衝，因此延遲 時間不成問題。又，由於通路電晶體部A S N L， A S N U內的通路電晶體的閘極皆爲保險絲判定結果，事 先預定的値，因此不會有因通路電晶體部ASNL， A S N U的內部的寄生電容而造成錯誤動作之虞。在此， 因爲是將通路電晶體部分成兩個部份，而來減少從位準保 持反相器到接地電位V S S爲止之直列連接的N Μ 0 S電 晶體數，所以能夠進行安定且延遲時間小的動作。 第2 4圖是表示本實施例之列選擇線的置換例。與第 1 6圖同樣的，將向右上斜線模樣的剖面領域R Ρ 〇 Α予 以置換成向右下斜線模樣的剖面領域R P D A。冗長列選 擇線R Y S 0，R Y S 1是以1 2處來置換列選擇線，且 混合區塊救濟（以一個墊爲單位）與位元救濟（較小的單 位）。如墊M C A 4所示，優先進行位元救濟，然後從中 進行區塊救濟，藉此而能夠實現與2個位元救濟份量同等 的置換。在此，是在每條冗長列選擇線以8個墊來進行包 含從中拔取區塊救濟的區塊救濟。並且，以第2 3圖所示 之位址位移器來實現此8處置換的行位址比較。 第2 3圖所示之位址位移器的保險絲判定電路數爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------裝------訂------ (請先閱讀背面之注意事項再填寫本頁) -47- 509952 A7 _ _ _B7___ 五、發明説明（45 ) (請先閱讀背面之注意事項再填寫本頁) 1 7個。相對的，在第7圖所示之位址比較電路 B X U C 1中是使用5個保險絲判定電路，因此若使弔8 個位址比較電路B X U C 1，則保險絲判定電路會合計形 成4 0個。在此，本實施例是利用位址位移器以未達一半 的保險絲判定電路來實現和上述同等機能的行位址比較。 並且，與使用8個位址比較電路B X U C 1時相較下，位 址位移器所使用電晶體也會較少。在本實施例中，是利用 如此的特徵來擴大區塊救濟的保險絲組數。 依特定的順序來分類記億本實施例中所利用的救濟位 址的方式，雖適合於依各置換而有所不同的救濟時，但若 允許以複數個置換來進行位址救濟，則所實現的構成會變 得複雜。因此，就墊單位的列系區塊救濟而言，雖適合於 救濟行位址的記憶，但就位元救濟而言，所實現的構成會 變得複雜。本發明中是藉由導入從中拔取區塊救濟（使位 元救濟比區塊救濟來得優先）來使位元救濟與區塊救濟混 合，依救濟墊選擇信號特定的順序來分類記憶，減少記憶 救濟行位址的保險絲數。 經濟部智慧財產局員工消費合作社印^ (實施例6 ) 利用第2 5〜2 7圖來說明列系救濟電路的其他實施 例。該實施例的特徵是依特定的順序來分類記憶進行區塊 救濟的救濟行位址，減少記憶救濟行位址的保險絲數。 在此，第4圖所示的SDRAM全體的構成，第1 2 圖的列預解碼器Y P D，及第1 3〜1 5圖所示的記憶體 本紙張尺度適用中國國家標準（CNS )八4規格（210X29*7公餐] -48- 509952 A7 B7____ 五、發明説明（46 ) 陣列M A R的構成是與第4〜1 7圖所述的方式相同、 第2 5圖爲列系救濟電路的其他構成例，與第2 2 所示的列系救濟電路同樣的，亦輸入行預解碼器X p D的 輸出之記憶墊選擇信號M S，作爲第4圖中的Y R用。在 此亦表示使區塊救濟與位元救濟混合，而用以輸出能夠分 別對最大1 2個的置換進行控制之2個的比較判定結果 R C Y 〇，R C Y 1的構成例。但，區塊救濟的置換單位 爲形成2個墊。並且，設有2個〇R電路群MSPE〇， M S P P E 1，而來取代第2 2圖所示之列系救濟電路中 的位址位移器。〇R電路群MSPEO，MSPPE1是 分別由8個墊選擇信號〇R電路M S P所構成。其他則與 第2 2圖同樣的，是由2個行位址比較電路群Β X C G 2 ，Β X C G 3， 2個行位址比較結果的控制電路R P C 〇 ，R P C 1， 2個救濟列位址選擇電路群R B Y S Ρ 〇， R B Y S Ρ 1，2個列位址比較電路B Y C 1， 2輸入 〇R電路〇R 2所構成。控制電路R P C 〇， R p c 1， 救濟列位址選擇電路群R B Y S Ρ 〇，R B Y S Ρ 1是與 第2 2圖中的控制電路R S C 0，R S C 1 ,救濟列位址 選擇電路群RBYSSO，RBYSS1相同構成，且進 行同樣動作。又，列位址比較電路B Y C 1及2輸入〇R 電路0 R 2亦進行前述那樣的動作。 满2 6圖是表示墊選擇信號〇R電路M S P的構成例 。在此是以輸入墊選擇信號M S 〇，M S 1，輸出救濟判 定用墊選擇信號R Μ Ε 0時爲例。由保險絲判定電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事 •項再填 寫本頁) 經濟部智慧財產局員工消費合作社印製 -49- 509952 A7 B7 五、發明説明（47) (請先閱讀背面之注意事項再填寫本頁) F D £ 0及邏輯電路M s〇R (由2個2輸人X〇R閘極 所形成）所構成。當保險絲判定電路F D E 0判定保險絲 被燒毀，而使其保險絲判定結果r γ 1 k b成爲“ 〇 “時 ’ ‘以t运擇1目號M S 〇，M S 1的邏輯和作爲救濟判定 用塾进擇fg號r Μ Ε 〇而輸出。若保險絲判定結果 R \ 1 k b成爲“ 1 “，則不依照墊選擇信號μ S〇， M S 1，將墊選擇信號r μ Ε 〇當作“ 〇 “。 經濟部智慧財產局工消費合作社印製 ^ 2 7圖是表示本實施例之列選擇線的置換例。與第 1 6 ®同樣的，將向右上斜線模樣的剖面領域R p〇a予 以置換成向右下斜線模樣的剖面領域R P D A。冗長列選 擇線R Y S 〇，R Y S 1是以1 2處來置換列選擇線，且 混合區塊救濟（以連續2個墊爲單位）與位元救濟（較小 的單位）。換言之，混合著··於相鄰的2個墊中以根據列 位址信號而選擇的資料線爲一單位進行置換的區塊救濟， 及於1個墊中以根據列位址信號而選擇的資料線與預定數 的字元線之交叉領域爲一單位進行置換的位元救濟。又， 亦可爲以一個墊爲一單位來進行置換之區塊救濟。例如， 冗長列選擇線R Y S 〇在墊M C A 4中是被利用於位元救 濟及以1個墊爲單位的從中拔取區塊救濟。這可藉由優先 進行利用行位址比較電路B X C 1的墊M C A 5的區塊救 濟與墊M C A 4內的位元救濟來予以實現（封利用墊运擇 信號0 R電路M S P的墊M C A 4，M C A 5的區塊救濟 而言）。 在此實施例中雖未設置供以控制Y S救濟（不依照行 本纸張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） -50- 經濟部智慧財產局员工消費合作社印製 509952 Α7 _Β7__ _____^--- ' 五、發明説明（48) __ 位址來置換某列選擇線）的保險絲判定電路，{旦只要能以 1條冗長列選擇線全體來對相同的列位址進行區塊救濟， 便可實現所欲達成之目的。 第2 6圖所示之堃選擇信號〇R電路M S Ρ的保險絲 .. 霞電路數爲1個，可以8個保險絲判定電路來實現8個 區塊救濟的行位址判定。相對的，右使用8個第〖圖所示 之位址比較電路Β X ϋ C 1，則如前述保險絲判定電路會 合計形成4 0個。在此，於本實施例中是與第2 2圖所示 之列系救濟電路同樣的可以未達一半的保險絲判定電路來 實現和上述同等機能的行位址比較。由於與使用第2 3圖 之位址位移器的第2 2圖之列系救濟電路相較下’第2 6 圖所示之墊選擇信號〇R電路M s ρ的構成較爲單純’因 此電晶體數少。 若在每個墊中設置保險絲組，則保險絲組數會增多， 記憶救濟列位址的保險數會變多，但本實施例中是取墊選 擇信號的邏輯和來形成適當的個數。並且，藉由調整位元 救濟用的保險絲組數來使合計的保險絲組數能夠最適化。 ψ/實施例7 ) 第2 8圖是表示第2 5圖所示之列系救濟電路的變形 例.。其特徵乃將區塊救濟中對每2個墊置換列選擇線的情 況加以活用，而使能夠進行對應於感應放大器的缺陷之置 換。在此，亦使區塊救濟與位元救濟混合，設置〇R電路 群M S P〇1來取代第2 2圖所示之列系救濟電路中的 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公董） ------^-I-0-¾衣------1T----- (請先閱讀背面之注意事項再填寫本頁) •51 - A7 __B7_____ 五、發明説明（49) C3 *" (請先閱讀背面之注意事項再填寫本頁)

Rm路群MSPE1 。雖此〇R電路群MSPE1與第 2 b ®中的〇R電路群M S P〇1同樣的是由8個墊選擇 仏適〇R電路M S P所構成，但所被輸入的墊選擇信號白勺 遇合不同。其他則與第2 5圖相同，是由2個行位址比較 電路群Β X C G 2，Β X C G 3， 2個行位址比較結果的 控制電路R P C 〇，R P C 1， 2個救濟列位址選擇電路 群R B Y S Ρ 〇，R B Y S Ρ 1，2個列位址比較電路 BYC：1， 2輸入OR電路〇r2所構成。並且會進行與 第2 5圖的列系救濟電路相同的動作。 經濟部智慧財產苟員工消費合作社印製 第2 9圖是表不第2 8圖之列系救濟電路的列選擇線 的置換例。與第1 6圖等同樣的，是將向右上斜線模樣的 别囬領域R P〇A予以置換成向右下斜線模樣的剖面領域 R P D A。冗長列選擇線R Y s 〇，R γ s 1是分別以 1 2處來置換列選擇線，且混合區塊救濟（以連續的兩個 墊爲單位）與位元救濟（較小的單位）。換言之，混合著 •於相鄰的2個塾中以根據列位址信號而選擇的資料線爲 一單位進行置換的區塊救濟，及於1個墊中以根據列位址 信號而選擇的資料線與預定數的字元線之交叉領域爲一單 位進行置換的位元救濟。又，與第2 7圖所示之置換例同 樣的，亦可爲以一個墊爲一單位來進行置換之區塊救濟。 在此，於冗長列選擇線R Y S 〇與R Y s 1，以2個墊爲 單位的區塊救濟會偏離1個墊。例如，在冗長列選擇線 RYS0中是在墊MCA0與MCA1進行置換，相對的 在冗長列選擇線RY S 1中則是在墊MCA 1與MCA 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） •52- 509952 A7 B7 五、發明説明（50) (請先閲讀背面之注意事項再填寫本頁} 進行置換。如第1 3圖所示，由於在墊的彼此間分別配_ 有感應放大器部，因此藉由區塊救濟的進行，可利吊對π 長列選擇線R Y S 〇的1個區塊救濟來救濟配置於塾 M C A 1與M C A 2間的感應放大器部S A B 1內之感應 放大器的缺陷，以及可利用對冗長列選擇線R γ S丨的丄 個區塊救濟來救濟配置於墊M C A 1與M C A 2間的感應、 放大器部S A B 2內之感應放大器的缺陷。此區塊救濟可* 以使用1個保險絲組來實現，因此能夠有效活用保險絲，钽 〇 施例8 ) 經濟部智慧財4¾員工消費合作社印製 以上是針對將本發明適用於列系救濟的種種冗長方式 例加以說明。但，本發明並非只限於列系救濟，亦可適用 於行系救濟。第3 0圖是表示將本發明適用於行系救濟的 冗長方式例模式圖。是表示將字元線置換成冗長字元線， 含缺陷的兩個領域的記憶格群會分別置換成冗長記憶格群 之例。與第1圖所示之列系救濟同樣的，其特徵爲使第2 置換的置換領域縮小成比第1置換來得小，而以使第2置 換能夠優先之方式來進行置換判定。 對記憶格陣列N M C A設有冗長格陣列R M C X，藉 由救濟判定電路X R Ν來予以控制。記億格陣列N M C A 在N條的字元線W L s與Μ條的資料線D L s的交點設有 記憶格，根據行解碼器X D E C與列解碼器Y D E C來選 擇。冗長格陣列r M C X在Q 1條的冗長字元線R w L s -53- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 509952 A7 B7 五、發明説明（51) (請先閱讀背面之注意事項再填寫本頁) 與P條的資料線D L S的交點設有冗長記憶格，根據行冗 長行解碼器R X D與列解碼器Y D E C來選擇。又，行解 碼器X D E C是針對n位元的行位址A X進行解碼，由2 的η次方之N條的字元線來選擇性地驅動1條。又，列解 碼器Y D E C是針對m位元的列位址A Υ進行解碼，由2 的m次方之Μ條的資料線來選擇1條。又，冗長列解碼器 R X D是針對列位址A X中的q 1位元進行解碼，由2的 Q 1次方之Q 1條的冗長資料線來選擇1條。又，根據救 濟判定電路X R N的輸出之救濟判定結果r χ η來控制列 解碼器Y D E C與冗長列解碼器R X D，而使缺陷部 D F 1，D F 2的記憶格群置換成冗長記憶格群。 經濟部智慧財產局員工消費合作社印製 又，救濟判定電路X R C是由2個上位行位址比較電 路X C 1 ,及下位行位址比較電路X C 2，及反相器 I Ν V，2個2輸入A N D電路A N D 2，以及2輸入 〇R電路〇R 2所構成。只在上位行位址比較電路X C 1 記憶第.1置換的救濟位址，以及在上位行位址比較電路 X C 1與下位行位址比較電路X c 2記憶第2置換的救濟 位址。又，上位行位址比較電路X C 1包含記憶（η -Q 1 )位元的救濟位址之位址記憶手段，用以和行位址 A X中的（η — q 1 )位元進行比較。另一方面，下位行 位址比較電路X C 2包含記憶（Q 1 - q 2 )位元的救濟 位址之位址記憶手段，用以和行位址A X中的（η - Q 2 )位元進行比較。根據反相器I N V來使下位行位址比較 電路X C 2的一致判定結果X L N 2反相，且根據2輸入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -54- 經濟部智慧財產局員工消費合作社印製 刈9952 A7 B7 i、發明説明（52) AND電路AND2來取得與行位址比較電路xc 1的一 致判定結果XUH1的邏輯乘積，而藉此來取得有關第1 ®換的第1判定結果Η X 1。另一方面，根據2輸λ A N D電路A N D 2來取下位行位址比較電路X C 2的一 致判定結果X L Η 2與上位行位址比較電路X C 1的一致 判定結果X U Η 2的邏輯乘積，而藉此來取得有關第2置 換的第2判定結果Η X 2。又，以2輸入〇R電路〇R 2 來取得判定結果Η X 1，Η X 2的邏輯和，而作爲救濟判 定結果R X Η。根據如此構成的救濟判定電路X R Ν，當 下位行位址比較電路X C 2輸出一致的一致判定結果時， 第1判定結果Η X 1會形成“ 0 “，第2判定結果Η X 2 會依照上位行位址比較電路X C 1的一致判定結果 XUH 2來予以輸出。亦即，第2置換要比第1置換來得 優先。 置換單位，在第1置換中是根據2的q 1次方之Q 1 條的字元線而選擇之領域，在第2置換中是根據2的Q 2 次方之Q 2條的字元線而選擇之領域。但，當第1置換的 Q 1條的字元線包含第2置換的Q 2條的字元線時，是根 據第1置換去除第2置換的Q 2條的字元線之（Q 1 -Q 2 )條的字元線而選擇之拔取領域。此刻，在根據第1 置換之Q 1條的字元線而選擇的領域中，以第2置換之 Q 2條的字元線而選擇的記憶格不會對冗長記憶格進行置 換。 就此救濟方式而言，只要以形成第2置換單位的Q 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------φ-辦衣------1T----- (請先閲讀背面之注意事項再填寫本頁) -55- 509952 Α7 Β7 i、發明説明（53) 條字元線所選擇的領域不同，便會對具有2個缺陷0¾倩況 時進行救濟。藉由縮小該字元線數Q 2，即使字元線數 Q1大，還是可以縮小因置換端競爭而無法救濟的機率、 此刻，雖然下位行位址比較電路X C 2所進行比較之行位 址的位元數（q 1 - q 2 )會變大，亦即下位行位址比$交 電路X C 2的電路規模會變大，但上位行位址比較電路 X C 1所進行比較之行位址的位元數（η - d 1 )會變小 ，亦即上位行位址比較電路X C 1的電路規模不會增加。 因此，將本發明適用於行系救濟中時同樣可使用位元數還 要少的小電路規模位址比較電路來控制置換，而使能夠避 免置換端的競爭，進而能夠有效率地救濟缺陷。 (攀’施例9 ) 第3 1 a圖，第3 1 b圖，第3 1 c圖是表示本實施 例形態的D R A Μ的製造方法流程例。第3 1 a圖是表示 D R A Μ的製造方法流程。第3 1 t)圖是用以說明製造流 程中的探針檢查過程1 。第3 1 c圖是有關探針檢查過程 1中的救濟判定者。 首先，在第3 1 a圖中，對半導體晶圓重複進行薄膜 形成，氧化，摻雜，退火，光阻劑處理，曝光，蝕刻，洗 淨，C Μ P等的處理，實施供以在每個晶片中形成含記憶、 格陣列及第1或3圖的救濟電路等預定的積體電路之 D R A Μ的晶圓處理過程（S Τ Ε Ρ 1 )。然後，再對此 晶圓處理後的半導體晶圓實施探針檢查過程1，該探針檢 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 項再填六 經濟部智慧財產局員工消費合作社印製 -56- 509952 A7 B7 五、發明説明（54) (請先閱讀背面之注意事項再填寫本頁) 查過程1是利用晶圓探測器來使探針接觸於晶片焊墊，而 供以實施D C測試，A C測試，或試驗冗長區域測試等的 電器特性（S T E P 2 )。又，在探針檢查過程1終了後 ，進行根據該檢查結果來藉雷射等切斷救濟電路中所含的 保險絲之程式過程（S T E P 3 )。然後，包含確認缺陷 是否被救濟，進行供以試驗電氣特性的探針檢查過程2 ( s T E P 4 )。其次，實施利用切割機來將完成探針檢查 過程2的半導體晶圓切成各晶片之晶圓切斷過程（ S T E P 5 )。接著，組裝該被切斷的晶片，例如實施供 以將晶片搭載於引導框架的晶片焊墊上，且藉導線來連接 晶片焊墊與引導框架的內部引線，然後再利用樹脂等來進 行封裝之晶片組裝過程（s T E P 6 )。藉此而能夠製成 封裝構造的D R A Μ。 其次，利用第3 1 b圖來詳細說明上述探針檢查過程 1的處理流程例◦在此探針檢查過程1中，首先進行開啓 ，短路，電源電流及漏電流測定等之D C測試（ 經濟部智慧財產局員工消費合作社印製 S T E P 2 1 )，及供以檢查冗長記憶格陣列內的缺陷位 元之冗長區域測試（S T E P 2 2 )，以及進行機能檢查 等之A C測試（S T E P 2 3 )，而來調查記憶格陣列的 領域內的記憶格，或選擇該記憶格的字元線及資料線中是 否有缺陷。然後，在具有應救濟的缺陷時，進行供以決定 如何救濟之救濟判定（S T E P 2 4 )。 其次，利用第3 1 c圖來詳細說明救濟判定中供以救 濟缺陷的救濟方法之一實施例。首先，根據各測試來作成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -57- 509952 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（55) 不良位元圖（STEP241)。所謂不良位元圖是以2 次元分布來表示藉由測試而檢測出的缺陷者。其次，根據 該不良位元圖來分類成（1 ) Y S線不良，（2 )資料線 不良，（3)位元不良（STEP242)。在此所謂的 Y S線不良（1 )，主要是指第1 3圖所示之列選擇線所 引起的缺陷，例如列選擇線的斷線不良等。又，所謂的資 料線不良（2 )，主要是指資料線所引起的缺陷或感應放 大器所引起的缺陷，例如資料線的斷線等。又，所謂的位 元不良，主要是指記憶格所引起的缺陷，例如更新特性不 良等。在分類後，首先救濟YS不良者（STEP243 )，其次救濟資料線不良者（S T E P 2 4 4 )。再其次 ，將位元不良者分配於區塊救濟中而來進行救濟（ S T E P 2 4 5 )，而無法分配於區塊救濟的位元不良者 則利用位元救濟來進行救濟（S 丁 E P 2 4 6 )。 在此，根據第3 2圖來詳細說明將各缺陷分配於冗長 YS線的方法（STEP243〜246)。在第32圖 中，DF1〜5是表示位元不良，DFDL是表示資料線 不良，DFYS是表示YS線不良。首先，在事先進行的 冗長區域測試中，在冗長Y S線R Y S 〇，R Y S 1中發 現缺陷時，由於該部份無法利用於救濟，因此豎起無法置 換的含意之旗標F G R Y S。其次，雖是救濟Y S線缺陷 D F Y S，但必須利用所有置換端的領域來救濟線不良者 。因此，在豎起旗標FGRYS的冗長YS線RYS〇中 無法置換。在此，將Y S線不良D F Y S分配於冗長γ s (請先閱讀背面之注意事項再填寫本頁) 蟀 項再填· 裝· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -58- 509952 A7 ___ B7 五、發明説明（56 ) (請先閲讀背面之注意事項再填寫本頁) 線R Y S 1的同時，在Y S線不良d F Y S所被置換的領 域（此情況爲冗長Y S線R Y S 1全體）中豎起旗標 F G R Y S。其次，再考量資料線不良d F d L的救濟。 由於冗長Y S線R Y S 1中已經豎起旗標f G R Y S，因 此以能夠置換於旗標未豎起的冗長γ S線R γ S 〇中之方 式來分配於區塊救濟。此刻，在對應於資料線不良 D F D L之冗長Y S線R Y S 〇的領域中豎起旗標 F G D L。 經濟部智慧財產局員工消費合作社印製 接著，針對位元不良D F 1〜D F 5進行救濟。就救 濟的分配法而言，雖未特別加以限制，但在此是依記憶格 陣列M C A 0〜M C A 3的順序來進行救濟。最初在記憶 格陣列M C A 0中救濟位元不良D F 1，D F 2時，由於 在冗長YS線RYS〇，RYS1的雙方豎起旗標 F G Y S，F G R Y S，因此無法分配於區塊救濟。在此 ，位元不良D F 1，D F 2會分配於位元救濟。然後，在 冗長YS線RYS0中豎起旗標FG1， FG2。其次， 在記憶格陣列M C A 1中有關位元不良D F 3方面，由於 在冗長YS線RYS0中未有旗標豎起，因此可分配區塊 救濟。此刻，旗標F G 3是只在對應於位元不良D F 3的 領域中豎起。如此一來，並非在全體置換端的領域中豎起 旗標，而是只在對應於位元不良D F 3的領域中豎起旗標 ，藉此，旗標F G 3以外的部份會形能所謂的救濟可能狀 態。如前述即使利用區塊救濟來救濟位元不良，在置換端 的冗長Y S線中所必要的領域也只限於置換位元不良的部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -59- 509952 A7 B7 五、發明説明（57) 份。因此，其他的缺陷即使置換於旗標F G 3以外的領域 中也無妨。 (請先閱讀背面之注意事項再填寫本頁) 其次，在記憶格陣列M C A 2中，與位元不良D F 3 同樣的，將位元不良D F 4分配於區塊救濟的同時，在冗 長Y S線R Y S 0中豎起旗標F G 4。接著，由於位元不 良DF5在冗長YS線RYS〇， RYS1的雙方豎起旗 標F G Y S或F G 4，因此無法分配於區塊救濟。在此， 位元不良D F 5會分配於位元救濟的同時，在冗長Y S線 RYS0中豎起旗標FG5。若在救濟位元不良DF4時 豎起使用終了（針對置換端的冗長Y S線所被置換的領域 全體而言）的旗標，則往後會無法執行位元不良D F 5之 類的救濟。如此一來，即使將位元不良者分配於區塊救濟 ，也會只在該位元不良所需的冗長Y S線的領域中豎起旗 標，藉此將可執行從中拔取區塊救濟。藉由上述救濟方式 的利用，將可優先分配於保險絲數量較少的區塊救濟用的 保險絲組，減少保險絲的切斷數，進而能夠謀求製造過程 的縮短化。 經濟部智慧財產局員工消費合作社印製 以上，是舉一製造流程例來加以說明，但並非只限於 此，只要不脫離本發明的要旨範圍，亦可實施其他種種的 變更。例如，程式元件使用抗保險絲或其他電氣保險絲時 ，可以探針檢查過程中所使用的測試器來進行程式化。同 樣的該情況因爲對程式元件進行程式化的數目會減少，所 以可縮短時間。並且，救濟方式亦可藉由其他方式來進行 救濟。同樣的該情況亦可將位元不良者分配於區塊救濟， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -60- 509952 A7 —_B7 五、發明説明（58) (請先閲讀背面之注意事項再填寫本頁) 而藉此來減少保險絲的切斷數，進而能夠謀求製造過程的 縮短化。此外，就缺陷的分類而言，除了上述3種類以外 ，亦可追加其他的不良分類。例如，亦可追加字元線的斷 線不良等之行系不良者。另外，旗標亦可針對冗長Y S線 中所含的記憶格加以指定，或針對冗長Y S線的領域加以 指定。 若利用上述實施例，則可使用比以往進行比較的位元 數還要少的小電路規模位址比較電路來控制置換，而使能 夠避免置換端的競爭，進而能夠有效率地救濟缺陷。其結 果，可實現具有面積小且救濟效率高的缺陷救濟電路之半 導體記憶裝置，以及能夠降低半導體記憶裝置的製造成本 〔圖面之簡單說明〕 第1圖是表示本發明之一實施例的列冗長方式的模式 圖。 第2圖是表示習知之列冗長方式的模式圖。 經濟部智慧財產局員工消費合作社印製 第3圖是表示本發明之一實施例的其他列冗長方式的 模式圖。 第4圖是表示本發明之一實施例的S D R A M的構成 例方塊圖。 第5圖是表示第4圖所示之s D R A M的動作時間圖 ο 第6圖是表示第3圖所示之列系救濟'判定電路的構成 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨〇><297公釐） _ 61 _ 509952 A7 B7____ 五、發明説明（59) 例圖。 第7圖是表示第6圖所示之區塊救濟用行位址比較電 路的構成例圖。 第8圖是表示第6圖所示之行位址比較電路的構成例 圖。 第9圖是表示第7及第8圖所示之保險絲判定電路的 構成例圖。 第1 0圖是表示救濟列位址選擇電路的構成例圖。 第1 1圖是表示第6圖所示之列位址比較電路的構成 例圖。 第1 2圖是表示第4圖所示之列預解碼器的構成例圖 〇 第1 3圖是表示第4圖所示之記憶體陣列的構成例圖 〇 第1 4圖是表示第9圖所示之列解碼器的構成例圖。 第1 5圖是表示第1 3圖所示之副陣列與感應放大器 部的構成例圖。 第1 6圖是表示本發明之一實施例的列選擇線的置換 例圖。 . 第1 7圖是表示本發明之一實施例的列選擇線的其他 置換例圖。 第1 8圖是表示本發明之一實施例的列系救濟判定電 路的構成例圖。 第1 9圖是表示第1 8圖所示之行位址比較電路的構 本紙^尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） ' ~ ~ (請先閱讀背面之注意事項再填寫本頁) •裝. 、11 經濟部智慧財產局員工消費合作社印製 -62- 509952 A7 __一 ___B7__ 五、發明説明（60) 成例圖。 (請先閲讀背面之注意事項再填寫本頁) 第2 0圖是表示第1 8圖所示之救濟列位址選擇電路 的構成例圖。 第2 1圖是表示本發明之一實施例的列選擇線的置換 例圖。 第2 2圖是表示本發明之一實施例的列系救濟判定電 路的構成例圖。 第2 3圖是表示位址位移器的構成例圖。 第2 4圖是表示本發明之一實施例的列選擇線的置換 例圖。 第2 5圖是表示本發明之一實施例的列系救濟判定電 路的構成例圖。 第2 6圖是表示本發明之一實施例的記憶墊選擇信號 〇 R電路的構成例圖。 第2 7圖是表示本發明之一實施例的列選擇線的置換 例圖。 經濟部智慧財產局員工消費合作社印製 第2 8圖是表示本發明之一實施例的列系救濟判定電 路的構成例圖。 第2 9圖是表示本發明之一實施例的列選擇線的置換 例圖。 第3 0圖是表示本發明之一實施例的列冗長方式的模 式圖。 第3 1 a，b及c圖是表示本發明之一實施例的 D R A Μ的製造方法的流程。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -63 - ^W952

五、發明説明（61) (請先閲讀背面之注意事項再填寫本頁) 第3 2圖是表示本發明之一實施例的缺陷救濟例圖。 t符號之說明】 Y R N，Y R S :救濟判定電路 N M C A :記憶格陣列 R M C A :冗長格陣列 W L s :字元線 D L s :資料線 X D E C :行解碼器 Y D E C :列解碼器 R Y D :冗長列解碼器 A X :行位址 A Y :列位址 R D L s :冗長資料線 R Y Η :救濟判定電路 D F 1 , D F 2 :缺陷部 A X C 1 , A X C 2 :行位址比較電路 經濟部智慧財產局員工消費合作社印製 A Y C :列位址比較電路 I N V :反相器 AND3: 3輸入AND電路 AND 2 : 2輸入AND電路 〇R2:2輸入〇R電路 1 X Η N 1，X Η N 1 , γ Η 1 , Y Η 2 : —致判定電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -64- 509952 A7 B7 五、發明説明（62) 經濟部智慧財產局員工消費合作社印製

段 路 路 路 區 電 器器 電電 ： 定 器衝 數器器列濟器定器 脈 1 判 衝緩器器計衝衝陣救碼判碼器 脈時號 T 料 濟號 緩號碼衝址緩緩體陷解濟解衝器時部信 C 資料料救信 脈信解緩位入出憶缺預救預緩大部內制址 S 入資資系擇 時制令址列輸輸記系行系列入放外：控位，出入出行選 : 控指位........行 ··列：寫主 ：I : 行 ο 輸寫讀：墊 B ...... T B B R : D D : K K D T ...... Η : KBDBCIOA RPRPBALLMXCQIOXS CCCAYDDMXXYYWMCCCBSDGGR M (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -65- ^09952

、發明説明（63) (請先閱讀背面之注意事項再填寫本頁) C X :行預解碼位址 B Y :列位址 A :啓動指令 A D R :位址 X :行位址 Y :列位址 c Y :列預解碼位址 R c y :冗長列位址信號 Y s :列選擇線 R y s :冗長列選擇線 Μ I 0 :主輸出入線 R C Υ 0，R C Υ 1 :比較判定結果 Β X C G 〇〜Β X C G 3 :行位址比較線路群 RMC 〇，RMC 1 :行位址比較解果的控制電路 RBYCGO， RBYCG1:救濟列位址選擇電路

W 經濟部智慧財產局員工消費合作社印製 Β Y C 1 :列位址比較電路 〇R2:2輸入OR電路 RMU0〜RMU 3 :行位址比較結果 Β X U C 1 :行位址比較電路 R Β Y S 1 :位址選擇電路 R Μ 〇〜R Μ 3 :行位址判定結果 R Μ 4〜R Μ 7 :行位址比較結果 R Μ A 〇 :控制信號 本紙張^度適用中國國家標準（CNS ) A4規格（210X 297公釐) — 睡66 - 509952 A7 B7 五、發明説明（64) (請先閲讀背面之注意事項再填寫本頁) RBY10〜RBY80:救濟列位址 F D Y k , F D X 9 k〜F D X 1 2 k :保險絲電路 R M C U :控制電路 A C 1 : 1位元比較部 MNLE, MNME, MNUE:NMOS電晶體 L C B :閂鎖電路 R M U E :允許電路 RYEkb:允許信號 R S T 〇 b :復位控制信號 XLHk, XMLEk, XUEk，XUHk :節點 R Μ E :允許電路 R M k :比較結果 F U S E :保險絲 經濟部智慧財產局員工消費合作社印製 MN4，MN5 : NMOS 電晶體 .I N V 2 ·· C Μ〇S反相器 F Ε :允許信號 NME : NMOS電晶體 L C 1 :附有閂鎖機能反相器 B X U C 1，B X C 1 :行位址比較電路 R S T b :復位信號 R B Y j b :節點 R B Y j :輸出節點 B Y C 1 :列位址比較線路 X N〇R :排他性N〇R電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -67- 509952 A7 B7 五、發明説明（防） AND9:9輸入AND電路 R:復位指令 RBYS1:位址選擇電路 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -68 -

Claims (1)

1. 509952 第90106378號專利申請案 U Ό 中文申請專利範圍修正本民國90年9月呈丨1 “ 六、申請專利範圍 4 .一種半導體裝置，其特徵是具備： 一第1正規記億墊；該第1正規記憶墊是具有設置於 複數條第1正規字元線與複數條第1正規資料線的各交點 之複數個的正規記憶格；及 一冗長區塊；該冗長區塊是包含：上述第1正規記憶 墊含第1缺陷及第2缺陷時可供以救濟上述第1及第2缺 陷之第1冗長線；及 一救濟判定電路；該救濟判定電路是包含： 爲了以第1置換單位來救濟上述第1缺陷，而使能夠 記憶第1不良資訊之第1行位址記憶電路；及 爲了以比第1置換單位還要小的第2置換單位來救濟 上述第2缺陷，而使能夠記憶第2不良資訊之第2行位址 記憶電路；及 S 具有：連接於上述第1行位址記憶電路的第1輸入節 點，及被輸入行位址資訊的第2節點，及上述第1不良資 訊與上述行位址資訊一致時供以輸出第1信號的第1輸出 節點等之第1行位址比較電路；及 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 具有：連接於上述第2行位址記憶電路的第3輸入節 點，及被輸入行位址資訊的第4節點，及上述第2不良資 訊與上述行位址資訊一致時供以輸出第2信號的第2輸出 節點等之第2行位址比較電路；及 連接於上述第1及第2輸出節點，而供以輸出救濟信 號之選擇電路； 又，上述選擇電路，在被輸入上述第1信號時，會輸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 509952 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利乾圍 出供以使用上述第1置換單位來救濟上述第1缺陷之上述 救濟信號，在被輸入上述第2信號時，會輸出供以使用上 述第2置換單位來救濟上述第2缺陷之上述救濟信號，在 被輸入上述第1及第2信號時，會輸出供以使用上述第2 置換單位來救濟上述第2缺陷之上述救濟信號。 2 ·如申請專利範圍第1項之半導體裝置，其中上述 救濟判定電路更包含：可記憶上述第1缺陷的第3不良資 訊及第2缺陷的第4不良資訊之列位址選擇電路，及具有 連接於上述列位址記憶電路的第5輸入節點與被輸入列位 址資訊的第6輸入節點之列位址比較電路； 上述列位址比較電路在接受上述救濟信號，而於比較 上述第3或第4不良資訊與上述列位址資訊下形成一致時 ，會輸出供以救濟上述第1或第2缺陷的信號。 3 ·如申請專利範圍第2項之半導體裝置，其中更具 備· 一電路區塊；該電路區塊是包含：連接於上述複數條 第1正規資料線的輸出入線，及供以控制上述複數條第1 正規資料線與上述輸出入線的連接狀態的複數個輸出入閘 極；及 一列選擇線；該列選擇線是在於傳達供以控制上述複 數個輸出入閘極的信號； 又，上述第1置換單位爲：在上述第1正規記憶墊中 ，根據上述列位址資訊而被選擇之資料線的範圍·， 上述第2置換單位爲：在上述第1正規'記憶墊中，根 本:張適用中國國家標準（CNS ) A4· ( 210X297公釐)一 一 (請先閱讀背面之注意事 4 項再填· 裝— :寫本頁) 、tr -2- 509952 A8 B8 C8 D8 六、申請專利範圍 據上述列位址資訊而被選擇之資料線中與預定數的字元線 交叉的範圍。 4 ·如申請專利範圍第2項之半導體裝置，其中更具 備： 一第2正規記憶墊；該第2正規記憶墊是包含設置於 複數條第2正規字元線與複數條第2正規資料線的各交點 之複數個第2正規記憶格；及 一第1電路區塊；該第1電路區塊是包含：連接於上 述複數條第1正規資料線的輸出入線，及供以控制上述複 數條第1正規資料線與上述輸出入線的連接狀態的複數個 第1輸出入閘極；及 一列選擇線；該列選擇線是在於傳達供以控制上述複 數個第1輸出入閘極的信號； 又，上述第1電路區塊是設置於上述第1正規記憶墊 與上述第2正規記憶墊之間； 上述第1置換單位爲：在上述複數個第1及第2正規 記憶墊中，根據上述列位址資訊而被選擇之資料線的範圍 • ， 上述第2置換單位爲：在上述複數個第1正規記憶墊 中，根據上述列位址資訊而被選擇之資料線中與預定數的 字元線交叉的範圍。 5·如申請專利範圍第4項之半導體裝置，其中上述 第1行位址比較電路更包含··供以將上述第2置換單位變 更成根據上述第1或第2正規記憶墊之上述列位址資訊而 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~一 --------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 __· 經濟部智慧財產局員工消費合作社印製 -3 - 509952 A8 B8 C8 D8 六、申請專利範圍 被選擇之資料線的範圍的電路。 6·如申請專利範圍第2項之半導體裝置，其中更具 (請先閲讀背面之注意事項再填寫本頁) 備： 一第2正規記憶墊；該第2正規記憶墊是包含設置於 複數條第2正規字元線與複數條第2正規資料線的各交點 之複數個第2正規記憶格；及 一第3正規記憶墊；該第3正規記憶墊是包含設置於 複數條弟3正規子兀線與複數條第3正規資料線的各交點 之複數個第3正規記憶格； 又，更具備： 一第1電路區塊；該第1電路區塊是包含：連接於上 述複數條第1正規資料線的第1輸出入線，及供以控制上 述複數條第1正規資料線與上述第1輸出入線的連接狀態 的複數個第1輸出入閘極；及 經濟部智慧財產局員工消費合作社印製 一*弟2電路區塊，該弟2電路區塊是包含：連接於上 述複數條第3正規資料線的第2輸出入線，及供以控制上 述複數條第3正規資料線與上述第2輸出入線的連接狀態 的複數個第2輸出入閘極；及 一列選擇線；該列選擇線是在於傳達供以控制上述複 數個第1及第2輸出入閘極的信號； 又，上述第1電路區塊是設置於上述第1正規記憶墊 與上述第2正規記憶墊之間； 上述第2電路區塊是設置於上述第1正規記憶墊與上 述第3正規記憶墊之間； 〜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公羡） -4- 509952 A8 B8 C8 D8 六、申請專利範圍 上述第1冗長救濟電路更包含：供以記憶與上述第1 置換單位同大小之第3置換單位的第5不良資訊之第3行 位址記憶電路； 上述第1置換單位爲：在上述第1及第2正規記億墊 中，根據上述列位址資訊而被選擇之資料線的範圍； 上述第2置換單位爲··在上述第1正規記憶墊中，根 據上述列位址資訊而被選擇之資料線中與預定數的字元線 交叉亦範圍； 上述第3置換單位爲：在上述第1及第3正規記億墊 中，根據上述列位址資訊而被選擇之資料線的範圍。 7 ·如申請專利範圍第2項之半導體裝置，其中上述 冗長記憶區塊更包含：第2冗長線； 上述第2冗長比較電路更具有：供以選擇上述第1或 第2冗長線而來救濟上述第1或第2缺陷之電路。 8 . —種半導體裝置，其特徵是具備： 經濟部智慧財產局員工消費合作社印製 --------0^-- (請先閱讀背面之注意事項再填寫本頁) 丨· 一第1行位址記憶電路；該第1行位址記憶電路是具 有：可使第1不良資訊程式化之第1預定數的記憶元件， 及供以輸出上述第1不良資訊的第1輸出節點；及 一第1行位址比較電路；該第1行位址比較電路是具 有：連接於上述第1輸出節點的第1輸入節點，及被輸入 行位址資訊的第2輸入節點，及在比較上述第1不良資訊 與上述行位址資訊下形成一致時供以輸出第1信號的第2 輸出節點；及 一第2行位址記憶電路；該第2行位址記憶電路是具 本紙浪尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -5- 509952 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 有：可使第2不良資訊程式化之比第1預定數還要多的第 2預定數的上述記憶元件，及供以輸出上述第2不良資訊 的第3輸出節點；及 一第2行位址比較電路；該第2行位址比較電路是具 有：連接於上述第3輸出節點的第3輸入節點，及被輸入 行位址資訊的第4輸入節點，及在比較上述第2不良資訊 與上述行位址資訊下形成一致時供以輸出第2信號的第4 輸出節點；及 一選擇電路；該選擇電路是連接於上述第2及第4輸 出節點； 又，上述選擇電路是在上述第1信號被輸入時輸出上 述第1信號，在上述第2信號被輸入時輸出上述第2信號 ，在上述第1及第2信號並列輸入時輸出上述第2信號。 9 ·如申請專利範圍第8項之半導體裝置，其中更具 備： 一救濟列位址選擇電路；該救濟列位址選擇電路具有 :連接於上述選擇電路的第5輸入節點，及可使第3不良 資訊程式化的第3預定數的上述記憶元件，及供以輸出上 述第3不良資訊的第5輸出節點；及 一列位址比較電路；該列位址比較電路具有：被輸入 列位址資訊的第6輸入節點，及連接於上述第5輸出節點 的第7輸入節點，及比較上述列位址資訊與上述第3不良 資訊，而供以輸出第3信號的第6輸出節點。 1 〇 .如申請專利範圍第9項之半導體'裝置，其中更 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐） _~ -6 - (請先閲讀背面之注意事項再填寫本頁) 1·. 項再填1 裝· 、1T J·, 509952 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 具備一記憶墊，該記憶墊具有：被設置於與複數條字元線 交叉的複數條資料線，第1冗長資料線及第2冗長資料線 的交點之複數個的記憶格； 上述救濟列位址選擇電路更包含：供以輸出上述第3 不良資訊的第7輸出節點，且由上述第5或第6輸出節點 選擇輸出上述第3不良資訊； 上述列位址比較電路更包含：連接於上述第7輸出節 點的第8輸入節點，及比較上述列位址資訊與上述第3不 良資訊，而供以輸出第4信號的第8輸出節點； 當上述第3不良資訊與上述列位址資訊一致時，選擇 輸出上述第3或第4信號； 上述第1冗長資料線在上述列位址比較電路中當上述 第3不良資訊與上述列位址資訊一致時，接受上述第3信 號而形成選擇狀態； 上述第2冗長資料線在上述列位址比較電路中當上述 第3不良資訊與上述列位址資訊一致時，接受上述第4信 號而形成選擇狀態； 1 1 ·如申請專利範圍第1 〇項之半導體裝置，其中 上述第2信號是作爲相補信號而輸出。 1 2 ·如申請專利範圍第1 1項之半導體裝置，其中 更具備：複數條的列選擇線，該列選擇線是橫跨複數個上\ 述記憶墊而設置，且各對應於上述複數記憶墊的上述複數 條資料線而設置； 上述第1輸入節點會被輸入比上述第Γ預定數還要少 本紙張尺度適用中國國家摞準(CNS ) A4規格（：21〇X297公釐） ' "— (請先閱讀背面之注意事 蚌 項再填. 裝-- :寫本頁) 、1T 509952 A8 B8 C8 D8 々、申請專利範圍 1個位元數的行位址信號； 上述第4輸入節點會被輸入比上述第2預定數還要少 1個位元數的行位址信號； 上述第1行位址比較電路是根據上述第1預定數的記 憶元件的邏輯狀態來以上述列選擇線作爲一單位進行比較 〇 3 .如申請專利範圍第9項之半導體裝置，其中更 具備：複數個記憶墊，該複數個記憶墊分別具有：被設置 於與複數條字元線交叉的複數條資料線，第1冗長資料線 及第2冗長資料線的交點之複數個的記憶格； 上述第1行位址記憶電路是包含：分別對應於上述複 數個的記憶墊，而使有無缺陷位址的狀況形成程式化之複 數個的第1缺陷記憶電路； 上述第1輸入節點，爲了可被輸入分別對應於上述複 數個記憶墊的複數個選擇信號，而設置複數個； 上述第4節點會被輸入列位址信號； 上述第1行位址比較電路更包含： 一第1位移電路；該第1位移電路是包含：在分別和 上述複數個第1輸入節點連接的複數個第1節點與和上述 複數個第1節點同數的複數個第2節點之間設定複數個第 1邏輯性結合路徑；及 一第2位移電路；該第2位移電路是包含：在分別和 上述複數個第2節點結合的複數個第3節點與比上述複數 個第3節點的數量還要大的第4節點之間設定複數個第2 本紙張尺度適用中國國家標準( CNS ) A4規格（210X297公釐） ' ^ -8- 裝-- (請先閱讀背面之注意事項再填寫本頁) 、言. !·. 經濟部智慧財產局員工消費合作社印製 509952 A8 B8 C8 ___ D8 _ 六、申請專利範圍 .〆 邏輯性結合路徑； (請先閣讀背面之注意事項再填寫本頁) 又，上述複數個第1邏輯性結合路徑是根據上述複數 個第1缺陷記憶電路的一個來決定，上述複數個第2邏輯 性結合路徑是根據上述複數個第2缺陷記憶電路的一個來 決定。 1 4 ·如申請專利範圍第9項之半導體裝置，其中更 具備：複數個記憶墊，該複數個記憶墊分別具有：被設置 於與複數條字元線交叉的複數條資料線，第1冗長資料線 及第2冗長資料線的交點之複數個的記憶格； 上述複數個記憶墊包含：第1記憶墊，及第2記憶墊 ， 上述第1輸入節點會被輸入對應於上述第1記憶墊的 第1墊選擇信號，及對應於上述第2記憶墊的第2墊選擇 信號； 上述第4輸入節點會被輸入列位址信號； 上述第1行位址記憶電路會分別對應於上述第1或第 2正規記憶墊而記憶有無缺陷位址； 經濟部智慧財產局員工消費合作社印製 上述第1行位址比較電路是以上述第1及第2記億墊 爲一個單位來比較上述第1或第2墊選擇信號。 1 5 ·如申請專利範圍第1 4項之半導體裝置，其中 上述第1行位址比較電路包含：被輸入上述第1墊選擇信 號與上述第2墊選擇信號的第1 NOR電路，及連接於上 述第1 NOR電路與上述弟1輸出卽點的弟2 N OR電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） -9- 509952 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1 6 ·如申請專利範圍第1 5項之半導體裝置，其中 上述2預定數爲：比所被輸入的上述列位址信號還要多一 個，上述第2行位址比較電路是根據上述第2行位址記億 電路中所含的上述第2預定數的記憶元件的邏輯狀態來以 上述複數個記憶墊的一個作爲一單位進行比較。 1 7 .如申請專利範圍第9項之半導體裝置，其中更 具備： 一複數個記憶墊；該複數個記憶墊是分別具有：被設 置於與複數條字元線交叉的複數條資料線，第1冗長資料 線及第2冗長資料線的交點之複數個的記憶格；及 一第3行位址記憶電路；該第3行位址記憶電路是具 有：第3不良資訊會被程式化的上述第1預定數的記憶元 件，及供以輸出上述第3不良資訊的第7輸出節墊；及 經濟部智慧財產局員工消費合作社印製 一第3行位址比較電路；該第3行位址比較電路是具 有：連接於上述第7輸出節點的第8輸入節點，及被輸入 上述行位址資訊的第9輸入節點，及在比較上述第3不良 資訊與上述行位址資訊下形成一致時供以輸出第3信號的 第8輸出節點； 又，上述複數個記憶墊是包含：第1記憶墊，第2記 憶墊，及第3記憶墊； 上述第1及第9輸入節點會被輸入墊選擇信號，該墊 選擇信號是供以選擇上述第1〜第3記憶墊中的一個； 上述第4輸入節點會被輸入列位址信號； 上述第1行位址比較電路是以上述第Γ及第2記憶墊 本紙張尺度適用中國國家揉準（CNS ) A4規格（21〇Χ297公釐） " -10- 509952 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 __六、申請專利範圍 作爲一個單位來比較上述墊選擇信號； 上述第3行位址比較電路是以上述第2及第3記憶墊 作爲一個單位來比較上述墊選擇信號。. 1 8 .如申請專利範圍第8項之半導體裝置，其中上 述選擇電路在上述第1信號及上述第2信號並列輸入時， 具有停止上述第1信號的輸出之電路。 1 9 ·如申請專利範圍第8項之半導體裝置，其中上 述記憶元件爲：以第1邏輯狀態作爲初期値而進行記憶， 且根據程式化來記憶第2邏輯狀態之保險絲電路。 2 0 ·如申請專利範圍第9項之半導體裝置，其中上 述半導體裝置是在輸入行位址信號後，在預定的時間之後 輸入列位址信號。 2 1 · —種半導體裝置，.其特徵是具備： 一記憶墊；該記憶墊是包含設置於第1及第2字元線 與弟1，弟2正規資料線及冗長資料線的交點之複數個記 憶格；及 一救濟判定電路；該救濟判定電路是供以在具有相關 上述第1正規資料線的第1缺陷時以第1置換單位來置換 上述第1缺陷，在具有相關上述第2正規資料線的第2缺 陷時以比上述第1置換單位還要小的第2單位來置換上述 第2缺陷； 又，上述第1置換單位爲包含：上述第1及第2字元 線與上述第1正規資料線交叉的領域，上述第2置換單位 爲包含：上述第1字元線及上述第2正規資料線交叉的領 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事' 4 項再填· 裝— 窝本頁) 訂 !·. -11 - 經濟部智慧財產局員工消費合作社印製 509952 A8 B8 C8 D8 六、申請專利範圍 域時，上述救濟判定電路會在上述第2字元線及上述第1 正規資料線被選擇時，選擇上述冗長資料線，以及在上述 第1字元線及上述第1正規資料線被選擇時，選擇上述第 1正規資料線。 2 2 ·如申請專利範圍第2 1項之半導體裝置，其中 上述救濟判定電路具備： 一第1不良位址記憶電路；該第1不良位址記憶電路 是爲了以上述第1置換單位來進行救濟，而形成能夠記憶 第1不良資訊；及 一第2不良位址記憶電路；該第2不良位址記憶電路 是爲了以上述第2置換單位來進行救濟，而形成能夠記憶 第2不良資訊； 又，上述第1位址記憶電路是包含第1預定數的記憶 元件； 上述第2位址記憶電路是包含比上述第1預定數還要 多的第2預定數之記憶元件。 2 3 ·如申請專利範圍第2 2項之半導體裝置，其中 上述救濟判定電路更具備： 一第1行位址比較電路；該第1行位址比較電路是具 有：連接於上述弟1位址記憶電路的弟1輸入節點，及被 輸入行位址資訊的第2輸入節點與第1輸出節點；及 一第2行位址比較電路；該第2行位址比較電路是具 有··連接於上述第2位址記憶電路的第3輸入節點，及被 輸入行位址資訊的第4輸入節點與第2輸出節點；及 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） " --- ^-- (請先閱讀背面之注意事項再填寫本頁) 、-" -12- 509952 A8 B8 C8 D8 六、申請專利範圍 丫' 一選擇電路；該選擇電路是連接於上述第1及第2輸 出節點； 又，上述第1行位址比較電路是在上述第1不良資訊 與上述行位址資訊一致時，由上述第1輸出節點輸出第1 信號； 上述第2行位址比較電路是在上述第2不良資訊與上 述行位址資訊一致時，由上述第2輸出節點輸出第2信號 > 上述選擇電路是在上述第1及第2信號並列輸入時輸 出上述第2信號。 2 4 .如申請專利範圍第2 3項之半導體裝置，其中 上述半導體裝置爲動態型隨機存取記憶體。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13-