TW439060B - Synchronous burst semiconductor memory device - Google Patents

Synchronous burst semiconductor memory device Download PDF

Info

Publication number
TW439060B
TW439060B TW087113012A TW87113012A TW439060B TW 439060 B TW439060 B TW 439060B TW 087113012 A TW087113012 A TW 087113012A TW 87113012 A TW87113012 A TW 87113012A TW 439060 B TW439060 B TW 439060B
Authority
TW
Taiwan
Prior art keywords
address
data
read
write
burst
Prior art date
Application number
TW087113012A
Other languages
English (en)
Inventor
Hee-Choul Park
Su-Chul Kim
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW439060B publication Critical patent/TW439060B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

43 9〇 B 〇 369Snifrdoc/G08 A7 B7 五、發明說明（l) 本發明係有關半導體記憶元件，特別係有關具有管路式 多位元預取結構之同步爆衝記憶體元件。 圖1係描繪同步操作於外部輸入時脈信號之習知之同 步爆衝管路式SRAM(靜態隨機存取記億體）元件。 SRAM100將SRAM核整合於同步周邊電路。SRAM100具 有寫入操作模式，其中寫入資料在位址與控制輸入已存在 後之至少一個時脈周期才寫入至記憶體單元內。 習知之SRAM100可回應於外部時脈信號CK(或CK#) 之上升與下降邊緣以及時脈信號之上升（或下降）而存取資 料。也就是，SRAM100可操作於單一資料倍（SDR)與雙重 資料倍(DDR)操作模式中。SDR操作模式允許使用者在每 個時脈信號CK之上升邊緣讀取或寫入單一字元，DDR模 式允許同步於時脈信號CK之每個時脈邊緣進行讀取或寫 入操作。 SRAM100包括時脈緩衝器102，位址暫存器104，爆衝 位址序順計數器106，寫入位址暫存器’ 2χ 1多工器 110，124a，124b，124c，136 與 138，位址解碼器 112， SDR/DDR輸出控制邏輯114,位址比較器116’邏輯閘118 與150，資料輸入暫存器120與122 ’寫入暫存器126，寫 入驅動器128,記憶體單元陣列130,感應放大器電路132， 輸出暫存器134 ’輸出緩衝器140 ’資料倍暫存器142，讀 /寫致能暫存器144，輸出致能暫存器148 ’以及反射信號 時脈緩衝器152與154。 代表SDR或DDR模式之資料率信號SD/DD#與代表線 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉 (請先閲讀背面之注意事項再填寫本頁) 襄-----—丨—訂------ - --線 經濟部智慧財產局員工消費合作社印製 ,43 90 6 〇 a7 _^6QSnif1 AncJmR B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明（）） 性或交錯式爆衝型之爆衝型信號LBO#係外部輸入至 SRAM100。在SDR模式中，寫入資料係在時脈信號CK之 上升時暫存。在DDR模式中’寫入資料係皆在時脈信號 CK之上升與下降邊緣時暫存。在SDr模式中，讀取資料 係在時脈信號CK之上升邊緣處被驅動，而在DDR模式 中’讀取資料係在時脈信號CK之上升與下降邊緣處驅 動。位址信號SA01與SA1’係由信號LBO#所指示之順序而 輸入。 圖2係圖1所示之SRAM100之時序圖。爲解釋方便， 假設習知SRAM100支援1，2與4之爆衝長度，以及記憶 體元件具有雙階延遲結構。由圖2可看出，當代表爆衝長 度爲4之DDR爆衝寫入操作(底下稱爲"DW4操作”)之指令 DW4在外部時脈信號CK之周期C1內從外部輸入時，當 成起始爆衝位址之外部位址AO_b在外部時脈信號CK之 上升邊緣出現。因爲SRAM元件係後寫入型式，在時脈信 號CK之下一周期C2(也就是沒有任何外部位址輸入之爆 衝寫入持續周期）中，寫入資料對WOb與WOa係分別在時 脈信號CK之上升邊緣與下降邊緣處依序輸入。 在時脈信號CK之周期C3中，係輸入代表爆衝長度爲 2之DDR爆衝寫入操作之指令AW2,相關於指令AW4之 兩連續寫入資料WOd與WOc也分別同步於時脈信號CK 之上升與下降邊緣處輸入。寫入資料WOd，WOc，WOa與 WOb之輸入順序係由外部位址A0_b與所選擇之爆衝模式 (也就是交錯式或線性爆衝模式)所決定。 5 (請先閱讀背面之注意事項再填寫本頁) --I 11 丨 11 訂·--！-姨 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） B7 a39〇6〇、 ^fiQSnifl H^r/OOS_ 玉、發明說明（芍） 因爲SRAM元件之雙階延遲寫入特徵，寫入資料WOb 與WOa之內部位址WA0_ab係產生於周期C3內，藉由將 WA0_ab解碼，資料WOb與WOa係寫入所選擇之記憶體單 元。寫入資料WOb與WOa之爆衝寫入位址之參考信號 WAO-ab代表已串列輸入之資料WOb與WOa皆寫入至所選 擇之平行記憶體單元。 在周期C4中，寫入資料對Wla與Wlb係回應於在周 期C3出現之指令CW2而在時脈信號CK之上升與下降邊 緣輸入。然而，當代表爆衝長度爲4之DDR爆衝讀取操 作(底下稱爲MDR4操作”)之指令CW4在周期C4內產生 時，DDR操作之爆衝位址RA2_cd係內部產生，其將DR4 操作之外部位址A2_c當成內部爆衝位址，而非將DW2操 作之位址Al_a當成內部爆衝位址。在周期C4中，寫入資 料WOd，WOc，Wla與Wlb可被暫存，直到完成DR4操 作才寫入至記憶體單元。 如同具有爆衝寫入持續指令之周期C2般，在具有爆衝 寫入持續指令之周期C5也無外部位址輸入。在周期C5 中，後續內部爆衝位址RA2_ab係根據外部位址A2_c而產 生，相關於DR4操作之爆衝位址RA2_cd之第一讀取資料 R2c係被驅動至資料匯流排。讀取資料R2c與R2d之爆衝 位址之參考信號RA2_cd(或RA2_ab)代表著，資料R2c與 R2d(或R2a與R2b)係平行地從所選擇之記憶體單元讀取 出。 在周期C6中，代表爆衝長度爲1之SDR爆衝讀取操作 6 (請先閱讀背面之注意事項再填寫本頁) 裝---—II--訂-------姨 經濟部智慧財產局員工消費合作社印製 本紙張尺度通用命國國家標準（CNS)A4規格（210 X 297公釐） 439060 _.^6QSnif1 Hnr/Πη» A7 B7 五 '發明說明（If ) (底下稱爲”SR1操作”)之指令SR1係連同外部位址A3_d-起出現。在單一讀取周期C6中，外部位址A3_d本身變成 內部位址RA3_d，而無產生額外之內部位址，相關於DR4 操作之讀取資料R2d與Rh係出現於資料匯流排上。由圖 2可看出，當從讀取周期轉態成寫入周期時，習知之 SRAM100需要沒有外部位址輸入之單一"無操作(NOP)"周 期，即使從寫入周期轉換成讀取周期，並不需要NOP周 期。因此，在時脈信號CK之周期C7中，NOP周期係爲 在下一周期C8內執行之下一寫入操作而加入。在NOP周 期C7中，相關於DR4操作之最後讀取資料R2b係驅動至 資料匯流排而無需產生內部位址，且完成DR4操作。如上 述之爆衝寫入操作，資料R2c，R2d，R2a與R2b之讀取資 料輸出順序也由外部位址A2_c與所選擇之爆衝模式來決 定。 在時脈信號CK之周期C8中，代表爆衝長度爲1之DDR 爆衝寫入操作之指令DW1係連同外部位址A4_a —起出 現，暫存於周期C4中之寫入資料WOd與WOc係藉由將內 部位址WA0_dc而寫入至所選擇之記憶體單元。 如上述般，DW4操作之暫存資料WOd與WOc係在寫入 周期C8中寫入至記憶體單元內，因爲DR4與SRr操作已 完成。然而，在SR1操作後，爲在第一寫入周期C8內將 暫存資料WOd與WOc寫入至內部位址WA0_dc所指定之 記憶體單元內，記憶體元件在將爆衝位址順序計數器設定 成與內部位址WA0_dc —樣快上有困難，因爲讀取與寫入 7 本紙張尺度適用中囷國家標準（CNS)A4規格（210^ 297公釐) (請先閱讀背面之注意事項再填寫本頁) p-i-----訂----—丨！.線 經濟部智慧財產局員Η消費合作社印製 A7 * 439°60 ^0<；pif1 dnr/nOR_B7______ 五、發明說明（t ) 操作只用單一爆衝位址順序計數器106(示於圖1)，導致位 址解碼速度有所損失。 因此’本發明之一般目的係提烘具有性能改善之同步爆 衝半導體記憶體元件。 本發明之另一目的係提供能克服使用單一爆衝位址產 生器所導致之位址解碼時序損失之同步爆衝半導體記憶 體元件。 根據本發明之觀點之一，其提供一種半導体記憶體元 件，如SRAM，DRAM，快閃EEPR0M，鐵電FRAM或相 類似之記憶体元件，其操作係同步於外部時脈(或系統時脈) 信號。同步記憶体之最大優點在於，系統時脈邊緣是唯一 系統要供應至記憶体之時序探針。這減少將多重時序探針 環繞PC板或模組傳送之需求。甚至，本發明之同步記憶 体元件回應於外部時脈信號之上升與下降邊緣而存取資 料，而將記憶体元件之資料倍數加倍。甚至，記憶体元件 可操作於爆衝讀取與爆衝寫入模式。這些爆衝模式存取之 優點係因爲記憶体元件之內部匯流排係寬於外部匯流 排。這使得從一連串爆衝模式位址所得之所有資料能由內 部位址從記憶体元件存取至其輸出。本發明之同步記憶体 元件具有兩個內部位址產生器：其中一個係用於爆衝讀取 操作，而另一個係用於爆衝寫入操作。爆衝讀取位址產生 器係回應於一外部位址而產生連續之爆衝讀取位址。爆衝 寫入位址產生器也回應於一外部位址而產生連續之爆衝 寫入位址。甚至，記憶体元件具有控制器，其回應於外部 8 n ic n H ^41 fl^i I I h (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 439〇6〇’ a7 —一 五、發明說明（么） 輸入之讀/寫指令而控制內部位址產生器之操作。 根據本發明之另一觀點，能回應於外部時脈信號之上升 與下降邊緣而存取資料之同步管路式爆衝半導体元件包 括：一記憶體單元陣列，包括複數個儲存資料位元之記憶 體單元；一第一位址暫存器，其暫存一外部位址；一第一 內部位址產生器’接收該第一位址暫存器之一輸出以產生 爆衝讀取操作之連續第一內部位址；一第二位址暫存器， 其暫存該外部位址；以及一第二內部位址產生器，接收該 第二位址暫存器之一輸出以產生爆衝寫入操作之連續第 二內部位址。該記憶体元件更包括：一位址選擇器，選擇 該第一與第二內部位址產生器其中之一的輸出：一控制 器，回應於至少一外部寫入致能信號，而控制該第一與第 二位址暫存器，該第一與第二內部位址產生器以及該位址 選擇器之操作；以及一位址解碼器，將該位址選擇器之一 輸出解碼，以選擇該記憶體單元。該記憶體元件更包括： 一第一資料輸入暫存器，其暫存一第一寫入資料；一第二 資料輸入暫存器，其暫存一第二寫入資料；該第一與第二 寫入資料係爲連續輸入；一寫入資料排序裝置，回應於該 第二內部位址產生器之該輸出而將該第一與第二寫入資 料排序；以及一寫入驅動器，將該排序後資料寫入至該記 憶體單元。該記憶體元件更包括：一感應放大器電路，將 儲存於記憶体單元內之一第一讀取資料與一第二讀取資 料平行感應與放大：以及一讀取資料排序裝置，回應於該 第一內部位址產生器之該輸出而將該第一與第二讀取資 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — IIJ—Γ—-— — II 裝· 111 I 訂-ί I 11 11 - I (請先閱讀背面之注意事項再填寫本頁) 1 Α7 Β7 43 9〇 6 〇 五、發明說明（^)) 料排序，並將該第一與第二讀取資料連續輸出。 根據本發明，因爲同步半導体記憶体係具有各別之內部 讀與寫位址產生器，雖然爆衝寫入操作被讀取操作所中 斷，內部位址產生器也無需爲被中所之寫入操作而重設。 因此，記憶体元件具有較短之內部位址解碼時間，使得元 件性能得以改善。 圖式之簡單說明： 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉較佳實施例，並配合所附圖式’作詳細說明如 下： 圖1係描繪習知同步半導體記憶體單元之方塊圖； 圖2係圖1之習知記憶體元件之時序圖； 圖3係本發明之同步半導體記億體元件之較佳實施例 之方塊圖； 圖4係圖3之記憶體元之讀取與寫入位址路徑上電路之 詳細電路圖；以及 圖5係圖3之記憶體元件之時序圖。 標號說明= 300 ： SRAM 302 :時脈緩衝器 304 :控制邏輯 306 :位址緩衝器 308 :位址暫存器 310、314 :位址產生器 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 牧_!----訂----- 經濟部智慧財產局員工消費合作社印製 ^ 6 〇 ;·
dnr./n〇S A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（¥ ) 316 :位址選擇器 320a、320b :資料輸入暫存器 326 :記憶體單元陣列 328 :感應放大器電路 330 :讀取資料排序裝置 332 :資料輸出緩衝器 334 :輸出墊 402、410、414 :開關電路 404、412、416 :鎖相電路 406、418 :計數器 408、420 :多工器 較佳實施例 下列描敘中，特殊細節係爲對本發明有更透徹之了解。 明顯地，對習知此技者而言，無需這些特殊細節便能實施 本發明。 本發明之半導體記憶體單元之重要特徵在於爆衝讀取 與寫入操作使用各別之內部位址產生器。這些各別之爆衝 讀取與寫入位址產生器縮短了內部位址解碼時序，而改善 了本發明之性能。 在此，爲簡單起見，將參考SRAM環境來討論本發明 之實施例。然而要注意，任一半導體記憶體元件，如 DRAM，快閃EEPROM，鐵電RAM，或相類元件可用於實 施本實施例所揭露之觀念。此外，本發明之半導體記憶體 元件可用自動追蹤位元線架構來減少核心周期時間，用縮 11 ---·--I ^--I---衣--------訂---------線' (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 39〇6〇、 A7 ^fiQSpifl (ior/nflR__B7_—__ 五、發明說明) 短後之主資料線來減少電流，經由雙軌重設重路而具有高 速傳送特徵之雜訊免除電路，雙位元預取操作，以及同步 於輸出資料之探針時脈以確保處理器(或CPU)之資料獲得 時間。因此’此說明書與圖示係用於描敘本發明，非而限 制。 請參考所附圖示來描敘本發明之較佳實施例。 圖3係本發明之同步管路式爆衝SRAM元件之較佳實 施例之方塊圖；圖4係圖3之記憶體元件之讀寫路徑上之 電路之詳細電路圖。在這些圖中，習知電路係以方塊圖以 不使本發明難以理解，只爲簡化起見，也假設本發明之 SRAM元件支援最大爲4之爆衝長度，以及具有2階延遲 特徵(也就是2周期之寫入期）。 先參考圖3 ’同步管路式爆^SRAM300係同步操作於 外部輸入之差動時脈信號K與K。時脈緩衝器302產生同 步於外部時脈信號K與K之內部時脈信號CLK〇SRAM300 包括由4個墊組成之記憶體單元陣列326，雖未示出。各 墊包括3個方塊且具有9個I/O。各方塊具有3個I/O,係 分割成各具有64kb容量之8個副方塊。SRAM300係有17 位元之外部地址A0-A16輸入。該位址信號A0-A16係位址 緩衝器306而饋入至第一與第二位址暫存器308與312。 暫存器3〇8與312分別暫時保持位址信號A0-A16。甚至， 各具有36位元寬匯流排之第一與第二資料輸入暫存器 320a與320b係倂用以增強管路式寫入周期與縮減讀，寫轉 換時間。 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----I J I Γ L----发--------訂--------線 I (請先間讀背面之注意事項再填寫本頁) A7 B7 43^^60 439U60 五、發明說明（（。） SRAM300具有”後寫”操作模式，在該模式中，寫入資 料係於位址與控制輸入已出現後之一個或多個周期時才 寫入至其記億體單元。此模式能將當讀取操作在寫入操作 之後經常發生之閒置周期之數量減至最小。甚至， SRAM300可以用爆衝讀取與寫入模式操作。 同樣地，SRAM300具有一般SDR(單倍資料)與DDR(雙 倍資^I操作模式。也就是，SRAM300能回應於時脈信號 K(或^)(DDR模式）之上升與下降邊緣而存取資料，以及 在時脈信號K(或Y)(SDR模式）之上升或下降邊緣存取。 此外，如果當SRAM300執行寫入操作時，出現讀取指 令，SRAM300暫時將寫入操作之位址與資料儲存於其暫存 器中，因爲SRAM300無法在不與讀取操作衝突下將最後 資料字元寫入至其記憶體單元。剩餘之寫入資料保持於暫 存器中，直到下一寫入周期發生爲止。在讀取周期後之第 一寫入周期中，從先前寫入周期得到之暫存資料係寫入至 記憶體單元中。此稱爲"事後(posted)寫入"功能。 在SRAM300中，所有輸入同步通過時脈信號K(或CLK) 所控制之暫存器。同步輸入包括所有位址A0-A16，所有 資料輸入DQ0-DQ35，同步負載信號B1，讀/寫（R/W)致能 信號B2,以及選擇SDR與DDR操作模式之一之資料率信 號B3。 由圖3可看出，控制邏輯304同步於內部時脈信號CLK 而接收同步負載信號Bl，R/W選擇信號B2，以及資料率 信號B3。當匯流排周期順序定義時，同步負載信號B1變 13 - - -----I U------ 疚_-----I I ^ 1!111111 _ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐) 43 90 6 0
^fiQSnifl.dnc/OQR A7 B7 五、發明說明（丨丨） (請先閱讀背面之注意事項再填寫本頁) 成低電位。此定義包括位址，資料轉移方向以及資料長 度。R/W選擇信號B2標明存取類型(讀或寫）。當信號B2 爲高電位時’可執行讀取操作，但當信號B2爲低電位時， 可執行寫入操作。同樣地，信號B2指明當信號B1爲高電 位時，是否執行爆衝周期。 SRAM300更包括數個非同步控制輸入，如輸出致能信 號（未示出）’以及爆衝型信號LBO。信號LBO允許選擇爲 交錯爆衝或線性爆衝。
在SDR寫入操作中，資料係在時脈信號κ之上升邊緣 暫存，在DDR操作模式中，資料係在時脈信號K之上升 與下降邊緣暫存。在SDR模式中，讀取資料係在時脈信號 K之上升邊緣被驅動，而在DDR模式中，係在時脈信號K 之上升與下降邊緣被驅動。 經濟部智慧財產局貝工消費合作社印製 當信號B2爲高電位時，內部位址係向前進，但當信號 B2爲低電位，係執行無操作(NOP)。當同步負載信號B1 係低電位，資料率信號B3之取樣係在時脈信號CUC(或K) 之上升邊緣由控制邏輯304取樣。同時，SRAM300可執行 SDR讀取或寫入操作。如果信號B3係取樣爲低電位，DDR 讀或寫操作可在時脈信號CLK(或K)之每個時脈邊緣執 行。 控制邏輯304產生複數內部控制信號，如暫存器致能信 號E1至E4,指示寫入操作(DDR寫入或SDR寫入）之資料 倍之寫入倍信號'^，指示讀取操作(DDR讀取或SDR讀 取）之資料倍之讀取倍信號G、寫入致能信號ϋ’以及 14 本紙張尺度適用中國國家標準（CNS>A4視格（210 X 297公釐） A7 439060 ------- 五、發明說明（丨>) 使得後續爆衝位址能內部產生之爆衝持續信號BCN。 而在第一位址暫存器308之中，兩LSB位址信號RA1 與RA0係載入至當成爆衝讀取位址產生器之第一內部位 址產生器310。位址暫存器308之其他輸出信號RA2-RA16 係直接輸入至位址選擇器316，如2x 1多工器。相似地， 第二位址暫存器312之兩位元輸出信號WA1與WA0係載 入至當成爆衝寫入位址產生器之第二內部位址產生器 314。暫存器312之其他輸出信號WA2-WA16係輸入至位 址選擇器316。內部位址產生器310與314皆同步操作於 內部時脈信號CLK，且有爆衝持續信號BCN、寫入致能信 號^ΕΝ以及爆衝類型信號LBO輸入。第一內部位址產生
器310產生爆衝讀取位址信號RA(T與RA11。第二內部位 址產生器314產生爆衝寫入位址信號WA0'與WA1’。在 DDR操作中位址信號RAO'，RA1，，WA0'與WA1_在DDR 在各時脈邊緣依照信號ΐϋ所指定之順序前進，但在SDR 操作中，只有於各上升邊緣才前進。爆衝讀取位址信號 RA1’連同第一位址暫存器308輸出之位址信號RA2-RA16 輸入至位址選擇器316之輸入端Α。爆衝寫入位址信號 WA1’連同第二位址暫存器312輸出之位址信號WA2-WA16輸入至位址選擇器316之另一輸入端B。 參考圖4,第一位址暫存器308包括連接至位址緩衝器 306之開關電路402以及連接至開關電路402之鎖相電路 404。開關電路402係回應於控制邏輯304(示於圖3中)輸 出之控制信號E1而開/關。第一內部位址產生器310包括 15 I I ! — il·— — —— ,¾----I---訂·!1!線 .k (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 439060 _^fjQSpifl Hor/ftfiR________ 五、發明說明（h ) 連接至鎖相電路404之計數器406,以及2x 1多工器408。 計數器406同步操作於內部時脈信號CLK，且也由控制邏 輯304所輸出之爆衝類型信號ΪΒΟ所控制。計數器4〇6 同步於內部時脈信號CLK而產生爆衝讀取位址信號RA0' 與RAr。位址信號RA01與RAP之順序係由控制邏輯304 所輸出之爆衝類型信號ΪΒΟ所決定。多工器408具有兩輸 入端A與B，其中一個接收計數器406之輸出，另一個接 收鎖相電路404之輸出。多工器408回應於控制邏輯304 所輸出之爆衝持續信號BCN而選擇性輸出其兩輸入端之 一。多工器408之輸出係輸入至位址選擇器316之輸入端 Α。 第二位址產生器312包括兩個開關電路410與414,以 及兩個鎖相電路412與416。開關電路410係連接於位址 緩衝器306與鎖相電路412間。開關電路412係連接於鎖 相電路412與416間。開關電路410係由控制邏輯304所 輸出之控制信H2所控制。開關電路402係由控制信號 Ε2之反相信號"ΙΪ"所控制。開關電路402, 410與414可由 MOS電晶體或CMOS傳輸閘電路所實施。鎖相電路之數量 可由寫入周期所決定。 第二內部位址產生器314包括連接至鎖相電路416之計 數器418以及2x 1多工器420。計數器418同步於內部時 脈信號CLK而產生爆衝寫入位址信號WA(T與WA1’。位址 信號WA0’與WAr之順序係由控制邏輯304所輸出之爆衝 類型信號LBO所決定。多工器420具有兩輸入端A與B， 16 (請先閱讀背面之注意事項再填寫本頁) 农--------訂·-------- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 439060 ^0^pjf1fdQc/Q.QS-------- 五、發明說明（|ψ ) 其中之一接收計數器418之輸出，另一個接收鎖相電路416 之輸出。多工器420回應於控制邏輯304所輸出之爆衝持 續信號BCN而選擇性輸出其兩輸入之一。多工器420之輸 出係輸入至位址選擇器306之輸入端B。解碼器318係接 收位址選擇器315之輸出。在此，要注意本發明之其他形 式，第一與第二內部位址產生器310與314可分別實施爲 讀與寫位址產生器。 如上述般，同步管路式爆衝SRAM300具有各自之讀與 寫指定位址產生器310與314，因此在讀取周期後之事後 寫入周期間，無需用所暫存之位址來設定內部位址產生 器。因此，相比於習知之記憶體元件，SRAM300之內部位 址解碼時間可縮減。
再參考圖3,位址選擇器316回應於寫入致能信號WEN 而選擇爆衝讀取位址信號RA1’-RA16與爆衝寫入位址信 號WA1’-WA16之一。當寫入致能信號ϋϊΓ爲高電位時， 係選擇爆衝讀取位址信號RA1'-RA16，而當寫入致能信號 WEN爲低電位時，係選擇爆衝寫入位址信號WA1'- WA16。位址選擇器316之輸出係輸入至解碼器318。解碼 器318藉由選擇位址選擇器316輸出之16位元位址ΑΓ-A16而選擇記憶體單元陣列326之列與行。資料輸入暫存 器320a與320b分別保持串列輸入之兩連續36-位元。暫 存器320a與320b之輸出係同步輸入至寫入資料排序裝置 322 ° 寫入資料排序裝置322根據第二內部位址產生器314 17 (請先間讀背面之注意事項再填寫本頁) 表------If訂---------線 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4親格（210x 297公g ) A7 439060 _^^QSpifl Hnr/OnR__21___—---- 五、發明說明（Θ ) (請先閱讀背面之注意事項再填寫本頁) 輸出之位址信號WA(V而轉換暫存器320a與320b之兩個 36位元輸出之轉送路徑。比如，當位址信號WA0,爲高電 位時，暫存器320a與320b之輸出係分別排序至高階36 位元資料與低階36位元資料，反之亦然。當信號WA01爲 低電位時，暫存器320a與320b之輸出係反相轉換。72位 元之寫入資料係輸入至寫入驅動器324。 __ 寫入驅動器回應於控制邏輯304輸出之寫入倍信號 而將72或36位元之資料寫入至記憶體單元陣列326。當 信號WD爲低電位(也就是DDR寫入模式時），72位元資料 係寫入至記憶體單元陣列326。當信號ϋ爲高電位(也就 是SDR寫入模式時），36位元資料係寫入至記憶體單元陣 列 326。 經濟部智慧財產局員工消費合作社印製 感應放大器電路328回應於控制邏輯304所輸出之讀取 倍信號RD而將記憶體單元陣列326之72或36位元資料感 應與放大。當信號RD爲低電位時，感應放大器電路328係 感解碼器電路318所選擇之記憶體單元所輸出之72位元 資料’當信號RD爲高電位時，感應放大器電路328係感應 36位元資料。感應放大器電路328之輸出資料係輸入至讀 取資料排序裝置330。 在DDR模式中，讀取資料排序裝置330將72位元資料 分別成兩個36位元資料’並根據第一內部位址產生器31〇 所輸出之位址信號RA0,而將其排序至高階資料與低階資 料’反之亦然。所排序之資料係依序經由資料輸出緩衝器 332而輸出至輸出墊334。 ___ 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐1 - B7 439060
dnr/OOS 五、發明說明（丨㈠ 只有當決定寫入操作與要求讀取操作時，才會將位址比 較器336致能。比較器336將第一位址暫存器308之輸出 位址與第二位址暫存器321之輸出位址相比較。甘果位址 彼此相同，比較器336產生激活高電位之比較信號EQA， 如果不是的話，其產生未激活低電位之比較信號。當信號 EQA變高電位時，保持於資料輸入暫存器320a與320b內 之資料係旁通記憶體單元陣列336而直接傳送至讀取資料 排序裝置330。因此，讀取操作可立刻取讀出一位址，即 使該位址係在前一周期寫入。在此讀取周期中，記憶體單 冗陣列326係由比較器337所旁通，相反地，資料係由儲 存上一寫入資料之資料輸入暫存器320a或320b讀取出。 反射信號時脈緩衝器338同步於時脈信號CLK(或K) 而產生當成資料探針信號之差動回應時脈信號KQ與 W。輸出資料DQ0-DQ35係非常匹配於反射信號時脈信 號KQ與KQ。反射信號時脈信號KQ與KQ係不被任何控 制信號所失能’並永遠匹配於時脈信號CLK(或K)之頻 率。 圖5係圖3中之SRAM100之時序圖。爲解釋起見，假 設DDRSRAM300支援1 ’ 2 ’與4之爆衝長度，以及記憶 體元件具有2階延遲特徵。 參考圖5，在外部時脈K之周期ci中，當將外部位址 AO—a當成起始爆衝位址時’如果代表爆衝長度爲2之DDR 爆衝寫入操作(所有外部控制信號Bl，B2與B3係低電位) 之指令DW2出現’相關於DW2指令之寫入資料WOa與 ---iflllfi 牧*-------訂---------» * (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 90 6 0 -ifi25mfl.doc/008 A7 B7 經濟部智慧財產局員Η消費合作社印製 1、發明說明（π ) WOb在時脈信號K之周期C2內依序輸入，因爲SRAM3〇〇 係後寫入類型。 其次’當外部位址Al_b出現時，如果代表爆衝長度爲 4之DDR爆衝寫入操作之指令DW4係出現，相關於指令 DW4之寫入資料係依序在時脈信號K之周期c3與C4內 輸入。 在時脈丨g號K之周期C3中，指令D\V4之持續指令係 出現，將資料WOa與WOb寫入至記憶體單元之內部位址 WAO_ab係根據2階延遲寫入特徵而產生。寫入資料w〇a 與WOb之爆衝寫入位址之參考信號WAO_ab係代表已串列 輸入之資料WOa與WOb係平行地同時寫入至所選擇之記 憶體單元內。 在周期C4中，如果代表爆衝長度爲4之DDR爆衝讀 取操作(外部控制信號B1與B3係低電位，B2係高電位) 係出現於當外部位址A2_c當成起始爆衝位址時，因爲 SRAM300之事後寫入特徵，DR4操作之爆衝位址RA2_cd 係藉由使用外部位址A2_c而內部產生。根據事後寫入特 徵，寫入資料Wlb，Wla，Wld與Wlc係暫存直到已完成 DR4操作。 在具有爆衝讀取持續指令之周期C5中，後續之內部爆 衝位址RA2_ab係產生，以及相關於DR4操作之爆衝位址 RA2_cd之第一讀取資料R2c係在時脈信號K之下降邊緣 時驅動至資料匯流排。 在周期C6中，如果代表爆衝長度爲1之SDR爆衝讀取 20 ---r!ll· — .----取--------訂---------線 * . (請先閱讀背面之注意事項存填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 439060 3695ηίΠ .doc/008 A7 B7 五、發明說明) 操作(外部控制信號B1係低電位，B2與B3係高電位）之指 令SR1係與外部位址A3_d —起出現，外部位址A3_d變 成內部位址位址RA3_d而無需產生額外之內部位址，以及 相關於DR4操作之讀取資料R2d與R2a係出現於資料匯 流排上。讀取資料R2c與R2d(或R2a與R2b)之爆衝位址 之參考信號RA2_cd(或RA2_ab)代表資料R2c與R2d(或 R2a與R2b)係以平行方式從所選擇之記憶體單元讀取出。 由圖5可看出，當從讀取周期轉換至寫入周期時’ SRAM300需要單一” NOP(無操作)”周期（外部控制信號B1 與B3係高電位，B2係低電位)而無需外部位址輸入’雖然 當從寫入周期轉換至讀取周期時無需NOP周期。因此，在 時脈信號K之周期C7中，爲將在下一周期C8中所執行之 下一寫入操作，係加入NOP周期。在NOP周期C7中，相 關於DR4操作之最後讀取資料R2b係驅動至資料匯流排， 而無需產生內部位址，來完成DR4操作。資料R2c，R2d， R2a與R2b之讀取資料輸出順序係由外部位址A2_c以及 所選擇之爆衝模式來決定。 在時脈信號K之周期C8中，當代表具爆衝長度爲1之 DDR爆衝寫入操作（外部控制信號B1與B2爲低電位，B3 爲高電位）之指令DW1連同外部位址A4_a —起給定時， 暫存於周期C4內之寫入資料Wlb與Wla係寫入將內部位 址WAl_ab解碼所選擇之記憶體單元內。 根據本發明，因爲同步爆衝半導體記憶體元件具有各別 之內部爆衝讀與寫位址產生器，記憶體元件可縮短在事後 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 表----——訂---------線. 經濟部智慧財產局員工消費合作社印製 43 906 0 3695Difl.doc/008 A7 B7 五、發明說明（η) 寫入模式中之內部位址解碼時間，因此可改善元件性能。 綜上所述，雖然本發明已以較佳實施例揭露如上，然其 並非用以限定本發明，任何熟習此技藝者，在不脫離本發 明之精神和範圍內，當可作各種之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) k--------訂---------' I . 經濟部智慧財產局員工消費合作杜印製 22 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐）

Claims (1)

  1. Α81 QJf j I \ Q #年月日修正A更:ifcpt克 43 906 0 ^fiQSpin 六、申請專利範圍 1. 一種半導體之記憶體元件，其同步操作於一外部時脈 信號，包括： 一記憶體單元陣列，包括儲存資料位元之複數個記憶體 單元； 一第一內部位祉產生器，其回應於一外部位址，而產生 讀/寫操作之連續第一內部位址； —第二內部位址產生器，其回應於該外部位址，而產生 讀/寫操作之連續第二內部位址； 一位址選擇器，其選擇該第一與第二內部位址產生器其 中之一的輸出； 一控制器，回應於外部輸入之讀/寫指令資訊而控制該 第一與第二內部位址產生器以及該位址選擇器之操作；以 及 一位址解碼器，將該位址選擇器之一輸出解碼，以選擇 該記憶體單元。 2. 如申請專利第1項所述之記憶體元件，其中該記憶體 元件在該外部時脈信號之上升與下降邊緣時存取該資料 位元。 3. 如申請專利第1項所述之記憶體元件，其中該記憶體 元件係一靜態隨機存取記憶體元件。 4. 如申請專利第1項所述之記憶體元件，其中該記憶體 元件係一動態隨機存取記憶體元件。 5. —種同步半導體記憶體元件，其能回應於一外部時脈 信號之上升與下降邊緣而存取資料，以及操作於讀與寫模 23 ^纸張尺度適用中國國家標準（CNS)A4規格（21G x 297公楚） ------Ί H -----"—1 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8B8C8D8 439060 Λ__ 六、申請專利範圍 式，該記憶體元件包括： 一記憶體單元陣列，包括複數個儲存資料位元之記憶體 單元； 一第一位址暫存器，其暫存一外部位址； 一第一內部位址產生器，接收該第一位址暫存器之一輸 出以產生爆衝讀取操作之連續第一內部位址； 一第二位址暫存器，其暫存該外部位址； —第二內部位址產生器，接收該第二位址暫存器之一輸 出以產生爆衝寫入操作之連續第二內部位址； 一位址選擇器，選擇該第一與第二內部位址產生器其中 之一的輸出； 一控制器，回應於至少一外部寫入致能信號而控制該第 一與第二位址暫存器，該第一與第二內部位址產生器以及 該位址選擇器之操作；以及 一位址解碼器，將該位址選擇器之一輸出解碼，以選擇 該記憶體單元。 6. 如申請專利第5項所述之記憶體元件，更包括： 一第一資料輸入暫存器，其暫存一第一寫入資料； 一第二資料輸入暫存器，其暫存一第二寫入資料； 該第一與第二寫入資料係爲連續輸入； 一寫入資料排序裝置，回應於該第二內部位址產生器之 該輸出而將該第一與第二寫入資料排序；以及 一寫入驅動器，將該排序後資料寫入至該記憶體單元。 7. 如申請專利第5項所述之記憶體元件，其更包括： 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注^♦•項再填寫本頁) 1 n n n i^OJ· n I n n n I - 經濟部智慧財產局員工消費合作社印褽 00 05899 arcd 43 90 6 Ο 六、申請專利範圍 一感應放大器電路，將儲存於記憶体單元內之一第一讀 取資料與一第二讀取資料平行感應與放大；以及 一讀取資料排序裝置，回應於該第一內部位址產生器之 該輸出而將該第一與第二讀取資料排序，並將該第一與第 二讀取資料連續輸出。 8. 如申請專利第5項所述之記憶體元件，其中該記憶體 元件係一靜態隨機存取記憶體元件。 9. 如申請專利第5項所述之記憶體元件，其中該記憶體 元件係一動態隨機存取記憶體元件。 10. 如申請專利第1項所述之記憶體元件，其中 該第一內部位址產生器更包括： 一第一計數器，其同步操作於一內部時脈信號；以及 一第一多工器，其用以選擇該外部位址與該第一計數器 之輸出的其中之一； 該第二內部位址產生器更包括： 一第二計數器，其同步操作於該內部時脈信號；以及 一第二多工器，其用以選擇該外部位址與該第二計數器 之輸出的其中之一。 11. 如申請專利第10項所述之記憶體元件，其中該第一 及第二計數器的操作係回應於一寫入致能信號。 12. 如申請專利第10項所述之記憶體元件，其中該第一 與第二多工器的操作，係回應於一爆衝連續信號，用以致 能由內部產生的後續爆衝位址。 13. 如申請專利第5項所述之記憶體元件，其中 25 H ϋ n n φΐ n Ml I n「 ^--------訂---------線' (請先閱讀背面之注意事項再填寫本頁〉 經濟部智慧財產局員工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） οςοοοο 热 ABCS 439060 申請專利範圍 該第一內部位址產生器更包括： 一第一計數器，其同步操作於一內部時脈信號；以及 一第一多工器，其用以選擇該第一位址暫存器之輸出與 該第一計數器之輸出的其中之一； 該第二內部位址產生器更包括： 一第二計數器，其同步操作於該內部時脈信號；以及 —第二多工器，其用以選擇該第二位址暫存器之輸出與 該第二計數器之輸出的其中之一。 14. 如申請專利第13項所述之記憶體元件，其中該第一 與第二計數器的操作係回應於一寫入致能信號。 15. 如申請專利第13項所述之記憶體元件，其中該第一 與第二多工器的操作，係回應於一爆衝連續信號，用以致 能由內部產生的後續爆衝位址。 (請先閱讀背面之注意事項再填寫本頁) ----訂---------線， 經濟部智慧財產局員工消費合作社印製 26 本紙張尺度適用t囤國家標準（CNS)A4規格（210=<297公釐）
TW087113012A 1998-08-04 1998-08-05 Synchronous burst semiconductor memory device TW439060B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980031950A KR100306966B1 (ko) 1998-08-04 1998-08-04 동기형버스트반도체메모리장치

Publications (1)

Publication Number Publication Date
TW439060B true TW439060B (en) 2001-06-07

Family

ID=19546549

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087113012A TW439060B (en) 1998-08-04 1998-08-05 Synchronous burst semiconductor memory device

Country Status (6)

Country Link
US (1) US6134180A (zh)
EP (1) EP0978842B1 (zh)
KR (1) KR100306966B1 (zh)
CN (1) CN1326150C (zh)
DE (1) DE69923634T2 (zh)
TW (1) TW439060B (zh)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100287188B1 (ko) 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
JP3376976B2 (ja) * 1999-10-18 2003-02-17 日本電気株式会社 半導体記憶装置
US6292402B1 (en) * 1999-12-08 2001-09-18 International Business Machines Corporation Prefetch write driver for a random access memory
US6473838B1 (en) * 2000-01-04 2002-10-29 International Business Machines Corporation Data transfer system for multiple network processors using dual DRAM storage
US6741520B1 (en) * 2000-03-16 2004-05-25 Mosel Vitelic, Inc. Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices
JP4524439B2 (ja) * 2000-03-30 2010-08-18 ラウンド ロック リサーチ、エルエルシー ゼロレイテンシ機能、ゼロバスターンアラウンド機能を有するシンクロナスフラッシュメモリ
AU2001289291A1 (en) * 2000-03-30 2001-10-15 Micron Technology, Inc. Flash with consistent latency for read operations
US6615307B1 (en) 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
US6728161B1 (en) 2000-06-30 2004-04-27 Micron Technology, Inc. Zero latency-zero bus turnaround synchronous flash memory
KR100372246B1 (ko) * 2000-05-03 2003-02-17 삼성전자주식회사 반도체 메모리 장치의 에코클럭 생성회로 및 방법
JP4011833B2 (ja) * 2000-06-30 2007-11-21 株式会社東芝 半導体メモリ
US6469954B1 (en) 2000-08-21 2002-10-22 Micron Technology, Inc. Device and method for reducing idle cycles in a semiconductor memory device
JP2002093175A (ja) * 2000-09-08 2002-03-29 Toshiba Microelectronics Corp 半導体メモリ装置
KR100391147B1 (ko) * 2000-10-24 2003-07-16 삼성전자주식회사 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법
JP2002175692A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 半導体記憶装置及びデータ処理システム
EP1220225A1 (en) * 2000-12-28 2002-07-03 STMicroelectronics S.r.l. Method and device for reducing the mean access time to a non volatile memory during the reading phase
KR100578233B1 (ko) * 2000-12-30 2006-05-12 주식회사 하이닉스반도체 동기식메모리장치의 데이터 입출력 가변제어장치
JP3737437B2 (ja) * 2001-02-01 2006-01-18 Ｎｅｃエレクトロニクス株式会社 半導体メモリ及びその動作モードのエントリー方法
DE10106817C1 (de) * 2001-02-14 2002-08-08 Infineon Technologies Ag Speicheranordnung
KR100389038B1 (ko) 2001-03-23 2003-06-25 삼성전자주식회사 레이트 라이트 기능을 갖는 동기형 에스램 장치
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
US6889331B2 (en) 2001-08-29 2005-05-03 Analog Devices, Inc. Dynamic voltage control method and apparatus
US6570791B2 (en) * 2001-08-30 2003-05-27 Micron Technology, Inc. Flash memory with DDRAM interface
US6775759B2 (en) * 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
KR100476381B1 (ko) * 2002-05-18 2005-03-16 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
JP4278937B2 (ja) * 2002-09-05 2009-06-17 Ｏｋｉセミコンダクタ株式会社 アドレス選択回路および半導体記憶装置
US6856558B1 (en) 2002-09-20 2005-02-15 Integrated Device Technology, Inc. Integrated circuit devices having high precision digital delay lines therein
DE10246790B4 (de) * 2002-10-08 2013-10-31 Qimonda Ag Integrierter Speicher
US7338820B2 (en) * 2002-12-19 2008-03-04 3M Innovative Properties Company Laser patterning of encapsulated organic light emitting diodes
US6791889B2 (en) * 2003-02-04 2004-09-14 Intel Corporation Double data rate memory interface
US6813193B2 (en) * 2003-04-02 2004-11-02 Infineon Technologies, Ag Memory device and method of outputting data from a memory device
KR100518564B1 (ko) * 2003-04-03 2005-10-04 삼성전자주식회사 이중 데이터율 동기식 메모리장치의 출력 멀티플렉싱 회로및 방법
US20040194500A1 (en) * 2003-04-03 2004-10-07 Broadway Entertainment, Inc. Article of jewelry
KR100522426B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
KR100543908B1 (ko) 2003-05-30 2006-01-23 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치
US7120075B1 (en) 2003-08-18 2006-10-10 Integrated Device Technology, Inc. Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching
TWI276956B (en) * 2003-12-05 2007-03-21 Amic Technology Corp Storage device capable of supporting sequential multiple bytes reading
US7133324B2 (en) * 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US7109760B1 (en) 2004-01-05 2006-09-19 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles
US7279938B1 (en) 2004-01-05 2007-10-09 Integrated Device Technology, Inc. Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein
US7173877B2 (en) * 2004-09-30 2007-02-06 Infineon Technologies Ag Memory system with two clock lines and a memory device
KR100614660B1 (ko) * 2005-06-01 2006-08-22 삼성전자주식회사 반도체 기억 장치의 데이터 라인 및 그 형성방법
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
JP4953348B2 (ja) * 2005-09-29 2012-06-13 ハイニックス セミコンダクター インク 半導体メモリ素子の内部アドレス生成装置
KR100753081B1 (ko) 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
US7558146B2 (en) * 2005-09-29 2009-07-07 Hynix Semiconductor, Inc. Internal address generator for use in semiconductor memory device
KR100816748B1 (ko) * 2006-03-16 2008-03-27 삼성전자주식회사 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
EP1835508B1 (en) 2006-03-16 2012-01-18 Samsung Electronics Co., Ltd. Pram and associated operation method and system
US7755951B2 (en) * 2006-09-01 2010-07-13 Canon Kabushiki Kaisha Data output apparatus, memory system, data output method, and data processing method
KR100866130B1 (ko) * 2006-09-29 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법
KR100881133B1 (ko) * 2007-06-27 2009-02-02 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로
US7567465B2 (en) * 2007-08-30 2009-07-28 Micron Technology, Inc. Power saving sensing scheme for solid state memory
KR101339288B1 (ko) * 2007-12-14 2013-12-09 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
US8964488B2 (en) 2007-12-14 2015-02-24 Samsung Electronics Co., Ltd. Non-volatile memory device using variable resistance element with an improved write performance
US8595398B2 (en) * 2009-03-09 2013-11-26 Cypress Semiconductor Corp. Multi-port memory devices and methods
US9489326B1 (en) * 2009-03-09 2016-11-08 Cypress Semiconductor Corporation Multi-port integrated circuit devices and methods
KR101163035B1 (ko) * 2009-09-04 2012-07-09 에스케이하이닉스 주식회사 데이터 라인 구동 회로
KR101710669B1 (ko) 2010-09-15 2017-02-27 삼성전자주식회사 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치
US9007815B2 (en) * 2012-01-27 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for switching power in a dual rail memory
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
US9385721B1 (en) * 2015-01-14 2016-07-05 Sandisk Technologies Llc Bulk driven low swing driver
US9792994B1 (en) 2016-09-28 2017-10-17 Sandisk Technologies Llc Bulk modulation scheme to reduce I/O pin capacitance
CN107368440B (zh) * 2017-07-06 2021-06-18 沈阳理工大学 一种同位控制猝发总线的控制方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE173348T1 (de) * 1989-10-03 1998-11-15 Advanced Micro Devices Inc Speichervorrichtung
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5499213A (en) * 1992-06-29 1996-03-12 Fujitsu Limited Semiconductor memory device having self-refresh function
JP3099931B2 (ja) * 1993-09-29 2000-10-16 株式会社東芝 半導体装置
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
JP3183159B2 (ja) * 1996-03-29 2001-07-03 日本電気株式会社 同期型ｄｒａｍ
US5784705A (en) * 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory

Also Published As

Publication number Publication date
DE69923634D1 (de) 2005-03-17
KR100306966B1 (ko) 2001-11-30
CN1326150C (zh) 2007-07-11
US6134180A (en) 2000-10-17
KR20000013219A (ko) 2000-03-06
DE69923634T2 (de) 2006-03-23
EP0978842B1 (en) 2005-02-09
EP0978842A1 (en) 2000-02-09
CN1244018A (zh) 2000-02-09

Similar Documents

Publication Publication Date Title
TW439060B (en) Synchronous burst semiconductor memory device
TW412704B (en) Memory device with multiple internal banks and staggered command execution
TW408327B (en) A low latency dram cell and method therefor
US6466511B2 (en) Semiconductor memory having double data rate transfer technique
US5808961A (en) Internal clock generating circuit for clock synchronous type semiconductor memory device
US6330636B1 (en) Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
JP4984129B2 (ja) データストローブ同期回路およびダブルデータレート・マルチビットでの書き込み用の方法
TW512344B (en) SDRAM having posted CAS function of JEDEC standard
US7668038B2 (en) Semiconductor memory device including a write recovery time control circuit
US20090067261A1 (en) Multi-port memory device
TW466490B (en) Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods
US7447109B2 (en) Semiconductor storage device
US6848040B2 (en) Column address path circuit and method for memory devices having a burst access mode
JP3949543B2 (ja) 集積回路デバイスおよび集積回路デバイス内のデータにアクセスするための方法
JPH0973781A (ja) 同期型半導体記憶装置
US6453381B1 (en) DDR DRAM data coherence scheme
TW466482B (en) Synchronous semiconductor memory device
KR20020014563A (ko) 반도체 메모리 장치
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
JP4588158B2 (ja) 半導体集積回路
JP2001035153A (ja) 半導体記憶装置
WO2023107311A1 (en) Read clock start and stop for synchronous memories
US20040052138A1 (en) Predecode column architecture and method
TW400486B (en) Methods and apparatus for increasing data bandwidth of a dynamic memory device
JP3302726B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees