TW412747B - Semiconductor storage device - Google Patents

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經濟部中央標準局貝工消費合作社印製 ^12747 _____B7___ 五、發明説明（1 ) 發明領域： 本發明係關於一種半導體儲存裝置，尤指一種快取記 億體，其可使用於例如微處理器或微電腦之資料處理器中 相關技藝之背景： 爲了增加快取記億體之操作速度，最好可同時執行快 取記憶體的寫入與讀取操作。在相關的日本專利申請案 1 6 2 2 3/1 9 9 7中揭示一種構造，用於藉著使用兩 條整體位元線來執行此目的的讀取/寫入平行處理。 發明節要： 在相關技藝中，藉著平行地操作兩條整體位元線會發 生串音之問題。本發明的一個目的在於實現在半導體儲存 裝置中.的快速存取，而同時避免串音之問題。依據本發明 ，適於快取記憶體之半導體儲存裝置的構造布局有助於增 加裝置的操作速度。 依據本發明的一個觀點之半導體儲存裝置包括許多字 線、許多位元線、連接至字線與位元線之記憶格、連接至 感測放大器之感測（讀取）整體位元線、連接至寫入放大 器之寫入整體·位元線、及選擇性地連接感測與寫入整體位 元線的至少其中之一與位元線的選擇電路。 依據此觀點，第一與第二寫入整體位元線被擺設於第 —與第二感測整體位吭線之間，第一寫入整體位元線固定 本紙法尺度適用中國國家搮举（CNSyA4说格（210X297公釐) (請先閲婧背面之注意事項再填寫本筲> 裝· 訂 經濟部中央橾準局員工消费合作社印製 412747 A7 B7 五、發明説明（2 ) 成與第一感測整體位元線相鄰，且第二寫入整體位元線固 定成與第二感測整體位元線相鄰；且第一寫入整體位元線 與第一感測整體位元線之間，或第二寫入整體位元線與第 二感測整體位元線之間的距離，被設定成大於第一與第二 寫入整體位元線之間的距離》以此構造，可免除寫入與讀 取整體位元線之間的串音，特別是寫入.位元線對於讀取位 元線的影響。 在本發明的實際裝置應用中，寫入整體位元線與感測 整體位元線是由相同寫入層做成，且寫入整體位元線之間 的距離大於相鄰對的寫入與感測整體位元.線之間的距離。 在此情形，從基體側計算可形成：用於製造位元線之第一 寫入層、用於製造字線之第二寫入層、用於製造寫入與感 測整體位元線之第三寫入層。 作爲另一個例子，寫入整體位元線與感測整體位元線 是由不同的寫入層做成，且寫入整體位元線與感測整體位 元線之間的水平距離大致相同V以此擺設，藉著使用不同 層而不需改變位元線間的間距，可得到免於串音之效果。 作爲一實際的裝置，半導體儲存裝置可被做成從基體 側計算形成：用於製造位元線之第一寫入層、用於製造字 線之第二寫入層、用於製造感測整體位元線之第三寫入層 、及用於製造寫入整體位元線之第四赞入層。 此外，可提供一部份的擺設，其中第一寫入整體位元 線與第二寫入整體位元線彼此橫越。特別是，第一寫入整 體位元線與第二寫乂整體位元線橫越使得它們的位置（位 (婧先Μ讀背面之注意^項再填寫本頁) 裝· 訂 Μ 本紙張尺度適用中國國家揉準（CNS } Α4規格（210X297公釐） _ 5- 經濟部中央標準局貝工消費合作社印裝 -0 * )12747 A7 _B7_ 五、發明説明（3 ) 元線位置）周期性地交替。由於此擺設’可免於寫入整體 位元線的串音影響。 · 依據本發明的實際應用’提供—裝置具有許多字線、 許多位元線、連接至字線與位元線之記憶格 '連接至感測 放大器之感測整體位元線、連接至寫入放大器之寫入整體 位元線、及選擇性地連接感測與寫入整體位元線的至少其 中之一與位元線的選擇電路；與整體位元線的一部份擺設 ，其中兩個相鄰的寫入整體位元線彼此橫越。 這裡，兩個相鄰的寫入整體位元線可被擺設於兩個感 .測整體位元線之間。此外，寫入整體位元線間的最短距離 最好比寫入整體位元線與感測整體位元線之間的最短距離 長。 在實際的電路布局中，許多字線、許多位元線、及連 接至字線與位元線之記憶格，形成矩形的第一區域及矩形 的第二區域，其中選擇電路被擺設成沿著第一區域的一側 被定位，且感測整體位元線與寫入整體位元線橫移第一及 第二區域，其方向是在與一側正交的方向。 這裡，兩條寫入整體位元線可在第二區域中彼此橫越 。此外，許多組各包括第一與第二區域可被擺設在一方向 上，其中延伸感測整體位元線與寫入整體位元線，以界定 一列記憶體組·。此外，包括感測放大器與寫入放大器的第 三區域可被設在記憶體組的一端。由本發明亦可想到平行 地擺設兩個此記憶體組並在兩組之間插入解碼器/字驅動 器。 &張尺度適用中國國家榇準（〇«)入4規格（210><297公釐） {請先閩讀背面之注$項再填寫本頁) 裝- -訂' 4ί8747 A7 B7 五、發明説明（4 ) 由本發明所提出的半導體儲存裝置之布局包括矩形的 第一區域，由許多字線、許多位元線、連接至字線與位元 線之記憶格、連接至感測放大器之感測整體位元線、連接 至寫入放大器之寫入整體位元線、及選擇性地連接感測與 寫入整體位元線的至少其中之一與位元線的選擇電路形成 〇 這裡，沿著第一區域的一側定位一矩形的第二區域， 其中擺設選擇電路*且感測整體位元線與寫入整體位元線 橫移第一與第二區域，其方向是在與一側正交的方向。此 外，許多組各包括第一與第二區域被擺設於一方向，其中 延伸感測整體位元線與寫入整體位元線，以界定一列的記 憶體組，且在記憶體組的一端設置第三區域，其包括感測 放大器與寫入放大器。 經濟部中央標準局貝工消费合作社印裂 (請先聞讀背面之注f項再填寫本頁} 特別是，感測放大器最好被定位成比寫入放大器更靠 近記憶體組。其理由是感測放大器處理較弱的信號。亦可 想到感測放大器包括第一級、中間級、後級的感測放大器 ，從最靠近記憶體組的一側來看依序地排列*且構成第一 級的各電晶體之閘長度大於構成中間級與後級的各電晶體 之閘長度。從製造的觀點來看，沒有操作之虛擬電晶體可 被包括於構成第一級的電晶體之間。 構成中間級或後級的電晶體在一擺設中可使它們的源 極、閘極與汲極排列於一方向，其中延伸感測整體位元線 與寫入整體位元線。選擇電路包括一讀取選定開關及一寫 入選定開關，讀取瘙定開關最好被擺設成比寫入選定開關 本紙張尺度適用中國®家揉準（CNS > Λ4规格（210X297公釐） 經濟部中央標準局負工消费合作社印装 4lS747 A? B7 五、發明説明（5 ) • · 更靠近第一'區域》 此外，當兩條寫入整體位元線被平行地擺設而橫越以 周期性地改變它們的側位置，可免於寫入整體位元線對於 感測整體位元線之影響。在此情形中，寫入整體位元線橫 越第二區域是適當的。 此外，如果寫入整體位元線橫越其中一個第二區域的 位置比選擇電路更靠近第一區域，則寫入整體位元線在不 同的相鄰第二區域中之位置，被設定成比選擇電路更遠於 第一區域。以此交替擺設，兩條整體位元線的側位置關係 在全部的記億體組中相同，使得可簡ί匕半導體儲存裝置之 設計與製造。 執行本發明之模式 現在參見圖形將敘述依據本發明之半導體儲存裝置的 數個較佳實施例。 圖形之簡要敘述： 圖1是依據本發明之半導體儲存裝置的電路圖。 圖2是圖1所示的儲存裝置中之格的電路圖-圖3是在對於四組局部位元線形成一組整體位元線的 情形中，Υ開關與局部位元線預充電電路的電路圖。 圖4是讀取整體位元線預充電電路與感測放大器的電 路圖。 圖5是寫入整體位元線預充電電路與寫入放大器之電 (请先《讀背面之注意事項再填寫本頁) % 訂_ 本紙張又度逋用中國國家揉準（CNS ) Α4規格（210x297公釐） -8- itZf47 A7 B7 經濟部中央標準局貝工消費合作社印褽 五、發明説明（6 ) 路圖 .圖6是寫入放大器的修改實施例之電路圖。 圖7是圖1所示的實施例之操作波形圖。 \圖8是記億體墊部份的布局之平面圖。 圖9是記憶體墊部份的布局之剖面。 圖1 Ο A是容易產生寫入資料的串音之記憶體墊部份 .的布局之圖形。^4 魏 ^ 圖1 0 B是圖1 示之記憶體墊部%$自沿著剖面 〇 _ 1 〇 之剖面。''«v 1 1是寫入資料的^音破壞讀取資料芝It形中的操 作波形圖。 圖1 2 A是依據本發明之記億體墊部份的布局;5圖形 0 圖1 2 B是圖1 2 A所示的記憶體墊部份取自剖面線 1 2 - 1 2之剖面。 圖13是應用本發明的儲存裝置之布局的平面圖。 圖1 4是扭曲位兀線之情形的布局之平面圖。 圖15是感測放大器部份與寫入放大器部份之布局圖 圖 是Y開關的布局圖 圖17是Y開關的另一布局圖。 圖.1 8是感測放大器的布局圖。 圖1 9是第一級感測放大器的布局圖》 圖2 0是一方魂®，指出本發明的另一實施例中的快 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐} -9- '「 - Μ ! (請先閲讀背面之注意事項再填寫本页) 訂

I r_ A7 _____B7__ 五、發明説明（7 ) 取記憶體。 、圖2 1是對應圖2 0之操作波形瑟1。 元件符號說明： 1 0 0 半導 體 Μϋ 儲 存 裝 置， 1 0 1 解碼 器 / 字 驅 動器 1 1 1 區域 > 1 1 2 區域 1 2 0 寫入 資 料 匯 流 排， 1 2 2 位址 匯 流排 1 2 3 快取 標 籤 陣列 » 1 2 4 快取 資 料陣列 1 2 5 比較 器 $ 1 2 6 適配 信 號 1 2 7 控制 電 路 1 2 8 讀取 緩 衝器 1 2 9 資料 匯 流 排 » 1 3 0 位址 1 3 1 選定 器 > 1 3 2 選定 器 1 3 3 控制 信 ， 1 3 4 控制 信 Ρ占 1 3 5 資料 > 1 3 6 實際 位址 2 0 0 快取 記 億 體 0 經濟部中央標準局負工消资合作社印裝 (請先W讀背面之注意事項再填寫本頁) 較佳實施例之詳細敘述： 圖1是一電路圖，指出依據本發明之半導體儲存裝置 的一個實施例。藉著使用製造半導體積體電路之技術，在 例如單晶矽的單石半導體基體中形成半導體儲存裝置 1 0 0。許多記億格c E L L被擺設成矩陣形狀以構成一 記憶體陣列。記億體陣列被分成η組（組1至組η )。 這裡，符號P CTI至P C η代表預充電電路，符號 本紙張尺度通用中国國家標準（CNS ) Α4规格（210Χ297公釐） .1〇 . A7 B7 經濟部中央棋準局貝工消費合作社印製 五、 發明説明（8 ) 1 Y S W 1至Y SWn代表γ開關，符號S Α代表由 各 別 組 1 1 I 分 享 的 感測放大器，符號WA代表由各別組分享的 寫 入 放 1 1 I 大 器 > 符號R P C代表預充電讀取整體位 元線之電 路 » 符 1 請 s ! 疏 W Ρ C代表預充電寫入整體位元線之電路 -，符號 先 聞 1 Ί R Ε A D DATA代表欲被寫入的資料 ，符號W G Β L 背 I 與 W G B L B代表寫入整體位元線，符號L B L 〇、 之 注 t 1 I L Β L 1、1^8乙2、：1613與1^3]^ B 3代表 局 部 位 事 項 X 1 1 元 線 且數字101代表解碼器/字驅動器 〇 填 寫 本 ! 圖 2詳細地指出圖1所示的記憶格C E L L之 構 造 0 頁 1 1 記 億 格 C E L L包括一正反器（由P通道. 塑Μ 0 S 電 晶 體 1 1 Μ Ρ 〇 1、MP02與N通道形電晶體MN 0 1、 1 1 Μ Ν 〇 2做成），其被如此建造使得一對 CMOS 反 向 器 1 訂 I 的 輸 入 與輸出被交叉連接，且N通道型MO S電晶體 1 1 Μ Ν 〇 3、MN 0 4其選擇性地連接正反: 器的節點 Ν 與 節 1 1 點 Ν B 至局部位元線（LBL0、LOLB 0 )。字 線 1 I W L- 被 連接至N通道型MO S電晶體MN 0 3、Μ Ν 0 4 r 之 閘 極 〇 1 Ί a 圖 3詳細指出預充電電路P C 1與圖 1所示的 Υ 開 關 1 1 電 路 Y SW1之構造。局部位元線（LBL 0、 1 1 L Β L BO'LBLl'LBLBl'LB L 2、 I L Β L B2、LBL3、LBLB3)其, 爲組內的 位 元 線 1 ** 1 I 1 可 藉 由使用P通道型MO S電晶體MP 1 - Μ Ρ 1 2 而 1 ( 被 預 充 電成“ Η I G Η "位準。此外，局部 位元線（ I 1 L Β L 0 ' L B L B "〇 ' L Β L 1 ' L Β L Β 1、 1 1 1 η 本紙張尺度適用中國國家標準（CNS > Α4规格（210X297公釐） -11 - 412747 at Β7 五、發明説明（θ ) LBL2、LBLB2、LBL3 、LBLB3)被連接 至整體位元線（RGBL、RGBLB、WGBL ' WGB LB )，其與局部位元線平行地形成以橫移這些組 ，經過做成四行單元的P通道型MO S電晶體MP 1 3 _ MP20及N通道型MOS電晶體MN1 - MN8 » 經濟部中央揉準局員工消費合作社印製 整體位元線被分成讀取或感測位元線（RG B L、 RGBLB)與寫入位元線（WGBL、WGBLB)。 信號線R SWO被連接至P通道型MO S電晶體MP 1 3 與MP 1 4之閘極。在讀取資料的模式中，局部位元線（ LBLO、LBLBO)被預充電電路PC1預充電一次 成“HIGK” ，且它們僅振盪於“HIGH”位準附近 ，使得局部位元線（LBLO，LBLBO)的信號可被 傳送至資料讀取整體位元線（RGBL，RGBLB)， 只藉著P通道型MO S電晶體。對於相對於局部位元線 LBL1 'LBLB1 、LBL2 、LBLB2 與 LBL3、LBLB3 之信號線 RSW1、RSW2 與 R S W 3分別經由電晶體Μ P 1 5至Μ P 2 0，如圖3所 示提供類似的連接。 信號線WSWO被連接至Ν通道型Μ 0 S電晶體 ΜΝ1與ΜΝ2之閘極。在寫入資料的模式中，在“ LOW”位準之資料寫入整體位元線（WGBL、 WG B L B )之信號需要被精確地傳送至局部位元線（ LBLO'LBLBO)，但是即使當以降低位準來傳送 在“ Η I G Η ”位章的信號不會產生問題，所以局部位元 -12- (請先Μ讀背面之注意事項再填寫本萸) 本紙張尺度適用中國國家揉牟（CNS ) Α4規格（210X297公釐） 經濟部中央橾準局員工消費合作社印製 412747，· . A7 _^_ B7___ 五、發明説明（1〇 ) 線BL〇 ' LBLBO)與資料寫入整體位元線（ WGBL、WGBLB)可只藉由N通道型MOS電晶體 MN1、MN2被連接。對於相對於局部位元線LBL1 、LBLB1、LBL2、LBLB2 與 LBL3、 LBLB3之信號線WSW1、WSW2與RSW3分別 經由電晶體MN3至MN8，如圖3所示提供類似的連接 。資料讀取整體位元線（RGBL、RGBLB)被連接 至局部位元線經過Y開關（YSW1〜YSWn) ，且它 們亦被連接至讀取整體位元線預充電電路R P C及感測放 大器/閂鎖電路S A，如圖1所示。 圓4詳細指出圖1所示之讀取整體位元線預充電電路 R P C與感測放大器/閂鎖電路S A的擺設。讀取整體位 元線預充電電路R P C包括P通道型MO S電晶體 MP21、MP22與MP23，且它可將讀取整體位元 線（RGBL、RGBLB)預充電成“Η I GH"位準 。感測放大器/閂鎖電路S A包括一差分型式的感測放大 器（第一級），其是由P通道型MOS電晶體MP24、 MP 2 5及N通道型MOS電晶體MN9、MN 1 〇、 MN1 1、MN1 2、MN13做成；一差分型式的感測 放大器（中間級），其是由電晶體MP26、MP27及 MN14、MN15、MN16、MN17、MN18 做 成：一差分型式的感測放大器（後級），其是由電晶體 MP28 、MP29 及 MN19 'MN20'MN21 、 Μ N 2 2、Μ N 2 3Ί故成；一閂鎖電路LT，其是由兩個 ^紙張尺度逋用中國國家標準（CNS ) Α4规格（2丨0X297公嫠} 13- (婧先閲讀背面之注意事項再填寫本頁) 裝· 订 4127*47 at _____B7 五、發明説明（11 ) nand電路做成；及一輸出緩衝器BUF。整體位元線 (RGBL、RGBLB)分別被連接至N通道型MOS 電晶體MN9與MN1 〇的閘極。一接地電位V S S被連 接至P通道型MO S電晶體MP 2 4與MP 2 5之閘極。 被讀出的資料READ DATA從輸出緩衝器BUF被 向外傳送。 資料寫入整體位元線（WGBL、WGBLB)被連 接至局部位元線經過γ開關（YSW1〜YSWn)之N 通道型MO S電晶體，且它們亦被連接至寫入整體位元線 預充電電路WP C及寫入放大器/閂鎖電路WA，如圖1 所示。 經濟部中央標準局貝工消费合作社印製 (請先Μ讀背面之注意事項再填寫本頁) 圖5詳細指出圖1所示之寫入整體位元線預充電電路 WP C與寫入放大器/閂鎖電路WA的擺設。寫入整體位 元線預充電電路WP C包括P通道型M〇 S電晶體 MP 3 0、MP 3 1與MP 3 2，且它可將寫入整體位元 線（WGBL、WGBLB)預充電成“ Η I G Η ”位準 。寫入放大器/閂鎖電路WA包括反向器電路INV1、 INV2、 INV3及電晶體ΜΝ24、ΜΝ25β欲被 寫入的資料WRITE DATA被傳送至寫入整體位元 線（WGBL、WGBLB)，經過 INV1、INV2 、INV3 及 MN24、MN25。 如圖6所示，它亦可以電晶體MN2 6、MN2 7來 取代各別的反向器I NV1與I NV3。在此一擺設中， 當線WT_EN到逢“HI GH”位準時，線WGBL與 本紙张尺度適用中囯國家標準（CNS > A4规格（210X297公釐）~~:14- 412747 經濟部中央標準局負工消費合作社印製 Α7 Β7 五、發明説明（12 ) WGg.LB的其中之一被帶至“LOW”位準，且另一條 線被保持在預充電位準（亦即，“ Η I G Η ”位準），使 得資料被寫入記憶格。解碼器/字驅動器10 1 (圖1) 是一電路，其選定任何組的一條字線》 圖7指出對於圖1所示之半導體儲存裝置中柑同位址 之連續的讀取與寫入操作之情形中的操作波形。首先執行 資料讀取操作，隨後執行資料寫入操作。 在操作開始之前，讀取整體位元線（RGBL、 RGBLB+)信號線REQ (參見圖3)與EQ、WEQ (參見圖5 )被帶至“ L " ( “ L 0 W 位準）*使得局 部位元線（LBL0、LBLB0、LBL1、 LBLB1 'LBL2'LBLB2'LBL3' LBLB3)與寫入整體位元線（WGBL、WGBLB )分別被預充電電路RPC、PC、WEQ預充電至“Η ” （“ Η I G Η ”位準），使得事先連接讀取整體位元線 (RGBL、RGBLB)與局部位元線（LBL0、 L B L Β 〇 ) ° 在讀取操作中，信號線R E Q與E Q首先是在“Η” 以抑制預充電。同時，字線WL是在“Η” ，使得預充電 的局部位元線（LBL〇、LBLB〇)被記億格 C E L L預充電以發展電位差。由於局部位元線（ LBL0、LBLB〇)與讀取整體位元線（RGBL、 RGB LB )被連接，被記憶格C E L L發展的局部位元 線L B L 0、L Β ιΓβ 〇 )之間的電位差被傳送至讀取整 C請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐） -15- 4U747 a? _B7 五、發明説明（13 ) 體位元線（RGBL ' RGBLB)。此外，電位差被傳 送至感測放大器/閂鎖電路S A，且藉著設定感測放大器 致能信號SA — EN (參見圖4)在“H”而被放大，結 果的資料被傳送至信號線read data。 在電位差已被傳送至感測放大器的時間點，Y開關 Y S W 1之控制信號R S W 〇從‘‘ L ”被移位至“ Η ”位 準，使得Υ開關YSW1之Ρ通道型MO S電晶體被關掉 以分離局部位元線（LBLO、LBLBO)與讀取整體 位元線（RGBL、RGBLB)。同時，γ開關 YSW1之控制信號WSWO從“L”被移位至“Η” ， 經濟部中央標準局員工消費合作社印裝 使得Υ開關Y S W 1之Ν通道型Μ 0 S電晶體被打開以連 接局部位元線（LBLO、LBLBO)與寫入整體位元 線（WGBL、WGBLB)，以開始寫入操作》寫入整 體位元線（WGBL、WGBLB)分別被充電及放電， 藉著於讀取操作期間設定寫入放大器致能信號WT_E N (參見圖5 )在“ Η ”位準。所以在寫入操作開始之後， 一信號被傳送至並寫入於記憶格C E L L中，藉著只充電 及放電小電容的各別局部位元線（L B L 〇 ' L B L Β 〇 )。 在寫入操作結束之後，字線WL被設定在“L” ，控 制信號R S W 〇被設定在“ L ” ，控制信號W S W 〇被設 定在“L” ，且信號線REQ'EQ與WEQ被設定在" L” ，使得對於下一個循環，預充電讀取整體位元線（ RGBL'RGBI/‘B)、局部位元線（LBLO、 -16- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國围家標準（CNS > A4规格（210X297公釐） 412^47 A7 ___B7 五、發明説明（14 ) LBL.BO'LBLl、LBLB1、LBL2、 LBLB2、LBL3、LBLB3)及寫入整體位元線 (WGBL'WGBLB)。在一個循環中作用讀取、寫 入與預充電操作》 _ 雖然在圖7中，在一個循環的最後部份完成預充電， 它可以在讀取操作之前被完成。亦即，亦可以在一個循環 的第一部份完成預充電。 在此實施例中，於操作期間被連接至位元線的記憶格 C E L L的數目，與沒有使用整體位元線的方法中之數目 相比小1 / η，所以可減小位元線的電容以加速充電與放 電操作。此實施例因此亦產生可提高讀取與寫入操作的速 度之效果。而且功率散失可以降低，申於位元線的電容之 減小。 圖8指出圖1所示的半導體儲存裝置之記億體墊部份 的金屬層之布局。用於讀取資料之整體位元線（RGBL 、RGBLB)及用於寫入資料之整體位元線（WGBL 、WGBLB)分別被連接至四對的局部位元線（ 經濟部中央標準局員工消費合作社印製 <請先閲讀背面之注意事項再填寫本頁) LBL0、LBLB0、LBL1、LBLB1、 LBL2、LBLB2、LBL3、LBLB3)。 圖9指出取自圖8中的虛線之剖面圖。第一層（未示 ，但被定位在圖形的底部）被使用作爲記憶格部份 CELL。局部位元線（LBL0、LBLB0、 LBL1、LBLB1、LBL2'LBLB2、 LBL 3、LBL&3)使用第二層的金屬（稱爲金屬接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .γ]. 412747 A7 B7 五、發明説明（15 ) 線）而被做成。使用第三層的金屬而敗成用於減小字線的 電阻之加強線WL G。使用第三層的金屬做成接地線 VSS與電源線VDD。使用第四層的金屬做成讀取整體 位元線（RGBL、RGBLB)。使用第五層的金屬做 成寫入整體位元線（WGBL'WGBLB)。附帶一提 ，雖然未示，第一層的金屬被使用於記億格部份中。此外 ，由實線所包圍之區域表示一記憶格C E L L。 整體位元線（RGBL、RGBLB、WGBL、 WGB L B_>被形成一線對一行的記億格（例如，一對的 位元線（LBLO、LBLB〇)，使得整體位元線（ RGBL、RGBLB、WGBL、WGBLB)的內線 電容被減小，以對應地增加操作之速度。 經濟部中央梯準局貝工消費合作社印裝 (請先閱讀背面之注意ί項再填寫本頁) 圖1 Ο A指出一記憶體墊的布局，其中沿著線1 〇 _ 1 0取圖1 Ο B所示的記憶體墊部份之剖面。如圖所示， 使用第四層的金屬接線做成寫入整體位元線（WGBL、 W G B L B )。在此情形中，在相同的金屬層中形成讀取 整體位元線（RGBL、RGBLB)與寫入整體位元線 (WGBL'WGBLB)，使得內接線電容CnO取一 非常大的値，爲了以下敘述的比較。 圖1 1指出在讀取整體位元線（RGBL、 RGBLB)與寫入整體位元線（WGBL、WGBLB )之間的內接線電容C η 0很大的情形中之操作波形。於 前面的讀取操作期間1寫入整體位元線（_ W G B L、 WG B L Β )各別政被充電放電。在此情形中，由於大的 本紙張尺度適用中國國家標準（CNS) Α4規格UI0X297公釐） -18· 經濟部中央梯準局員工消費合作社印製 4ΐ2^47 at __ ；____Β7______ 五、發明説明（16) 內接線電容CnO，在讀取整體位元線（RGBL、 RGBLB)中發生寫入資料的串音。 讀取整體位元線（RGBL、RGBLB)從一記億 格傳送一弱的電壓振幅，而寫入整體位元線（WG B L、 WG B L B )傳送具有與烘給電壓相同振幅的寫入資料β 所以’當串音發生時，讀取整體位元線（RGB L、 RGB L B )上的資料容易地被破壞，結果傳送錯誤的資 料。 相對地、在圖8與9的布局中，讀取整體位元線（ RGBL、RGBLB)與寫入整體位元線（WGBL、 WGBLB)的接線層被做成不同，所以內接線電容 C η 2小於C η 〇，且可以抑制寫入資料的串音。 圖1 2 Α指出依據本發明的另一個實施例之記憶體墊 部份的布局。圖1 2 B指出圖1 2 A所示的記憶體墊之對 應剖面圖，取自圖1 2 A中的剖面線1 2 — 1 2。如圖所 示，讀取整體位元線（RGBL、RGBLB)與寫入整 體位元線（WGBL、WGBLB)使用第四層金屬被做 成，且兩者的接線間距並不相等》 特別是，如圖12A與12B所示，第一及第二寫入 整體位元線WGBL、WGBLB被擺設/於第一及第二讀 取整體位元線RGBL、RGBLB之間，第一寫入整體 位元線WGB L被固定成與第一讀取整體位元線rgB L 相鄰，第二寫入整體位元線WG B L B被固定成與第二讀 取整體位元線R G ΒΎ B相鄰；且第一‘寫入整體位元線 本纸朵尺皮適用t國圃家揉準（CNS ) A4规格（2〗0X297公釐） I Ί— IM· u I n ^ n n ϋ n n n n n n ^ t (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 4127*47 Α7 Β7 五、發明説明（17 ) WG B L與第一讀取整體位元線R G B L之間’或第二寫 入整體位元線WG B L B與第二讀取整體位元線 R G B L B之間的距離，被設定成比第一與第二寫入整體 位元線WG B L與WG B L B之間的距離長。在此情形中 ，讀取整體位元線（RGBL、RGBLB)與寫入整體 位元線（WGBL、WGBLB)之問的內接線電容 C η 1可以做成小於C η 0，所以可抑制寫入資料的串音 。此外，在圖8與9及圖1 2Α的實施例中•相對於圖 1 ◦ Β所示的C η 〇減小內接線電容C η 2或C η 1 ’所 以整體位元線的操作可增加速度並降低功率耗散。 此外*在圖8與9及圖1 2的實施例中，寫入整體位 元線（WGBL、WGBLB)位於讀取整體位元線（ RGBL、RGBLB)之間，使得可避免具有與供給電 壓相同振幅的寫入資料減小所示的相鄰整體位元線中之串 音。通常，串音發生不必要的電位改變（雜訊脈衝），所 以耗散浪費的功率。因此在此實施例中•可同時達成降低 的功率耗散。 在圖8與9的實施例中，使用第五層的金屬做成寫入 整體位元線（WGBL、WGBLB)是重要的。讀取整 體位元線（RGBL、RGBLB)與寫入整體位元線（ WG B L、WG B L B )之間的串音，在讀取整體位元線 (RGBL、RGBLB)的寄生電容（例如Cn〇與 Cn2)、相對於寫入整體位元線（WGBL、 W G B L B )的寄生電容（C η 2 )具有不能忽略之大値 本紙張尺度適用辛國國家標隼（〇阳）八4規格（210><297公釐） -20- (請先閲讀背面之注意事項再填寫本頁) •訂. 經濟部中央標準局貝工消费合作社印製 4}2*/4Ψ α7 ___Β7____ 五、發明説明（18 ) 的情形中會發展。 假設在不同的擺設中，使用第五層金屬做成讀取整體 位元線（RGBL、RGBLB)，對應圖9所示的電容 C d 0之內線電容變成一小値，但是電容C η 2似乎具有 非常大的値，所以寫入資料的串音發展。此外，從記憶格 與整體位元線之間的資料之傳送的觀點來看，具有從記憶 格傳送弱的信號之目的之讀取整體位元線（R G B L、 RGBLB)需要使用位在靠近記憶格的一層之金屬。其 理由是當記憶格被連接至距記憶格的層（第一層）之遠層 的金屬時，信號必須通過“ ν i a s Η (.內金屬接點）許 多次，所以“v i a s”的寄生電容與電阻降低儲存裝置 的操作速度，且增加其功率耗散。 圖1 3指出使用本發明之電路技術而製造的記億體之 布局。區域1 1 0是一記億體陣列區，且被廣泛地分成兩 個部份，各被次分成八個組（BANK1.〜BANK8) 。區域111包括預充電電路PCi與Y開關YSWi ( i = 1〜8 )，且它們各別地被擺、設成與8個組（ BANK 1〜BANK8 )，且它們各別地被擺設成與八 個組相鄰。此外，在區域1 1 3中擺設解碼器/字驅動器 1 0 1 ^ 擺設於區域1 1 2中的是一電路RP c ’其預充電讀 取整體位元線；感測放大器/閂鎖電路s A : 一電路 WP C，其預充電寫入整體位元線；及寫入放大器電路 WA。附帶一提’爲了簡化，在圖形中只指出一組的讀取 (锖先W讀背面之項再填寫本页). ^衣· 訂 -W一 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） .21 - 412 f47 A7 B7 五、發明説明（19 ) (請先閱讀背面之注意事項再填寫本頁) 整體位元線（RGBL、RGBLB)與寫入整體位元線 (WGBL、WGBLB)。寫入整體位元線（WGBL 、WGBLB)在區域111中被扭曲。在寫入整體位元 線（WGBL、WGBLB)沒有被扭曲的情形中，讀取 整體位元線R G B L與寫入整體位元線WG B L平行地跑 於一段長的距離上，所以在兩條位元線之間的內接線電容 變大。 在圖13中，A1、A2、B1、B2'B3指出在 整體位元線（WGBL、WGBLB)之扭曲點之間的長 度。而且AO、A4指出從整體位元線（WGBL、 WGB L B )的尾端邊緣至整體位元線（WGB L、 WG B L B )之橫越點之長度•因此，布局最好滿足以下 等式： A0 + A1+A2+A3+A4 = B0 + B 1+B2 + B 3 經濟部中央標準局員工消費合作社印装 以此方式，用於讀取的整體位元線（RGB L )連同 用於寫入的整體位元線（WG B L B )之長度，等於用於 讀取的整體位元線（RG B L B )連同用於寫入的整體位 元線（WGBL)之長度。 依據以上布局 > 從用於寫入的整體位元線（ WGBLB)·至用於讀取的整體位元線（RGBL)之串 音雜訊，等於從用於寫入的整體位元線（WG B L )至用 於讀取的整體位元線（+RGBLB)之串音雜訊。所以* 此布局容易消除串音雜訊並避免讀出錯誤。 -22- 本紙張尺度適用中國國家標率（CNS ) A<*規格（210X297公釐） 經濟部中央標準局貝工消費合作杜印製 412^47 A7 A 7 ____B7__ 五、發明説明（20 ) 如圖7所示，於先前的讀取操作，寫入整體位元線（ WGBL、WGBLB)被各別地充電放電。所以，當寫 入整體位元線相對於讀取整體位元線之內接線電容很大時 ，寫入資料的串音之影響增加欲避免此缺點，記億體可 置於外部，使得寫入整體位元線（WGB L、WGB L B )平行地跑於相同的長度上，相對於兩條讀取整體位元線 (RGBL'RGBLB)。 圖1 4指出一部份（例如區域1 1 1中）的布局，其 中寫入整體位元線（WGBL、WGBLB)被扭曲（以 彼此橫越）以移位其側向位置。圖中描述.的是第五層金屬 做成的線WG B L B被擺設於中央部份的右下側上之情形 中的布局，在此情形它被改變一次成第四層的金屬（如“ X ”所表示），並被接線至左跑通道（未示），且在此情 形它隨後再度被改變成第五層的金屬（由其它的“X"來 表示）。在橫越部份中，在第五層的金屬中形成線 WGBL。 圖1 5更詳細地指出如圖1 3所示之相鄰的區域 1 1 2與區域1 1 1之布局影像。圖1 5的上側對應在圖 1 3中表示爲“ B A N K 8 ”的記憶體陣列側。局部位元 線預充電電路PC 8、Y開關YS 8，讀取整體位元線預 充電電路RPC、感測放大器SA，閂鎖電路LT、寫入 整體位元線預充電電路WP C、寫入放大器WA及輸出緩 衝器B U F從上側來看依此順序被布局。這裡’局部位元 線欲被連接至局部位—充線預充電電路P C 8與Y開關 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 23 _ — 11^------裝-- (請先閱讀背面之注f項再填寫本頁) 訂 上 經濟部中央標準局員工消费合作社印裝 412^47 A7 A7 __ _B7_____ 五、發明说明（21 ) Y S 8.，所以其必須被定位成與記億體陣列相鄰。此外， 讀取整體位元線預充電電路RPC、感測放大器SA與閂 鎖電路LT (在下文中RPC、SA與LT之構成稱爲“ 感測放大器部份"）處理在讀取整體位元線上弱振幅的信 號，所以被擺設在較靠近記憶體陣列的一側上。 相反地，寫入整體位元線預充電電路WP C與寫入放 大器WA (下文中WPC與WA之構成稱爲“寫入放大器 部份”）被擺設於比感測放大器部份更遠離記憶體陣列的 側面上。其理由是寫入放大器部份處理具有與供給電壓相 同振幅的寫入資料，所以預期雜訊等等的效果會施加在感 測放大器部份上。在感測放大器部份的閂鎖電路L T下方 ，讀取資料具有與供給電壓相同的振幅，所以輸出緩衝器 被定位在布局的最尾端位置。於是，被連接在輸出緩衝器 的後面之輸出信號接線可以被縮短》 圖1 6是在圖1 5所示的局部位几線預充電電路 P C 8與Y開關Y SW8之電晶體位,準的布局圖》此外， 在此圖形中 > 爲了簡化只指出一組的整體位元線（四組局 部位元線）。符號F G代表多晶矽，其形成電晶體的閘極 ，符號L代表一擴散層，且符號CONT代表用於連接多 晶矽與第一層金屬的接觸孔或擴散層。構成Y開關 Y SW8之P通道型MO S電晶體與N通道型MO S電晶 體被各別地擺設成具有電晶體之閘寬方向側向地延伸。 圖1 7指出構成Y開關的電晶體被擺設成具有其閘寬 向垂直地延伸之情形的一個例子。決定欲使用圖1 7中的 — 1- —^ —II 訂 11 —- f (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中囷國家搮準（CNS ) A4规格（210X297公嫠） .24 - 412^47 A7 B7 經 濟 .部 中 A 標 準 局 員 X 消 費 合 作 社 五、發明説明（22 ) 布局或圖1 6中的布局’使得Y開關部份的布局之垂直長 度可變得更小，視構成Y開關的電晶體之閘寬度的尺寸而 定。 圖1 8指出感測放大器S A的電晶體位準之布局《第 一級感測放大器及中間級與後級感測放大器’從上側來看 依此順序被擺設。構成第一級感測放大器的電晶體使其閘 長度被設定成，大於構成中間級與後級的感測放大器之電 晶體之閘長度。這是要抑制由於第一級的感測放大器之電 晶體的製造所造成的感測放大器之偏移’並實現快速的讀 取操作。由於從記憶格輸出的弱信號被輸入至第一級感測 放大器，即使輕微的偏移會導致讀取時間的增加。此外， 是虛擬電晶體的N通道型MO S電晶體被擺設在N通道型 MO S電晶體MN 9.與MN 1 〇的上方與下方’讀取整體 位元線被連接至N通道型MO S電晶體MN 9與MN 1 〇 。虛擬電晶體使其全部的源極、汲極與閘極連接至接地電 位V S S。當電晶體MN 9與MN 1 0以此方式被保持在 虛擬電晶體之間時，可以抑制閘長度的製造不符’以免於 感測放大器的偏移。此外’由於感測放大器可被擺設成— 對四組局部位元線，它們可在側向上彼此放置’如同中間 級與後級感測放大器*於是’可以縮短感測放大器的垂直 長度。 .圖1 9指出第一級感測放大器的金屬層之布局。供給 電壓線VDD、接地線V S S與感測放大器致能之線 S A_E N是由第三_層金屬做成而彼此交叉’與讀取整體 (請先閲讀背面之注意事項再填寫本頁) !裝.

*-IT 丄 本紙張尺度逍用中國國家標準（CNS > A4規格（210X297公釐） · 25 - 412^47 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（23 ) 位元線（RGBL、RGBLB)正交’其是由弟四層金 屬做成。附帶一提，雖然在此實施例中’讀取整體位元線 (RGBL、RGBLB)與寫入整體位元線（WGBL 、W G B L B )被各別地擺設成一對四組局部位元線（ LBLO'LBLBO'LBLl 'LBLB1 LBL2 、LBLB2 、LBL3 、LBLB3) ，它們 可被擺設成一對八組局部位元線或一對兩組。 <實施例2 > 圖2 0是直接映射系統的快取記憶體之方塊圖’其中 實施例1所述之依據本發明的半導體儲存裝置被使用作爲 快取記億體的資料陣列。藉著使用製造半導體積體電路之 技術，以例如單晶矽之單石半導體基體來形成快取記億體 200。快取資料陣列1 24被連接至1 2位元長度的位 址匯流排1 2 2。此外，寫入資料從用於寫入資料之3 2 位元長的匯流排1 2 0選擇性地被供給，或形成用於主記 憶體之3 2位元長的資料匯流排1 2 9 1而讀取資料被傳 送至3 2位元長的匯流排1 2 1或至讀取緩衝器1 2 8。 至/自快取資料陣列之資料的輸入/輸出作用於3 2位元 寬度。 讀取緩衝器1 2 8被使用於閂鎖快取資料陣列1 2 4 的讀取資料，且藉由例如以3 2位元寬的暫存器做成*選 定器1 3 1選定.是否來自寫入資料匯流排1 2 0之資料或 來自主記憶體資料匯_流排1 2 9之資料，欲被寫入快取資

Iwl.,·-------- (請先閲讀背面之注意事項再填寫本頁) :麵 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） •26- 經濟部中央標準局員工消費合作社印装 A7 __ B7 一 ·~ — . . - . '" 五、發明説明（24) 料陣列1 2 4。選定器1 3 2選定是否快取資料陣列 1 2 4讀取的資料1 3 5或讀取緩衝器1 2 8的資料，欲 被傳送至主記憶體資料匯流排1 2 9。選定器1 3 2是由 —控制信號1 3 3來控制= 快取標籤陣列1 2 3接收來启位址匯流排1 2 2之標 籤位址，並將一位址1 3 0傳送至一比較器1 2 5。比較 器1 2 5比較從快取標籤陣列1 2 3接收的位址1 3 0， 與從未示的記億體擺設單元之位址翻譯緩衝器TLB接收 的實際位址_1 3 6。在位址符合的情形中，比較器1 2 5 傳送“H” （適配）作爲一適配信號126，並將它送至 —控制電路1 2 7。在位址不符合的情形中，比較器 12 5傳送“1^’ （不符合）作爲一適配信號126，並 將它送至一控制電路1 2 7。控制電路1 2 7分別藉著控 制信號1 34與1 3 3來控制選定器1 3 1與1 3 2 - 圖2 1指出圖2 0中之快取記億體2 0 0已受到寫入 $作且發生快取不符合之情形中的操作波形。 在寫入模式中，位址與寫入資料分別從位址匯流排 1 2 2與寫入資料匯流排1 2 0被接收，且記憶格之資料 被取入恢復緩衝器1 2 8，資料被寫入記憶格中。在寫入 操作已結束的時間點，對於寫入操作被允許（適配）或拒 絕（不符合）設定適配信號1 2 6。在適配信號12 δ是 “適配”的情形，可執行隨後的處理沒有問題。相對地， 在適配信號表示“不符合”的情形，需要將快取資料陣列 1 2 4之對應表目寫'回至主記億體。在此情形中，不需要 11r-'------^裝-- {請先閱讀背面之注意事項再填寫本頁) 訂 張尺度逋用中國國家標準（CNS ) Α4規格U10X297公釐) 「27 經濟部中央標準局员工消費合作社印製 412^47 A7 B7 i、發明説明（25 ) 執行寫.回處理，將說明如下。 在寫回處理中，控制選定器1 3 2以選定讀取緩衝器 1 2 8的資料，使得讀取緩衝器1 2 8的資料被傳送至主 記憶體匯流排，且一寫入要求被發出至未示的主記憶體^ 然而，適配信號1 2 6表示“不符合Β的可能性通常很低 ’所以幾乎不需要執行寫回處理。因此通常在一循環結束 寫入操作。 在習知技術的寫入操作中，在已設定適配信號之後寫 入資料。所以，直到寫入操作結束需要兩個循環。相對地 1此實施例只要有習知系統的一半信儲處理時間就夠了。 亦即，微處理器的管道之記憶存取階段在一循環結束，且 管道的流動不會被擾動，所以可達成高速特性的加強。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 0¾ -* (請先閱請背面之注意事項再填寫本頁)

Claims (1)

1. 41274 7 AS B8 C8 D8 經濟部十央標準局員工消費合作社印裂 六、申請專利範圍 α..—種半導體儲存裝置，包含： 許多字線； 許多位元線； 記憶格，其被連接至該字線與該位元線： 至少第一及第二感測整體位元線，連接至感測放大器 » 至少第一及第二寫入整體位元線，連接至寫入放大器 ;及 —選擇電路，其選擇性地連接至少感測與寫入整體位 元線的其中之一與位元線； 第一及第二寫入整體位元線被擺設於第一與第二感測 整體位元線之間，第一寫入整體位元線位於與第一感測整 體位元線相鄰，第二寫入整體位元線位於與第二感測整體 位元線相鄰； 其中該第一寫入整體位元線與該第一感測整體位元線 之間，或該第二寫入整體位元線與該第二感測整體位元線 之間的第一距離，比該第一與第二寫入整體位元線之間的 第二距離長。 2 ·如申請專利範圍第1項之半導體儲存裝置，其中 該寫入整體位元線與該感測整體位元線形成於相同的接線 層中，且該第一與第二距離是在該接線層的平面內決定》 3 .如申請專利範圍第2項之半導體儲存裝置，進一 步包括第一接線層，其中形成該位元線，第二接線層，其. 中形成該字線，及第Ξ接線層，其中形成該寫入及感測整 本紙張尺度適用中國國家標準乂 CNS ) M规格（2ΐ〇χ297公釐） -29 - ------r ^-- (請先閱讀背面之注意事項再填寫本頁) 訂 M. ABCD 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 體位元.線，其中該第一接線層最靠近基體形成半導體儲存 裝置的一側。 4 .如申請專利範圍第1項之半導體儲存裝置，其中 該寫入整體位元線與該感測整體位元線形成於不同的接線 層中。 5.如申請專利範圍第4項之半導體儲存裝置，進一 步包括第一接線層，其中形成該位元線，第二接線層，其 中形成該字線，第三接線層，其中形成該感測整體位元線 ，及第四接線層，其中形成該寫入整體位元線，其中該第 —接線層最靠近基體形成半導體儲存裝置的一側。 6 .如申請專利範圍第1項之半導體儲存裝置，進一 步包括一部份，其中第一寫入整體位元線與第二寫入整體 位元線彼此橫越。 7 .如申請專利範圍第6項之半導體儲存裝置，其中 第一寫入整體位元線與第二寫入整體位元線彼此橫越，使 得它們的位置周期性地交替。 & 種半導體儲存裝置，包含： 許多字線； 許多位元線； 記憶格，其被連接至該字線與該位元線； 感測整體位元線，連接至感測放大器； 寫入整體位元線，連接至寫入放大器；及 —選擇電路，其選擇性地連接至少感測與寫入整體位 元線的其中之一與位先線： 本紙張尺度逋用中國图家標準（CNS > Α_4ίϊ^·_ _( 210父2_97公$1 ~3〇^ (請先閱讀背面之注意事項再填寫本頁 •裝· 訂 M Λλ Mi 六、申請專利範圍 其中雨個相鄰的該寫入整體位元線彼此周期性地橫越 〇 勾·如申請專利範圍第8項之半導體儲存裝置，其中 雨個相鄰的寫入整體位元線被擺設於兩個該感測整體位元 線之間》 1 0 .如申請專利範圍第8或9項之半導體儲存裝置 ，其中該寫入整體位元線之間的最短距離，比寫入整體位 元線與感測整體位元線之間的最矩距離長。 1 1 .如申請專利範圍第8項之半導體儲存裝置，其 中： 該許多字線、該許多位元線及連接至該字線與該位元 線之該記憶格，形成矩形的第一區域； 擺設該選擇電路的矩形第二區域定位於沿著該第一區 域的一側； 該感測整體位元線與該寫入整體位元線橫移第一與第 二區域，其方向是在與該第一區域的該側正交之方向上； 且 經濟部中央標準局負工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 該兩個相鄰的寫入整體位元線在該第二區域中彼此橫 越。 12 .如申請專利範圍第1 1項之半導體儲存裝置， 其中許多組的第一與第二區域被擺設於一方向，其中延伸 該感測整體位元線及該寫入整體位元線，以界定一列記憶 體組。 1 3 .如申請專询範圍第1 2項之半導體儲存裝置， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） · 31 - 經濟部中央標準局負工消费合作钍印製 A8 BS C8 D8 六、申請專利範圍 其中在.記億體組的一端設置一第三區域，包括該感測放大 器與該寫入放大器。 ’ 1 4 .如·申請專利範圍第1 3項之半導體儲存裝置， 其中平行地擺設兩個該記憶體組，且在兩個記億體組之間 插入一解碼器/字驅動器。 1 5 種半導體儲存裝置，包含： 矩形的第一區域，其是由許多字線、許多位元線及連 接至該字線與該位元線的記憶格所形成： 感測整體位元線，其被連接至感測放大器； 寫入整體位元線，其被連接至寫入放大器：及 一選擇電路，其選擇性地連接感測及寫入整體位元線 的至少其中之一與位元線： 沿著.該第一區域的一側定位矩形的第二區域|其中擺 設該選擇電路； 該感測整體位元線與該寫入整體位元線橫移第一與第 二區域，其方向是與側面正交； 許多組第一及第二區域被擺設於一方向，其中延伸該 感測整體位元線與該寫入整體位元線，以界定一列記億體 組； 在此列記憶體組的一端設置第三區域，其包括該感測 放大器與該寫入放大器，該感測放大器被定位在比該寫入 放大器更靠近該記億體組。 1 6 .如申請專利範圍第1 5項之半導體儲存裝置， 其中該感測放大器包 >舌從一側來看擺設順序爲第一級、中 <請先閱讀背面之注意事項再填寫本頁) 訂 線 衣紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 412物 AB!CD 六、申請專利範圍 間級及後級之感測放大器，此側最靠近該記憶體組，且第 —級的電晶體之閘長度，大於中間級與後級的電晶體之閘 長度。 17. 如申請專利範圍第16項之半導體儲存裝置， 進一步在該第一級的該電晶體之間包括虛擬電晶體。 18. 如申請專利範圍第16或17項之半導體儲存 裝置，其中該中間級或該後級之該電晶體，使它們的各別 源極、閘極與汲極擺設於一方向，其中延伸該感測整體位 元線與該寫入整體位元線。 19·如申請專利範圍第14項之半導體儲存裝置， 其中該選擇電路包括一讀取選定開關及一寫入選定開關， 且該讀取選定開關被擺設成比該寫入選定開關更靠近該第 一區域。 2 0 ·如申請專利範圍第1 9項之半導體儲存裝置* 其中第一與第二寫入整體位元線彼此橫越，使得它們的側 向位置周期性地橫越。 2 1 .如申請專利範圍第2 0項之半導體儲存裝置， 其中該寫入整體位元線橫越在該第二區域中。 (請先間讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度逋用中國國家梯準（CNS ) A4規格（210X297公釐） · 33 -