JP3857330B2 - 集積半導体メモリ回路およびその作動方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、それぞれ１つの選択トランジスタおよび少なくとも１つのメモリコンデンサを含んでおり、またマトリックス状にワード線とビット線との交叉点に配置されている１‐トランジスタ形式のメモリセルを有し、その際に各ビット線が２つのビット線半部から形成されており、また各メモリセルが一方ではその選択トランジスタを介して各ビット線半部と接続されており、またその際に他方では少なくとも１つのメモリコンデンサの第１の電極が作動中に予め定められた値のプレート電位と接続されており、ビット線半部ごとに同じく少なくとも１つのメモリコンデンサを含んでいる少なくとも１つのダミーメモリセルを有し、その際に同じく少なくとも１つのメモリコンデンサの第１の電極が作動中に予め定められた値のプレート電位と接続されており、またビット線をビット線電位に予充電するための装置を有する集積半導体メモリ回路およびその作動方法に関する。
【０００２】
【従来の技術】
集積半導体メモリ回路では、メモリセルからのデータの読出しの前にビット線をビット線電位に予充電するのが一般に通常である（一般にプリチャージ過程またはプリチャージ電位と呼ばれる）。これは、読出し増幅器（一般に差動的に動作するフリップフロップ回路である）に読出しの後に読出し信号の評価および増幅のために有効にこれのみを供給する役割をする。なぜならば、ビット線電位は同一の値を有する読出し増幅器の両入力端に接続されており、従ってまた差動的に動作する読出し増幅器により顧慮されないからである。過去にはビット線電位として一般に供給電圧電位もしくは基準電位が与えられたが、現在ではたいてい供給電圧電位および基準電位の差の半分に相当する値が与えられ、または回路内部で完成したモジュールに与えられる供給電位にくらべて低いいわゆる内部供給電圧電位で動作するような半導体メモリ回路では相応してこの内部供給電圧電位と基準電位の差の半分に相当する値が与えられる。
【０００３】
従来の半導体メモリ回路がいわゆるダミーセルをも有するかぎり、従来の仕方でこれらもビット線電位に充電される。
【０００４】
公知のように特に１‐トランジスタ‐メモリセル形式の集積半導体メモリ回路（いわゆる１‐トランジスタ‐ＤＲＡＭまたは埋込まれた１‐トランジスタ‐ＤＲＡＭ）はいわゆるソフト‐エラー、すなわち一般に使用されるモジュールケースに由来するアルファ放射に対して敏感である。研究の結果、データを“物理的０”としてもしくは“物理的１”として記憶すべきであったかどうかに応じて（“物理的０”はデータ“論理０”に相当するが、それはデータ“論理１”にも相当する。対応付けはそれぞれ選択された回路技術に関係している。）、従来の半導体メモリ回路は相い異なる強さでこれらのアルファ放射に反応することが示されている。その結果として読出し増幅器のいわゆる評価非対称性が生ずること、すなわちたとえば記憶されたデータ“物理的０”が記憶されたデータ“物理的１”と同一の確実さおよび同一の確実さマージンで読出し可能でない、またはその逆であることが判明している。しかしそれによってデータ形式に関するソフト‐エラーの生起の危険が増大し、他方においてそれは他のデータ形式にくらべて減少する。このことは、両データ形式に対してソフト‐エラーに対する等しく良好な確実さを有したい場合には望ましくない。
【０００５】
この解決策として、メモリセルキャパシタンスを大きくし、それによって読出し信号を大きくし、こうして半導体メモリ回路をソフト‐エラーに対して全体としてより確実にすることが考えられた。しかしながら、この解決策は実際には実行可能でない。なぜならば、このことはメモリセルの横方向および／または空間的な増大を結果として伴い、このことは半導体メモリ回路のミニアチュア化の現在の要求に望ましくないからである（より大きいメモリチップおよび場合によってはより大きいケースとなり、現行の規格を満足しない）。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、冒頭に記載した種類の集積半導体メモリ回路を、その読出し増幅器が、メモリセルを大きくする必要なしに、またソフト‐エラーに対する確実さの低下を犠牲にする必要なしに、データ“物理的０”および“物理的１”をほぼ等しい確実さで認識し得るように最適化することにある（“物理的０”および“物理的１”に関する読出し増幅器のいわゆる対称性）。本発明の課題は、このような半導体メモリ回路に対する相応の作動方法を提案することにもある。
【０００７】
【課題を解決するための手段】
この課題は請求項１および３の特徴により解決される。有利な実施態様は従属請求項に記載されている。
【０００８】
本発明は、公知の冒頭に記載した種類の半導体メモリ回路に比較してソフト‐エラー率を２桁下げることを可能にする。
【０００９】
【実施例】
以下、有利な実施例を示す図面により本発明を説明する。
【００１０】
図１には、本発明による半導体メモリ回路の一部分が示されている。その際に、図面を見易くする理由から、本発明にとって重要な部分のみが示されている。両ビット線半部ＢＬＨ、バーＢＬＨを有するビット線ＢＬが示されており、それらに一方の側では読出し増幅器ＳＡが接続されており、また他方の側には、ビット線半部ＢＬＨ、バーＢＬＨを予充電し、またメモリセルＭＣからのデータの読出しの前にビット線半部ＢＬＨ、バーＢＬＨの電位を等しくするための予充電装置ＥＱＬが接続されている。さらに、一方では各ビット線半部ＢＬＨ、バーＢＬＨと接続されておりまた他方では（それらのメモリコンデンサＭＣＣの第２の電極において）すべて共通にいわゆるプレート電位ＶＰＬと接続されている１‐トランジスタ形式のメモリセル（選択トランジスタＭＣＴおよびメモリコンデンサＭＣＣを有する）が示されている。プレート電位ＶＰＬはほぼ供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤｉｎｔ）および基準電位（ＶＳＳ）の差の半分の値を有する。それはこうしてほぼ、予充電装置ＥＱＬを介してビット線ＢＬに与えられ得るビット線電位ＶＢＬに等しい。プレート電位ＶＰＬは、過去において通常のように、ほぼ供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤｉｎｔ）または接地電位ＶＳＳの値を有し得る。
【００１１】
さらに 図１にはメモリセルＭＣの選択トランジスタＭＣＴを駆動するためのワード線ＷＬ（ＷＬ１ないしＷＬｎの通し番号を付されている）が示されている。メモリセルＭＣは、一般に通常のように、ワード線ＷＬとビット線ＢＬとの間の交叉点に配置されており、またそれらの選択トランジスタＭＣＴを介して情報の読出しおよび記憶のために各ビット線ＢＬまたはビット線半部ＢＬＨ、バーＢＬＨと接続可能である。
【００１２】
各ビット線半部ＢＬＨ、バーＢＬＨは（たとえば、図示されているように、その端部に配置されている）同じく１‐トランジスタ‐セル形式であるいわゆるダミーセルＤＭＣを有する。これは、一般に公知のように、作動中に差動的に動作する読出し増幅器ＳＡの負荷を均等かつ対称にする役割をする。またダミーセルＤＭＣのメモリコンデンサＤＣはそれらの第１の電極でプレート電位ＶＰＬと接続されている。
【００１３】
図１には、一般に“フレンドリ‐セル”と呼ばれる縁セルＣＭＣも示されているが、これらついては後で説明する。なぜならば、それらは本発明にとって無条件に必要ではないからである。
【００１４】
これまでに説明した半導体メモリ回路は完全に従来の技術に相当する。しかし本発明によれば、この半導体メモリ回路は追加的に、ダミーメモリセルＤＭＣのメモリコンデンサＤＣのそれぞれ第２の電極に作動中に予充電電位ＶＤＣを与え得る装置ＥＱＬＤＣをも有する。この予充電電位ＶＤＣは、本発明によれば、ビット線電位ＶＢＬへのビット線ＢＬの（通常の）予充電の間に与えられる。予充電電位ＶＤＣの値は、本発明によれば、供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤｉｎｔ）および基準電位（ＶＳＳ）の差の半分の値よりも５ないし３５％だけ大きい。
【００１５】
装置ＥＱＬＤＣはたとえば、図示されているように、一方では予充電電位ＶＤＣと接続されており、また他方ではダミーメモリセルＤＭＣのメモリコンデンサＤＣの第２の電極と接続されているトランジスタを含んでいる。これらのトランジスタはゲートで、予充電の時点でトランジスタを導通状態に切り換える予充電クロック信号Ｔにより駆動される。予充電クロック信号Ｔは、メモリセルＭＣからのデータの読出しの前にビット線電位ＶＢＬへのビット線ＢＬの予充電を制御する相応の（図示されていない）クロック信号と同一の時間的経過を有する。
【００１６】
図１には、前記のように、一般に"フレンドリ‐セル"と呼ばれる縁セルＣＭＣの存在も示されている。その機能は当業者に知られている。それらは、ここに示されているように、単に縁セルコンデンサＣＣから成っていてもよいし、さらにメモリセルＭＣの選択トランジスタＭＣＴまたはダミーセルＤＭＣの選択トランジスタと類似のトランジスタを含んでいてもよい。有利な仕方で本発明では、縁セルコンデンサＣＣの第１の電極がプレート電位ＶＰＬと接続されており、またこれらの縁セルコンデンサＣＣの第２の電極がダミーセルＤＭＣに対する平衡装置ＥＱＬＤＣにより同じくダミーセルＤＭＣの予充電電位ＶＤＣを与えられ得る。このことは読出しの際読出されたデータの評価および増幅の際の読出し増幅器ＳＡの動作および負荷状況の一層良好な対称化を生ずる。
【図面の簡単な説明】
【図１】 本発明による半導体メモリ回路の一部分を示す回路図。
【符号の説明】
ＢＬＨ、バーＢＬＨ ビット線半部
ＣＭＣ 縁セル
ＤＣ メモリコンデンサ
ＤＭＣ ダミーメモリセル
ＭＣ メモリセル
ＭＣＣ メモリコンデンサ
ＭＣＴ 選択トランジスタ
ＶＢＬ ビット線電位
ＶＤＣ 予充電電位
ＶＰＬ プレート電位
ＷＬ１…ＷＬｎ ワード線

Claims (1)

1. それぞれ選択トランジスタ（ＭＣＴ）とメモリコンデンサ（ＭＣＣ）を含み、かつマトリックス状にワード線（ＷＬ、ＷＬ１…ＷＬｎ）とビット線（ＢＬ）との交叉点に配置されている１‐トランジスタ形式のメモリセル（ＭＣ）を有し、
   各ビット線（ＢＬ）が２つのビット線半部（ＢＬＨ、バーＢＬＨ）から形成され、一方では各メモリコンデンサ（ＭＣＣ）の第１電極が予め定められた値のプレート電位（ＶＰＬ）と接続され、他方では各メモリコンデンサ（ＭＣＣ）の第２電極がその選択トランジスタ（ＭＣＴ）を介して各ビット線半部（ＢＬＨ、バーＢＬＨ）と接続されており、
   ビット線半部（ＢＬＨ、バーＢＬＨ）毎に、同じくメモリコンデンサ（ＤＣ）を含んでいるダミーメモリセル（ＤＭＣ）を有し、
   該ダミーメモリセル（ＤＭＣ）のメモリコンデンサ（ＤＣ）の第１電極が予め定められた値のプレート電位（ＶＰＬ）と、第２電極がその選択トランジスタ（ＤＣＴ）を介してビット線半部（ＢＬＨ、バーＢＬＨ）とそれぞれ接続されており、
   かつビット線（ＢＬ）を供給電圧電位（ＶＤＤ、ＶＤＤｉｎｔ）と基準電位（ＶＳＳ）との差の半分の値に充電するための装置（ＥＱＬ）を有し、
   更にビット線半部（ＢＬＨ、バーＢＬＨ）毎に、縁セルコンデンサ（ＣＣ）を含み、その第１電極でプレート電位（ＶＰＬ）と接続されている縁セル（ＣＭＣ）を有する集積半導体メモリ回路において、
   前記ダミーメモリセル（ＤＭＣ）のメモリコンデンサ（ＤＣ）の第２電極と、縁セルコンデンサ（ＣＣ）の第２電極とに、同時に、
   前記供給電圧電位（ＶＤＤ、ＶＤＤｉｎｔ）と基準電位（ＶＳＳ）との差の半分の値よりも５ないし３５％だけ大きい値を有する予充電電位（ＶＤＣ）を与える装置（ＥＱＬＤＣ）を含むことを特徴とする集積半導体メモリ回路。

Images