TW388974B - A resin package of semiconductor device - Google Patents

A resin package of semiconductor device Download PDF

Info

Publication number
TW388974B
TW388974B TW086119303A TW86119303A TW388974B TW 388974 B TW388974 B TW 388974B TW 086119303 A TW086119303 A TW 086119303A TW 86119303 A TW86119303 A TW 86119303A TW 388974 B TW388974 B TW 388974B
Authority
TW
Taiwan
Prior art keywords
forming surface
circuit forming
semiconductor device
scope
item
Prior art date
Application number
TW086119303A
Other languages
English (en)
Inventor
Shinji Ohuchi
Noritaka Anzai
Original Assignee
Oki Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Ind Co Ltd filed Critical Oki Electric Ind Co Ltd
Application granted granted Critical
Publication of TW388974B publication Critical patent/TW388974B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

經濟部中央梂率扃負工消费合作社印装 2435twf.d〇c/〇〇2 ___ B7 —___^------------- 五、發明説明（’） 本發明係有關於一種半導體元件r·且特別係有關於一 種樹脂封裝型半導體元件的結構，其特徵爲於一半導體晶 片內提供導板（leads)的〜種晶片尺度封裝（chip scale package) 0 由於1C卡（一種積體電路）與記憶卡的進步，半導體 元件與此些卡的結合必須降低其厚度與尺寸兩者，一種晶 片尺寸封裝正可符合此種要求，其以裝載導板連接至一晶 片大小內的表面上所形成的一電路，使半導體晶片的尺寸 能縮小，以及利用曝露出在電路形成表面的反面上所形成 的一封裝樹脂層’以降低半導體晶片的厚度。 第6a和6b圖繪示一種習知晶片尺寸封裝之樹脂封裝 型半導體元件的結構圖’其中圖6a繪示出其外觀，圖6b 則爲沿圖6a之A-A線的放大剖面圖。此半導體元件包括— 半導體晶片1，以及形成在一電路形成表面la中心之多數 個電極2。 導板4爲在兩點間形成彎曲的一薄金屬板，具有一電 極連接部4a ’藉由一具有絕緣性質的黏著帶3耦接至電路 形成表面la的中心：一外部連接部4b，形成大體上與連接 部4a平行的階層；以及一傾斜的中心部4C，連接電極連接 部4a與外部連接部4b。導板4的電極連接部4a經由一金 屬線5連接至電極2 ’其外部連接部4b的配置相對電路形 成表面la有一預定的間隔。 半導體晶片1之電路形成表面la與周邊表面僅在-露 出導板4的外部連接部4b的情況下，以一封裝樹脂層6封 4 本紙張尺度逋用中國國家棣牟（CNS ) Α4规格（21〇x297公兼） 1-------O'"裝------訂------¼ (請先Μ讀背面之注$項再填寫本頁) 2435twf.doc/002 A7 B7 經濟部中央樣率局員工消费合作社印装 五、發明説明（^) 裝形成，另一方面，相對半導體晶片1的電路形成表面la 的反面lb並無封裝樹脂6覆蓋，且處於曝露的情況。 此種結構的半導體元件的製造程序如下： 首先，一模製的導板架利用黏著帶3耦接至半導體晶 片1的電路形成表面la上，之後導板4的電極連接部4a 藉由金屬線5的接合，電性連接至半導體晶片丨的電極2 上，電極連接部4a爲銀製板，作爲製造導板架時的線路接 合。 接著，半導體晶片1裝配（mount)至一底部模型中， 以在導板架被接合的情況下完成鑄模。此時，半導體晶片1 的反面lb能在導板架元件定位在底部糢型架內預定的位置 上與底部模型的底部相接觸。之後，半導體晶片1裝配至 底部模型，底部模型上覆蓋有一對頂部模型，且自一閘門 倒入一液態鑄模樹脂，待鑄模樹脂硬化後，藉由封裝樹脂 層6形成的半導體晶片被取出，不需要的導板部份被切除。 然後，導板4的外部連接部4b以銀製板爲焊料完成半導體 元件的製作。 當此結構的半導體元件在印刷電路板上進行封裝，軟 焊料（cream solder)經由絲網印刷等塗佈於印刷電路板的 部份裝配表面上。接著，裝配半導體元件使導板4的外部 連接部4b與軟焊料的上部區域相連接，裝配好的半導體元 件被置入回流（reflow)元件，並加熱至約30(TC的高溫使 軟焊料熔化，因此將半導體元件焊接至印刷電路板。 然而，上述方法將會產生主要的兩個問題。如圖7a和 5 (請先閲讀背面之注f項再填寫本頁)
I r % 本纸張尺度逋用中國國家樣準（CNS ) A4规格（210X297公嫠） 2435twf.doc/〇〇2 A7 B7 五、發明说明（}) _ 7b所示，其爲最基本的習知樹脂封裝型半導體元件。產生 的第一個問題爲：在鑄模過程中，半導體元件之導線的外 部連接部4b部份將強行以鑄模樹脂注入’導致一種如圖3a 透視圖所繪示稱之爲樹脂毛邊7產生。當導板架裝配至鑄 模中，導板4的外部連接部4b將髮成在一洞穴中漂浮的情 況，且無法壓迫其抵住頂部模型的內頂表面。因此’頂部 模型的黏著相當弱’鑄模樹脂倒入模型時很可能擴散至外 部連接部4b和頂部模型的內頂表面間’藉此便產生了樹脂 毛邊7。樹脂毛邊7將妨礙半導體元件與印刷電路板間的焊 接，因此有必要以一計策，例如在封裝至印刷電路板之前 先以高壓水沖掉產生的毛邊以移除樹脂毛邊7。然而此將導 致製程的程序增加的問題。 此外，伴隨第一個問題，習知樹脂型半導體元件對應 導板4，在封裝樹脂層6形成前後需要兩個電鍍程序，而 且，若產生如上述之樹脂毛邊7，必須有除掉此毛邊的程 序，因此在移除樹脂毛邊7之後便必須執行對外部連接部 4b有效的鍍銀電焊。另一方面，當製作導板架時，對應電 極連接部4a，也必須執行線路連接的鍍銀程序。 產生的第二個問題爲：如圖7b所繪示一印刷電路板上 之半導體元件已封裝的情況中，連接至印刷電路板8上足 印（footprint) 9時，將造成焊料10內產生一裂縫（crack) 11 °此裂縫起源於焊料10中易碎裂的隙縫（brittle fracture)，導致當封裝至印刷電路板之後，若置於—溫度 大幅度震盪的環境’或經由回流裝置加熱後冷卻至常溫 6 本纸張用) A4— 210X297公釐）’一 (請先Μ讀背面之注$項再填寫本頁) 裝. 經濟部中央揉準局貝工消费合作社印装 243 5twf.doc/002 A7 B7 五、發明説明（铲） — 時’因樹脂層6和印刷電路板8之間不同的熱膨脹係數， 導致至焊料10上產生一應力。若焊料1〇內產生了裂縫， 將引起印刷電路板8和半導體元件間一機械連接強度降低 的問題，而且電路的連接也會變得不穩定。 據此’本發明的主要目的’係爲解決上述習知的根本 問題’提供一種樹脂封裝型半導體元件，在鑄模製程間能 使樹脂毛邊難以發生，且避免在焊料內產生裂縫。 經濟部中央橾率局貝工消费合作杜印製 )-------C1^-- (請先《讀背面之注$項再填奪本頁) V線. 爲完成上述目的，根據本發明之一樹脂封裝型半導體 元件包括：一半導體晶片，其包含形成在一電路形成表面 中心部多數個電極；以及多數個導板，藉由一具有絕緣性 質的結合層與電路形成表面結合’且配置成與電路形成表 面平行的情況’使其作爲電極連接部之一端位於電路形成 表面的中心部，而作爲外部連接部之另一端位於電路形成 表面的外部邊緣。此半導體元件更包括連接元件，以電性 連接多數導板之電極連接部至多數個電極；一封裝樹脂 層’以鑄模形成以致於能覆蓋導板、電路形成表面與連接 裝置’並使與電路形成表面相對之外部連接部表面的曝露 表面曝露至外界，且包含突出部，藉由其每一突出部自電 路形成表面中心部之曝露表面向外突出；以及一突塊 (bump)，形成於每一曝露表面上’其高度具有一固定尺 寸’較封裝樹脂層的突出部還高。 根據上述之架構，半導體晶片上之內部電路藉由連接 部與導板電性連接至突塊，且突塊連接至印刷電路板之線 路’因此訊號可由設置在印刷電路板上之外部電路輸入與 7 ( CNS ) Α4^ ( 210X2974J-* ) _ 一 2435twf.d〇c/002 Α7 Β7 五、發明説明（厂） 輸出。 此外，具有上述架構之樹脂封裝型半導體元件係藉由 連續地執行下列步驟完成：於半導體晶片之電路形成表面 周圍部份供應一結合層使導線接合的步驟；藉由連接元件 對應地將導線之電極連接部與半導體晶片之電極電性連接 的步驟；將封裝樹脂層鑄造的步驟’以覆蓋多數個導線、 電路形成表面與連接元件’使半導體晶片在完成上述兩步 驟後被裝配入鑄模內鑄造’且使對應電路形成表面的外部 連接部的一表面曝露出；以及在對應多數導板之曝露表面 上形成突塊的步驟。 焊接層可包含使用一具有絕緣性質的黏著帶’此外連 接元件可包含使用一焊接線。導板之外部連接部的曝露表 面可以一凹穴部內固定突塊而形成。此例中，凹穴部的內 表面可以金屬電鍍電焊形成。 錢濟部中失輾率局貝工消费合作社印装 (請先《讀背面之注f項再填寫本頁) 突塊可沿著自突出部之曝露表面一上升部所定義出的 一階梯部排成一列。此例中，突塊的配置使得能與封裝樹 脂之階梯部鄰接。根據一實施例，封裝樹脂形成使階梯部 形成一平面結構，且根據另一實施例，封裝樹脂層之階梯 部形成以提供一重覆之凹穴和突出部的佈局，覆蓋多數導 板之階梯部區域自其他區域向電路形成表面之中心側邊傾 斜。 此外，根據本發明固定至一印刷電路板情況下之一樹 脂封裝型半導體元件，包括一半導體晶片，其包含於面對 印刷電路板之一電路形成表面一中心部上形成多數個電 8 本紙張尺度逋用中國國家標率（CNS 規格（210X297公釐） 2435twf.doc/002 A7 B7 五、發明説明（^ ) 極；多數個平板條狀導板（tabular band-like)，電性連接 至對應的多數電極，且其配置成本其上與電路形成表面平 行的情形；形成一封裝樹脂，以覆蓋多數個對應的導板之 某些部份與電路形成表面，且包含突出部，藉由在電路形 成表面中心自導板突出時，每一突出部形成與印刷電路板 相鄰；多數個突塊，自該封裝樹脂層曝露至該印刷電路板 之電路圖案，對應地連接該些導板之該些曝露表面。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下。 圖式之簡單說明： 第la圖繪示本發明第一實施例之一種樹脂封裝型半導 _兀件的透視圖； 第lb圖繪示沿圖la中A-A線之剖面圖； 第圖繪示封裝至印刷電路板情況下的剖面圖； 第2圖繪示圖1中樹脂封裝型半導體元件製作方法的 製程圖； 第3a圖繪示本發明第二實施例之一種樹脂封裝型半導 元件的透視圖； 第3b圖繪示沿圖3a中A-A線之剖面圖； 第4圖繪示圖3中一修改後元件之範例的剖面圖； 第5a圖繪示第三實施例中一種樹脂封裝型半導元件— 些部份的平面圖； 第外圖繪示沿圖5a中B-B線之剖面圖； 9 本紙張纽逋用中HH家棣^ (CNS) A4^ ( 21Gx297公^ - -------裝 II (請先閱讀背面之注$項再填寫本頁) 訂 經濟部中央揉準局貝工消費合作社印製 243 5twf. doc/002 A7 B7 五、發明説明（η ) 第6a繪示一種習知樹脂封裝型半導體元件的結構圖透 視圖； 第6b圖繪示沿圖6a之A-A線之剖面圖； 第7a圖繪示於習知之樹脂封裝型半導體元件中，產生 —第一問題的透視圖；以及 第7b圖繪示當封裝後，習知之樹脂封裝型半導體元件 中，產生一第二問題的剖面圖。 圖示中標示之簡單說明： 21 半導體晶片 22 電極 23 黏著帶 24 導板 24a 電極連接部 24b 外部連接部 24c 曝露表面 25 焊接線 26 封裝樹脂層 26a 突出部 26b 階梯部 實施例 根據本發明之樹脂封裝型半導體元件的一實施例將陳 述如下。第la和lb圖繪示出本發明之第一較佳實施例之 樹脂封裝型半導體元件的結構圖。圖la繪示其外觀的透視 圖，圖lb則繪示圖la中沿A-A線之剖面圖。 第一實施例中之樹脂封裝型半導體元件包含一半導體 晶片21，具有一長方型的平行六面體外形；以及多數個電 極22,用以將半導體晶片21之內部電路連接至外部，形成 於晶片21 —表面之電路形成表面21a.的中心部上。第一實 施例中總數爲8個的電極22，於電路形成表面21a的縱向 本纸張尺度逍用中國國家揉準（CNS ) A4规格（210X297公釐） -J1 · -------CT -- (請先閱讀背面之注$項再填寫本頁)
,1T 經濟部中央樣率局貝工消费合作社印装 2435twf. doc/002 2435twf. doc/002 經濟部中央橾準局貝工消费合作社印裝 A7 B7 五、發明説明（2 ) 上排成兩排各四個的排列。 絕緣的黏著帶23，其每一寬度約爲〇.8mm，提供作沿 電路形成表面21a周圍部份在縱向上延伸的黏著層。黏著 帶23以基本組成例如爲約5〇μΠι厚的高份子，對應塗佈一 厚度約25μιη的一熱塑性樹脂構成其兩個表面，接著多數個 導板24，每一皆具有平板的條狀外形，藉由此些黏著帶與 電路形成表面21a結合。提供的導板24與電極具有一對一 的對應，據此，此實施例中，每一邊將結合有總數爲8的 四個引導（leads-four)導板。 導板24爲一外導引（lead-out)線，作爲當半導體元 件封裝在一印刷電路板時的一電路和機械連接，其爲一金 屬平板組成例如爲鐵-鎳合金等材質，厚度約O.lmni，寬度 約lmm。本實施例之導板不似習知之扁平封裝（flat package)等中，具有向半導體晶片外長長突出的導線 (Pin)，而是切短成能置於電路形成表面21a之平面內的 長度，以縮小半導體元件本身的尺寸。 導板24配置成與電路形成表面21a平行，使其一端的 電極連接部24a位於電路形成表面21a的中心部，而其另
I 一端的外部連接部24b則位於電路形成表面21a的一外部 邊緣在與電路形成表面21a相對的電極連接部24a上施 以一金屬電鍍，例如爲鍍銀的焊接，因此電極連接部24a 電鍍部份便藉由一焊接線（一連接元件）25，例如爲一金 線等，電性連接至電極22。 此外，一組成爲環氧基樹脂等的封裝樹脂26藉由鑄模 11 本纸张尺度逋用中躅_家揉準（CNS ) A4规格（21〇x297公釐） -------CTf-- (請先聞讀背面之注$項再填寫本頁) 訂_ ¥ 243 5twf.doc/002 243 5twf.doc/002 經濟部中央揉率局負工消费合作社印装 A7 ___B7___ 五、發明説明（巧） 形成，使能覆蓋電路形成表面21a和半導體晶片21之側邊 表面21b，焊接線25和電極連接部24a。相對電路形成表 面21a之外部連接部24b的一曝露表面24c，以及相對半導 體晶片21之電路形成表面21a的一反面21c，皆不被封裝 樹脂層26所覆蓋而是顯露在外部。封裝樹脂層26包含一 突出部26a，藉由在電路形成表面21a之中心部，自導板24 之曝露表面24c向外突出。此自導板24曝露表面24c形成 之突出部26a的上升部，定義爲封裝樹脂層之一階梯部 26b。第一實施例中，階梯部26b形成一平面表面的形狀。 導板24之曝路表面24c形成凹穴部24x，每一凹穴部 24x之直徑例如約爲0.2mm，深度約爲40μιη，且此些凹穴 部24χ之內表面上鍍有金屬，例如以鍍銀來焊接。每一對 應導板24之凹穴部24χ上形成一焊料突塊27，焊料突塊 27固定在導板24上’具有固定尺寸的高度，其較覆蓋電路 形成表面21a上封裝樹脂26之突出部26a還高，例如，假 若自導板24的封裝樹脂層26高度約爲0.15mm，焊料突塊 27的高度約爲0.5mm。根據第一賓施例，焊料突塊27係於 突出部26a兩側上，離對應的階梯部26b —固定距離直線 排成一列。 第lc圖繪示第一實施例之樹脂封型半導體元件如何焊 接至1印刷電路板的剖商圖。當封裝樹脂封裝型半導體元 件至印刷電路板時.，用以焊接的熔接劑（flux)利用絲網印 刷（screen printing)等，塗佈在印刷電路板之部份裝配表 面上之一足印。接著，裝配半導體元件，使焊料突塊27產
______I 本紙張尺度逍用中國國家揉率（CNS > A4规格（210X297公釐） --------ci------ίτ------i線 (請先閱讀背面之注$項再填寫本頁) 2435twf.doc/002 A7 B7 五、發明説明（丨(？） - - - -- -- 1^1 In —J— I Hi y (请先Μ读背'之注f項鼻f本\β〇 生與足印的接觸’置於回流裝置中加熱至終-30(TC，以融合 焊料突塊，因此半導體元件便焊接至印刷電路板S上°焊 接時，封裝樹脂層之突出部26a與印刷電路板8相接觸’ 導板24藉由焊料突塊27a融合時的變形，電性連接至印刷 電路板8之一足印（一電路圖案）9。因此半導體晶片21 便經由焊料突塊27、導板24及焊接線25與外部電路連接’ 藉此將訊號輸入及輸出至外部電路。 接著，第一實施例之封裝樹脂型半導體元件的製程將 參照圖2予以說明，半導體元件藉由下列程序（1)〜（4)製作 而得。 (1)圖2a之製程 首先，一導板架30藉由在組成物質爲鐵-鎳合金 導板 金屬平板上打孔，形成厚度約0.1mm的預定圖案 ;線. 架3〇包含一框架p件31以及從框架元件31向內延伸的一 梳狀（comb-like)導線部32。導線部32呈現的形狀爲導板 架30之框架元件31切除時，所留下如圖1所示之導板24 形狀。框架元件i形成有一孔洞31a，即爲圖案形成時之走 位點。 經濟部中央揉率局貝工消费合作社印製 接著，藉由在導板架30—表面30a上之框架元件邊側 上，於每一導線部32四周區域的蝕刻形成凹穴部24x ’而 落穴部24x之內表面和導線部32之頂端鍍銀33以焊接’ 因此製作出如圖2a所示之導板架30。 (2)圖2b之製程 圖2b繪示出半導體晶片21如何附加至導板架30之裝 13 本紙張尺度適用中國國家樣年（CNS ) Α4规格（210X297公釐〉 2 4 3 5 twf. doc/〇〇2 2 4 3 5 twf. doc/〇〇2 經濟部中央橾率局負工消费合作社印It A7 _;___B7 五、發明説明（丨I ) 配說明圖示’。黏著帶23黏著至與導板架30表面30a對 應之反表面30b的導線部32,且此黏著帶23被加熱至溫度 約400°C’以壓彎定形於半導體晶片21之電路形成表面2ia 上。在導板架30已接合至半導體晶片21後，導線部32之 頂端的鍍銀33便藉由焊接線25電性連接至半導體晶片21 之電極22。 (3)圖2b之製程 圖2c繪示導板架30於模鑄數程中裝配至頂鑄模42與 底鑄模41間剖面說明圖示。導板架30配合半導體晶片於 定位製程中藉由孔洞31a被定位，且於模鑄製程中被裝配 介於頂鑄模與底鑄模間的一預定位置。底鑄模41之平面形 狀較半導體晶片21之電路形成表面21a稍微大一些，其內 包含一凹處41a。凹處41a的深度恰好與半導體晶片21厚 度加黏著帶23厚度相等。以此結構，當半導體晶片21裝 配至底鑄模41時，半導體晶片21之反面21c能緊密地靠 在底鑄模41之凹處41a的底表面，結果使導板架30之框 架元件31能緊密地與形成在沿凹處41a四周的基底元件 41b靠在一*起。 接著，與底鑄模41配對的頂鑄模42覆蓋在底鑄模41 之預定位置上。頂鑄模42上形成一凹處42a，其洞的寬度 較底鑄模41凹處41a洞的寬度小，且一平面基底元件42 況凹處42a的四周形成。頂鑄模42之凹處42a深度較自導 板架30表面30a之焊接線25突出的高度還大。頂鑄模42 與底鑄模41以一預定壓力配合在一起，使黏著有黏著帶23 14 本纸張尺*用家¥準（⑽）从麟（210X297公釐) --------1^-^------β-----.¼ (锖先Μ讀背面之注f項再填寫本萸) 2435twf.doc/002 2435twf.doc/002 經濟部中央樣準局貝工消费合作社印装 A7 B7 五、發明説明（β) 之半導體晶片21的反面21C能與底鑄模41凹處41a之底 表面相接觸’且導板架30與頂鑄模42基底元件42相接觸。 而介於導線部32與黏著帶23間之接合部被三明治式夾在 頂鑄模42與底鑄模41之間。因此，接合有導板架30之重 擊晶片（whack chip) 21被裝配入頂鑄模42與底鑄模41 間，且鎔成液狀的一鑄模樹脂，如環氧基樹脂便自凹處 41a、42a的閘口注入》 (4)圖2d之製程 當鑄模樹脂硬化後，如圖2d所示，經由密封樹脂層26 鑄模成形的半導體晶片21被取出，再將不必要的部份切 除。在導板24之曝露表面24c上形成之凹穴部24x塗佈焊 接的焊劑’以及裝配具有直徑約〇.5mm的焊接球。於例如 240°C下執行一回流製程’使焊料突塊27因此能形成在凹 穴部24x上’完成如圖2d所示之封裝樹脂型半導體元件。 上述結構之第一實施例中，其封裝樹脂型半導體元件 具有下列⑴〜（v)的好處。 (1)導板具有平板條狀外形且無習知之階梯部份。此 外，導板24藉由半導體晶片21上的黏著帶23支撐與底鑄 模41接觸因此不會浮動，且導板24之曝露表面24c緊密 地靠在頂鑄模42之基底元件42b上。據此，樹脂難以滲入 頂鑄模42與曝露表面24c之間，能防止導板上樹脂毛邊的 發生。 (π)當印刷電路板上封裝半導體元件時，連接印刷電路 板與導板24間之焊料墊（solder bum) 27具有相對大的厚 - / 本紙張尺度逍用中國國家橾準（CNS ) A4规格（210X297公釐） --------裝I*-----訂-----..線 (請先閱讀背面之注f項再球寫本頁) 2435twf.doc/002 2435twf.doc/002 經濟部中央揉率局貝工消费合作社印裝 A7 B7 五、發明説明（丨幻 度’因此可使因溫度改變，印刷電路板與封寒樹脂層26間 不同的熱膨脹係數所形成的應力能消散掉，避免造成焊料 突塊內造成的裂縫。 (iii) 半導體晶片21之反面21c處於曝露狀態未有封裝 樹脂層26 ’因此能提供一熱輻射性質。 (iv) 導板24爲平板條狀外形且無階梯部份，所以可輕 易製作出導板架30。 (v) 導板24之曝露表面24c幾乎不會發生樹脂毛邊，消 除了移除樹脂毛邊步驟的需要。當製作導板架30時，同時 可使用相同材質，完成影響外部連接部24b之凹穴部24x 焊料的金屬電鍍，以及完成影響電極連接部24a焊接線的 金屬電鍍。 第3a、3b圖繪示根據本發明第二實施例之封裝樹脂型 半導元件的剖面圖。圖3a爲整體的透視圖，圖3b爲沿圖 3a中A-A線，僅顯出圖3a右邊部份的剖面圖。第二實施 例之半導體元件中，封裝樹脂層26之階梯部26b形成實質 爲平面的外形，且焊料突塊27固定在導板24之曝露表面 24c上，與階梯部26b相接觸的情況。第二實施例中半導體 元件的結構除了焊料突塊27之阖定位置不同之外，皆與第 一實施例相同。雖然省略了相同的敘述，但根據第二實施 例之半導體元件中，其焊料突塊27同樣沿階梯部26b線性 地排成兩行。 當對應多數個導板24形成焊料突塊27,若嘗試將焊料 突塊27形成於導板24之曝露袠面24c的中間部位上，將 16 本紙張尺度遢用中國两家揉率（CNS ) A4规格（210χ297公羡了--—-- ----01^------1T-----、1¼ (請先H讀背面之注$項再埃寫本頁) 2435twf.doc/002 A7 B7_ 五、發明説明（丨十） 難以定位焊料突塊27以獲得線性的焊料突塊27排列。於 第二實施例中，焊料突塊27沿階梯部26b排列時，焊料突 塊27可輕易以線性排列。 此外，在回流製程固定焊料之前，焊料球被配置於塗 佈導板24之曝露表面24c的液態焊劑上，因此若焊料球配 置在曝露表面24c之中間部位時，焊料球便可輕易移動， 結果便無法線性排列與固定多個焊料突塊27。相較於此， 若如第二實施例，焊料突塊27在固定之前被沿階梯部26b 排列，焊劑40不僅能塗佈在導板24之曝露表面24c也能 塗佈在封裝樹脂層26之階梯部26，因此如圖4所示，焊料 突塊27藉由液態焊劑40之表面張力（作用在圖中之箭頭 方向）被拉近相鄰階梯部26b的位置，且足以防止在回流 程序之前焊料球之移動。附帶說明，參照圖4中之焊料40 的厚度較實際尺寸還誇大。 第5a、5b圖繪示根據本發明第三實施例之樹脂封裝型 半導體元件。圖5a爲一平面圖示，圖5b則爲沿圖5a中A-A 線之剖面圖示。第三實施例中之半導體元件，封裝樹脂層 26之階梯部26e，如圖5a所示，由凹入部26f與突出部26g 重覆佈局形成其外形，使覆蓋導板24的區域自另一區域向 電路形成表面21a的中心側（圖中的左側）退。焊料突塊 27固定在一位置上，使其能配合凹入部26f—部份與突出 部26兩側角相接觸。 根據第三實施例之結構，多數個焊料突塊27可更精確 被線性排列並固定。但上述對應的實施例較習知不可能造 本纸依尺度適用中•國家搞準（CNS ) A4规格（210X297公釐） -------------ir—----- (請先聞讀背面之注^項再填寫本頁) 經濟部中失揉準爲貝工消费合作社印装 2435twf.doc/002 A7 B7 五、發明説明（丨Π 成樹脂毛邊，然而，卻會因某些不適切的裝配至鑄模而發 生樹脂毛邊的產生。樹脂毛邊極可能產生在接近導板24之 封裝樹脂26處，因此如第二實施例，若焊料突塊27固定 與階梯部26b接觸，很可能樹脂毛邊將阻礙焊料突塊27的 固定。根據第三實施例，因凹入部2.6f形成在覆蓋導板24 的部份內，即使產生了樹脂毛邊41，樹脂毛邊41要能達到 焊料突塊固定位置的可能性很小。若樹脂毛邊41也產生在 導板24上，焊料突塊27也能在不移除樹脂毛邊41下完成 固定。 本發明不限制在上述所舉的實施例，且能經不同形式 的修改。底下便以(a)〜（f)項敘述此些修改的方法。 (a) 每一實施例中之樹脂封裝型半導體元件包含有總數 爲8個電極22與8片導板24形成在半導體晶片21上。對 應之電極22與導板24數目不限制爲8,可對應半導體晶片 中電路尺寸大小決定應提供的所需數量。此外，導板所在 區域不一定如實施例所繪示，必須在電路形成表面21四周 之兩側，也可延伸到其四周之四個邊側上。 (b) 替代實施例中黏著帶23之接合層可包含藉由塗佈 一接合劑，具有絕緣性與一預定的厚度，以將導板24固定 至半導體晶片21上。 (c) 使電極22與導板24能電性接連之連接元件，可包 含使用一具導電能力的接合劑替代實施例中所使用的焊接 線25。 (d) 圖2繪示第一實施例之樹脂封裝型半導體元件製作 本纸張尺度適用中國國家揉準（CNS) A4規格（210x297公釐） ^------tr------ V (請先聞讀背面之注f項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 2435twf.doc/002 A7 B7 五、發明説明（/1?) 方法的例子。然而，根據本發明之製造樹脂封裝型半導體 元件的方法不限制於上述方法。舉例來說，導板架3〇不僅 可藉由打擊金屬板形成，也可以利用個別的或捆束的一紙 帶（paper tape)分別形成導板24的部位，以接合至半導體 晶片21〇 (e)黏著帶23、導板24與焊接線25的材質不限定於上 述的材質，可考量製造的方法與成本選用適當的材質。 ⑴每一實施例中，半導體晶片21之反面21(；上皆未覆 封裝樹脂層26，而爲曝露的狀態。然而，若是需要電路絕 緣，反面21c便可覆蓋封裝樹脂層26。 根據上述之本發明，導板採用無階梯部的平板條狀結 構，與習知不同，因此導板架容易製作。此外，因依據導 板內對應的部位位置使導板與半導體晶片間的距離不會改 變’使導板容易穩定地固定至半導體晶片，且導板之曝露 表面與鑄模間的黏合改善了，因此可輕易地避免樹脂毛邊 的發生。而且，突塊較封裝樹脂之突出部高，因此厚度較 習知厚’因此封裝在印刷電路板之後，導因於溫度改變的 應力能被消散掉，可抑制在突塊內形成的裂縫。 進一步而言，與電路形成表面對應的半導體晶片之反 面不爲封裝樹脂層所覆蓋而曝露在外，此時半導體晶片內 產生出的熱可輕易發散。此外，此例中，當裝配入鑄模時， 半導體與一鑄模的底表面接觸，因此接合至電路形成表面 的導板可更穩固地被支撐，因此可輕易地防止樹脂擴散至 其它鑄模與導板之曝露表面之間。 本紙張尺度逋用中囷國家橾準（CNS〉M規格（210X297公釐） J---------裝------訂------J (請先聞讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消费合作社印裝 2435twf.doc/002 A7 B7 五、發明説明（β) 當固定時，突塊可沿封裝樹脂層之突出部配置，使每 一突塊的定位製程更便利，更可輕易將多數突塊排列成線 性。此時，若覆蓋導板之階梯部區域形成自其他區域之電 路形成表面中心側向內退，傾向於發生樹脂毛邊的區域便 與突塊定位部分開，即使產生了樹脂毛邊，也不需要移除 毛邊便能固定。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 Π--------ci! (請先閱讀背面之注意事項再填寫本頁) 訂 /}· 經濟部中央橾準局負工消费合作社印裝 本纸張尺度適用中國國家棣準（CNS )八4規格 (210X297公釐）

Claims (1)

  1. 2435t\vfl .doc/002 第86119303號專利範圍修正本 A8 B8 C8 D8 修正日期88
    經濟部中央揉率局ec工消費合作社印*. 六、申請專利範園 1. 一種樹脂封裝型半導體元件，包括： 一半導體晶片，其包含形成在一電路形成表面中心部 之複數個電極； 複數個導板，藉由一具有絕緣性質的焊接層與該電路 形成表面結合，且配置成與該電路形成表面平行的情況， 使其作爲電極連接部之一端位於該電路形成表面的中心 部，而作爲外部連接部之另一端位於該電路形成表面的外 部邊緣； 一連接裝置，以電性連接該些導板之該些電極連接部 至該些電極； 一封裝樹脂層，以鑄模形成以致於能覆蓋該些導板、 該電路形成表面與該連接裝置，並使與該電路形成表面相 對之該外部連接部表面的曝露表面曝露至外界，且包含突 出部，藉由其每一突出部自該電路形成表面中心部之該曝 露表面向外突出；以及 一突塊，形成於每一該曝露表面上，其高度具有一固 定尺寸，較封裝樹脂層的突出部還高。 2. 如申請專利範圍第1項所述之半導體元件，其中該 焊接層爲一具有絕緣性質的黏著帶，而該連接裝置爲一焊 接線。 3·如申請專利範圍第1或2項所述之半導體元件，其 中該外部連接部表面之該曝露表面形成內有該突塊固定的 一凹穴部，且該凹穴部之一外表面受到焊接之金屬電鍍。 (請先閱讀背面之注項再填寫本頁) * * 訂- 2435t\vfl .doc/002 第86119303號專利範圍修正本 A8 B8 C8 D8 修正日期88
    經濟部中央揉率局ec工消費合作社印*. 六、申請專利範園 1. 一種樹脂封裝型半導體元件，包括： 一半導體晶片，其包含形成在一電路形成表面中心部 之複數個電極； 複數個導板，藉由一具有絕緣性質的焊接層與該電路 形成表面結合，且配置成與該電路形成表面平行的情況， 使其作爲電極連接部之一端位於該電路形成表面的中心 部，而作爲外部連接部之另一端位於該電路形成表面的外 部邊緣； 一連接裝置，以電性連接該些導板之該些電極連接部 至該些電極； 一封裝樹脂層，以鑄模形成以致於能覆蓋該些導板、 該電路形成表面與該連接裝置，並使與該電路形成表面相 對之該外部連接部表面的曝露表面曝露至外界，且包含突 出部，藉由其每一突出部自該電路形成表面中心部之該曝 露表面向外突出；以及 一突塊，形成於每一該曝露表面上，其高度具有一固 定尺寸，較封裝樹脂層的突出部還高。 2. 如申請專利範圍第1項所述之半導體元件，其中該 焊接層爲一具有絕緣性質的黏著帶，而該連接裝置爲一焊 接線。 3·如申請專利範圍第1或2項所述之半導體元件，其 中該外部連接部表面之該曝露表面形成內有該突塊固定的 一凹穴部，且該凹穴部之一外表面受到焊接之金屬電鍍。 (請先閱讀背面之注項再填寫本頁) * * 訂- 經濟部中央標準局β:工消費合作社印裝 2435ΐννΙΊ .doc/00 2 Β8 C8 D8 六、申請專利範圍 4·如申請專利範圍第1或2項所述之半導體元件，其 中形成於該曝露表面上之該突塊，其高度較該突出部高出 一固定的尺寸。 5·如申請專利範圍第1或2項所述之半導體元件，其 中相對該電路形成表面之該半導體晶片的一反面未覆蓋有 該封裝樹脂層而曝露至外界。 6. 如申請專利範圍第1或2項所述之半導體元件，其 中該些突塊沿一階梯部呈線性排列，該階梯部定義爲自該 突出部之該曝露表面的一上升部。 7. 如申請專利範圍第6項所述之半導體元件，其中該 些突塊配置成與該階梯部相鄰。 8. 如申請專利範圍第7項所述之半導體元件，其中該 封裝樹脂之該些階梯部形成本質爲平面的形狀。 9. 如申請專利範圍第7項所述之半導體元件，其中該 封裝樹脂層之該些階梯部形成一外形，以提供一重覆之凹 穴和突出部的佈局，使覆蓋有該些導板之該些階梯部區域 自其他區域向該電路形成表面之中心側邊退。 10. —種樹脂封裝型半導體元件，包括： 一半導體晶片，其包含形成在一電路形成表面中心部 之複數個電極； 複數個平板條狀導板，電性連接至對應的該些電極， 且其配置基本上與該電路形成表面成平行； 一形成封裝樹脂層，以覆蓋對應的該些導板之某些部 本紙張尺度適用中國國家櫺準（CNS ) Α4规格（210 X 297公釐） (請先閲讀背面之注項再填寫本f ) 訂 2435twfl .doc/002 A8 B8 C8 D8 六、申請專利範圍 份與該電路形成表面，且包含突出部，藉由其每一突出部 自該電路形成表面中心部之該導板向外突出；以及 複數個突塊，對應形成於自該封裝樹脂層曝露的該些 導板之該些曝露表面。 11. 如申請專利範圍第10項所述之半導體元件，其中 形成於該曝露表面上之該突塊，其高度較該突出部高出一 固定的尺寸。 12. 如申請專利範圍第10或11項所述之半導體元件， 其中相對該電路形成表面之該半導體晶片的一反面未覆蓋 有該封裝樹脂層而曝露至外界。 13. 如申請專利範圍第10或11項所述之半導體元件， 其中該些突塊沿一階梯部呈線性排列，該階梯部定義爲自 該突出部之該曝露表面的一上升部。 14. 如申請專利範圍第13項所述之半導體元件，其中 該些突塊配置成與該階梯部相鄰。 15. 如申請專利範圍第14項所述之半導體元件，其中 該封裝樹脂之該些階梯部形成本質爲平面的形狀。 16. 如申請專利範圍第14項所述之半導體元件，其中 該封裝樹脂層之該些階梯部形成一外形，以提供一重覆之 凹穴和突出部的佈局，使覆蓋有該些導板之該些階梯部區 域自其他區域向該電路形成表面之中心側邊退。 Π.—種樹脂封裝型半導體元件，固定於一印刷電路板 上，其包括： 20 本紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央揉率局負工消費合作社印裝 2435tvvfl .doc/0 02 A8 B8 C8 D8 六、申請專利範圍 一半導體晶片，其包含於面對該印刷電路板之一電路 形成表面一中心部上形成複數個電極； 複數個平板條狀導板，電性連接至對應的該些電極， 且其配置成本質上與該電路形成表面平行的情形； 形成一封裝樹脂，以覆蓋對應的該些導板之某些部份 與該電路形成表面，且包含突出部，藉由其每一突出部自 該電路形成表面中心部之該導板向外突出；以及 複數個突塊，自該封裝樹脂層曝露至該印刷電路板之 電路圖案，對應地連接該些導板之該些曝露表面。 18. 如申請專利範圍第17項所述之半導體元件，其中 該些導板藉由焊接層接合至該電路形成表面，該些焊接層 具有一絕緣性質使其作爲電極連接部之一端置於該電路形 成表面之中心部，而其作爲外部連接部之另一端置於該電 路形成表面之一外邊緣。 19. 一種樹脂封裝型半導體元件，包括： 一半導體晶片，具有形成在一電路形成表面之複數個 電極； 複數個導板，固定於該晶片上，每一該導板具有一端 電性連接至該電極與另一端； 一封裝樹脂，覆蓋該些導板之一端和該些電極；以及 複數個突塊，形成在該些導板之另一端。 裝 訂 氣 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局属工消费合作社印製 本紙張尺度逋用中國國家標率（CNS ) A4規格（210X297公釐）
TW086119303A 1997-01-20 1997-12-19 A resin package of semiconductor device TW388974B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP751997 1997-01-20
JP27439297A JP3793628B2 (ja) 1997-01-20 1997-10-07 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
TW388974B true TW388974B (en) 2000-05-01

Family

ID=26341823

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086119303A TW388974B (en) 1997-01-20 1997-12-19 A resin package of semiconductor device

Country Status (6)

Country Link
US (1) US5999413A (zh)
EP (1) EP0854511B1 (zh)
JP (1) JP3793628B2 (zh)
KR (1) KR100480543B1 (zh)
DE (1) DE69840953D1 (zh)
TW (1) TW388974B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
JPH11284007A (ja) * 1998-03-31 1999-10-15 Toshiba Corp 半導体装置及びその製造方法
JP2000156435A (ja) 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
TW411537B (en) * 1998-07-31 2000-11-11 Siliconware Precision Industries Co Ltd Semiconductor package with CSP-BGA structure
JP3171176B2 (ja) * 1998-12-15 2001-05-28 日本電気株式会社 半導体装置およびボール・グリッド・アレイ製造方法
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
US6541872B1 (en) 1999-01-11 2003-04-01 Micron Technology, Inc. Multi-layered adhesive for attaching a semiconductor die to a substrate
US6387732B1 (en) 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
US6150730A (en) * 1999-07-08 2000-11-21 Advanced Semiconductor Engineering, Inc. Chip-scale semiconductor package
JP2001024027A (ja) * 1999-07-09 2001-01-26 Oki Electric Ind Co Ltd 半導体素子、半導体素子の製造方法、半導体装置、半導体装置の製造方法
US6534861B1 (en) * 1999-11-15 2003-03-18 Substrate Technologies Incorporated Ball grid substrate for lead-on-chip semiconductor package
JP3501281B2 (ja) * 1999-11-15 2004-03-02 沖電気工業株式会社 半導体装置
US7019410B1 (en) * 1999-12-21 2006-03-28 Micron Technology, Inc. Die attach material for TBGA or flexible circuitry
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
JP4549491B2 (ja) * 2000-03-13 2010-09-22 大日本印刷株式会社 樹脂封止型半導体装置
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US6531335B1 (en) * 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
KR20020000012A (ko) * 2000-06-20 2002-01-04 윤종용 슬릿이 형성된 칩 스케일 패키지 제조 방법
KR100608608B1 (ko) * 2000-06-23 2006-08-09 삼성전자주식회사 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법
JP4555436B2 (ja) 2000-06-29 2010-09-29 富士通株式会社 薄膜樹脂基板への樹脂モールド方法及び高周波モジュール
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6657298B1 (en) * 2001-07-18 2003-12-02 Amkor Technology, Inc. Integrated circuit chip package having an internal lead
JP3418385B2 (ja) * 2001-08-10 2003-06-23 沖電気工業株式会社 半導体集積回路パッケージの形成方法およびその製造方法
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
US20070132111A1 (en) * 2004-10-07 2007-06-14 Optimum Care International Tech. Inc. Fine-sized chip package structure
TWI256092B (en) * 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US7745944B2 (en) * 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
JP4698387B2 (ja) * 2005-11-04 2011-06-08 エルピーダメモリ株式会社 半導体装置及びその製造方法
DE102006003931B3 (de) * 2006-01-26 2007-08-02 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und Verfahren zur Herstellung desselben
JP5353153B2 (ja) * 2007-11-09 2013-11-27 パナソニック株式会社 実装構造体
FI125526B (fi) * 2008-08-25 2015-11-13 Ge Embedded Electronics Oy Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi
US8072770B2 (en) * 2008-10-14 2011-12-06 Texas Instruments Incorporated Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
JP5755186B2 (ja) 2012-06-25 2015-07-29 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP2015195389A (ja) * 2015-06-17 2015-11-05 大日本印刷株式会社 半導体装置およびその製造方法
KR102157041B1 (ko) 2019-05-03 2020-09-18 (주)신영화학 립스틱

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
US5991156A (en) * 1993-12-20 1999-11-23 Stmicroelectronics, Inc. Ball grid array integrated circuit package with high thermal conductivity
US5384689A (en) * 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
JP3146849B2 (ja) * 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
JP3150253B2 (ja) * 1994-07-22 2001-03-26 三菱電機株式会社 半導体装置およびその製造方法並びに実装方法
EP0704896B1 (en) * 1994-09-22 2003-03-26 Nec Corporation Tape automated bonding type semiconductor device
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
JPH08236586A (ja) 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5572066A (en) * 1995-01-03 1996-11-05 Motorola Inc. Lead-on-chip semiconductor device and method for its fabrication
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH0917910A (ja) * 1995-06-28 1997-01-17 Hitachi Ltd 半導体装置及びその製造方法、検査方法、実装基板
WO1997001865A1 (en) 1995-06-28 1997-01-16 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
MY128748A (en) * 1995-12-19 2007-02-28 Texas Instruments Inc Plastic packaging for a surface mounted integrated circuit

Also Published As

Publication number Publication date
EP0854511A2 (en) 1998-07-22
EP0854511A3 (en) 2000-04-26
KR19980070254A (ko) 1998-10-26
US5999413A (en) 1999-12-07
DE69840953D1 (de) 2009-08-20
KR100480543B1 (ko) 2005-06-16
JPH10261753A (ja) 1998-09-29
JP3793628B2 (ja) 2006-07-05
EP0854511B1 (en) 2009-07-08

Similar Documents

Publication Publication Date Title
TW388974B (en) A resin package of semiconductor device
TW464998B (en) Film-type carrier tape, semiconductor module, semiconductor apparatus and its manufacturing method, mounted substrate and electronic machine
TW445551B (en) Semiconductor device, its manufacture, circuit board, and electronic apparatus
TW526598B (en) Manufacturing method of semiconductor device and semiconductor device
TW411533B (en) Semiconductor device and its manufacturing method
TW421863B (en) Electric device
JP2011044452A (ja) 電子装置およびその製造方法
TW571402B (en) Leadframe semiconductor device and the manufacturing method thereof, circuit substrate and electronic machine
US20020022304A1 (en) Semiconductor device, method for fabricating the same, circuit board and electronic device
JP2010098036A (ja) 樹脂ケース及び樹脂ケース製造方法
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
KR100526667B1 (ko) 수지밀봉형반도체장치및그제조방법
TW381326B (en) Semiconductor device and lead frame therefor
JPS62293749A (ja) 半導体装置の３次元的実装構造およびその製造方法
JP2005191147A (ja) 混成集積回路装置の製造方法
JPH0917910A (ja) 半導体装置及びその製造方法、検査方法、実装基板
JP5119092B2 (ja) 半導体装置の製造方法
JPH01208847A (ja) 集積回路装置
JPH07211847A (ja) 半導体装置とその製造方法及びその搭載構造と搭載方法
JP2974819B2 (ja) 半導体装置およびその製造方法
KR100321149B1 (ko) 칩사이즈 패키지
JP3434633B2 (ja) 樹脂封止型半導体装置
JP2024046599A (ja) 半導体装置
JP2004247347A (ja) 半導体装置とその製造方法
JP2003273311A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent