TW380229B

TW380229B - Mixed-load semiconductor integrated circuit with controller and large capacity memory and its testing and application method

Info

Publication number: TW380229B
Application number: TW085114273A
Authority: TW
Inventors: Tomomi Momohara
Original assignee: Tokyo Shibaura Electric Co
Priority date: 1995-11-29
Filing date: 1996-11-20
Publication date: 2000-01-21
Also published as: JPH09145790A; JP3274332B2; EP0778584B1; DE69619632D1; CN1265396C; DE69619632T2; CN1163475A; EP0778584A1; KR970030590A; KR100227451B1; US5825783A

Description

經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明（i ) .本發明係關於，將主記憶部，與可#、寫入此主記憶部之資料轉送到外部之C P U聚積在一片晶片，或將主記憶部，與可依據寫入此主記憶部之資料進行運算等之c P U 聚積在一片晶片之半導體積體電路裝置，及其測試方法。以供個人電腦使用，尤其是對應多媒體技術之L S I 製品爲中心，L S I製品之高速化之進展十分驚人。第7圖係供個人電腦用之L S I製品之概要圖。如第7圖所示，在電路板6 0 1上配設有多數Μ b i t級動態型RAM603，可達成M b i t級之記憶容量之主記憶部6 Ο 5，以及整體控制多數動態型 RAM603之控制器607。在這類LSI製品，從主記憶部605轉送資料，可達成M byte/秒至最大300Μ byte/秒。而且，近年也已出現，配設專用之動態型RAM，及控制此RAM之專用控制器，而介由設在電路板上之專用匯流排相互連接，將資料轉送速率提高到5 Ο 0M by t e/s e c之特殊LS I製品之成功例子" 第8圖係供個人電腦用之特殊LS I製品之概要圖。如第8圖所示，在電路板7 0 1上設有多數Μ b i t級之專用動態型RAM7 0 3 ，可達成Μ b y t e級之記億容量之主記億部7 0 5 ，可以整體控制多數動態型RAM703之專用控制器707，以及，連接專用動態型RAM7 0 3與專用控制器7 0 7之專用匯流排7 0 9。本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I---------装------訂------線i * - (請先閲讀背面之注意事項再填寫本頁) . 經濟部中央標準局負工消費合作社印製 A7 ___B7_ 五、發明説明（2 ) 如此，目前之個人電腦用之L S I製品，通常是在電路板上連接控制器與記億體，而成外裝型》惟今後預料會出現之1G byte/秒以上之資料轉送，若操作裝型會有極限，要實現將較爲困難。其對第之一是，將控制器與記憶體聚積在一片晶片，而達成例如縮短匯流排之長度，以實現1G byte/秒以上之資料轉送。第9圖係將控制器與記億體相互聚積在一晶片之 L S I製品之概要圖。如第9圖所示，在半導體晶片8 0 1聚積動態型 RAM格子，而配設具有M byte級之記憶容量之主記憶部8 0 3，及控制此主記憶部8 0 3之控制部8 0 5 。主記憶部8 0 3與控制器8 0 5係介由形成在半導體晶片8 0 1之內部匯流排8 0 7連接在一起。惟如第9圖所示之將控制器與記憶體聚積在一片晶片之L S I製品（以下稱作含控制器大容量記憶體混載型半導體積體電路裝置，或稱作混載型積體電路裝置）目前尙在摸索中，其測試方法/方式到目前也尙未被明確討論。以下記述在混載型積體電路裝置之測試方法/方式中，尙成爲懸案之事項。 (1 )混載型積體電路裝置之動作非常高速，尤其是要從主記憶部轉送超出想像之高速、且大量之資料，因此，外部測試器之硬體是否可以追隨，配合並不清楚- 假想硬體設備面可以追隨，邏輯系電路之控制器，與本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' -5 - (請先閲讀背面之注意事項再填寫本頁) I I I 11 I - - - I— —II *1' 一 .....I m 牡久 I I--- 訂--- 線--- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3 ) 記憶系電路之記憶部之設計理念並不相同。對應此設計理念開發能夠產生同時滿足雙方之測試範式之軟體’料必有困難。縱使能夠開發成功，可以產生同時滿足雙方之測試範式之軟體，仍必須配合年年提昇之製造程序修正軟體。製造程序提昇之程度因邏輯系電路與記憶系電路而異。因此，將此等混載於同一晶片之裝置，軟體之修正將非常困難。要引進這種硬體與軟體，包括開發費用在內’必須要有大量之設備投資。 (2 )縱然引進這種硬體與軟體，因爲混載型積體電路裝置輸入輸出係介由控制器進行控制，因此無法直接從外部測試主記憶部。因此，主記億部之測試是不是能充分滿足，也不清楚。 (3 )要使介由控制器測試主記憶部也可以滿足需求，假設是將剔除條件設定較嚴格。於是有可能產生很多無謂之不良品，有可能使製成率惡化。 (4 )'也可以考慮準備測試墊，俾能夠從外部直接測試主記憶部，但M b y t e級之主記憶部需要大量之測試墊，有可能，使晶片尺寸無謂的變大》 (5)因爲主記憶部有M byte級之記憶容量，主記億部之測試時間，尤其是冗餘作業所需之時間會變長 *流通會變差，致使生產效率惡化。關於生產效率，雖然在生產線配線配備多數冗餘設備即可解決這個問題，但冗餘設備數會使設備投資增加。本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） « I ! I I ; .T n ! If s H !. - n ! >1T: - ί ϋ I - n I--I (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 A7 _____ B7

- — _ " __ I I 五、發明説明（4 ) 本發明係有鑑於上述各點而完成者，其第1個目的是在提供’能夠使含控制器大容量記億體混載型半導體積體電路裝置之製成率，生產效率，設備投資等全部之總成本降低之含控制器大容童記憶體混載型半導體積體電路裝置，及其測試方法。而其第2個目的是在提供，可達成上述第1個目的之含控制器大容量記億體混載型半導體稹體電路裝置之有效使用方法。而其第3目的是在提供’修正自行測試順序之軟體後 ’仍可在不變更電路及製造程序之情況下，依照修正之軟體執行自行測試之半導體積體電路裝置。同時，其第4個目的是在提供，能夠使邏輯系電路與記億系電路之測試順序互成獨立，而且在修正自行測試順序之軟體後，仍可在不變更電路及製造程序之情況下，依照修正之軟體執行自行測試之半導體積體電路裝置之測試方法》爲了達成上述第1個目的，本發明之特徵在於，具備有，設在半導體晶片之主記憶部，設在上•'述晶片，至少可控制從上述晶片外向主記憶部輸入資料，及從上述主記憶部向上述晶片外輸出資料之控制器’以及，設在上述晶片，備有可改寫資料之記憶部’依據寫入此記憶部之自行測試順序測試上述主記億部之自行測試機構。爲了達成上述第2個目的’本發明係至少具備有，設在半導體晶.片內之主記憶部，設在上述晶片，至少可控制本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

,tT 1 T· J I - c 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（5 ) 從上述晶片外向上述主記億部輸入資料’及從上述主記億部向上述晶片外輸出資料之控制器’以及’設在上述晶片，備有可改寫資料之記億部’依據寫入此記億部之自行測試順序測試上述主記億部之自行測試機構之含控制器大容量記億體混載型半導體積體電路裝置之使用方法，其特徵在於，將消除寫在上述可改寫資料之記憶部之自行測試順序及自行救濟順序後，將該記億部當作半導體稹體電路裝置之工作記憶部使用。爲了達成上述第3個目的’本發明之特徵在於，具備有，設在半導體晶片內之主記億部’設在上述晶片，至少可依據記憶在上述主記憶部之資料進行運算之運算機構，設在上述晶片之可改寫資料之記憶部，以及，將測試上述主記憶部之自行測試順序寫入上述可改寫資料之記憶部’ 依據上述寫入之自行測試順序測試上述主記憶部之機構。爲了達成上述第4個目的，本發明係具備有，設在半導體晶片內之主記憶部，設在上述晶片，至少可依據記憶在上述主記憶部之資料進行運算之運算機構，以及，設在上述晶片之可改寫資料之記億部之半導體積體電路裝置之測試方法，其特徵在於，至少以外部測試器測試上述運算機構，將測試上述主記憶部之自行測試順序寫入上述可改寫之記憶部，依據上述寫入之自行測試順序測試上述主記憶部。玆說明本發明一實施形態之含控制器大容量記憶體混載型半導體積體電路裝置如下。本紙張尺度適用中國國家標芈（CNS ) A4規格（210X297公釐） ' -8 _ .~.·1 ,—= I ! -----ϊ ί ^------訂------線 ---- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 ____ B7 -- 1 . 五、發明説明（6 ) 第1圖係本發明一實施形態之含控制器大容量記億體混載型半導體積體電路裝置之方塊圖。如第1圖所示’此一實施形態之積體電路裝置可粗略分成3個方塊。其一爲具有M b y t e級容量之當作主記憶部之大容量記憶體1 ，另一爲至少可控制從晶片 1 0 0外向大容量記憶體1输入資料，及從大容量記憶體 1向晶片1 0 0外輸出資料之控制器2，再一爲自行測試或自行救濟大容量記憶體1之自行內部測試器3。此等三個方塊係相互介由內部匯流線4，或以直接方式，連接在一起。同時，設有外部墊片群5，當作晶片10 0外與晶片1 0 0內之接點。大容量記憶體1含有，成行列狀配置記億格之記憶格行列1 0，包括選擇記憶格行列1 0之各列之列解碼器等之列系電路1 2，包括選擇記憶格行列1 0之各行之行解碼器等之行系電路1 4，包含输入输出資料之資料緩衝電路等之輸入輸出系電路（I/O電路）16，以及，爲了救濟不良格子，包含備用之記憶格子，備用之解碼器，切換位址用之熔絲電路等之冗餘電路1 8。聚積在記憶格行列10之記憶格子係由動態型之格子構成，列系控制電路1 2，行系控制電路1 4，輸入輸出資料之資料緩衝電路等，則以邏輯電路之組合所構成。而冗餘電路18之備用記憶格子係與記憶格行列10 一樣，以動態型之記憶格構成’備用解碼器則與列系控制電路1 2，行系控制電路1 4 一樣，以邏輯電路之組合所本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ " ϋ· I . - m n m ......... K ϋ —i n —1 m n I- -、1T.··-:·· I n i - 1 I It (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 ____B7 五、發明説明（7 ) 構成。而冗餘電路1 8之溶絲電路，通常之記億體係使用雷射噴吹（Laser blow )熔絲，但此一實施例裝置之熔絲電路則爲了實現自行內部冗餘，以能夠以電氣方式消除 / 寫入資料之 E E P R OM ( Electricaly Erasable and Programmable ROM )來構成。特別是以 flash EEPR0N來構成。控制器2含有’執行與外部送受資料，及控制內部動作等之中央控制電路（CPU) 20，及在處理中暫時保存資料之緩衝記憶器（BUF M)22。 C P U 2 0基本上是由邏輯電路之組合所構成，緩衝記憶器2 2則以閂鎖電路等之靜態型記億體所構成。自行內部測試器3含有，控制/執行自行內部測試之 ^自行內部測試控制電路（CONT. 丁）3 0，控制/執行自行內部冗餘之自行內部冗餘控制電路（CONT. R )32 ’記憶測試控制電路3 0控制/執行之測試順序，冗餘控制電路3 2控制/執行之測試順序等之自行內部測試用記憶體（EEPR0M) 34，以及，比較自行內部測試用記憶體3 4之資料與大容量記憶體1輸出之資料，判定測試結果之資料比較電路（COMP. ) 36。

測試控制電路3 0，冗餘控制電路3 2及資料比較電路36分別與CPU20 —樣，由邏輯電路組合而成，自行內部測試記憶體3 4則緩衝記憶體2 2不同，由可以電氣方式消除/寫入之EEPROM ( Electrical Erasable and.Programmable ROM )’ 特別是由 Flash EEPR0M —ι___________________ 氏張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------—裝-------訂------線 (請先閲讀背面之注意事項再填寫本頁) -10 - 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明（8 ) 所構成。其次再說明本發明一實施形態之含控制器大容量記億體混載型半導體稹體電路裝置之測試方法。第3圖〜第6圖分別表示測試過程之流程圖。本實施形態之積體電路裝置之測試方法含有，藉連接在晶片1 0 0之外部測試器進行測試，及藉設在晶片 1 0 0之自行內部測試器3進行測試（自行內部測試過程 )之兩個過程。第1圖表示晶片1 0 0與外部測試部2 0 0相互連接之狀態。如第1圖所示，外部測試部2 0 0含有，連接在晶片 1 0 0之測試頭5 0，以及，介由測試頭5 0將應依測試順序輸入之測試範式輸入晶片1 0 0，再介由測試頭5 0 接受晶片1 0 0對輸入之測試範式之回應結果，而與期望值比較，判斷此回應結果之良否之測試裝置本體5 2。將此外部測試器2 0 0連接在晶片1 〇〇，使用連接之外部測試器2 0 0分別測試控制器2部分，與自行內部測試器3 »

首先，使用外部測試部2 0 0測試控制器2 (第3圖所示之步驟st.1)，控制器2之測試係分成CPU 2 0與緩衝記億體2 2進行。測試有很多項目，但基本上是直流特性測試，交流特性測試（定時特性測試）及機能測試之三項目，而是就此等項目分別加以測試。其次，再使用外部測試部2 0 0測試自行內部測試器本^"張尺度適财關家標準（CNS ) A4規格（21GX297公釐) ' ' ' -11 - 1·STIIIr mB I -----eKkuaf _ . ___ _____^ ^^1 - - - Ϊ --- I—- I m、-e..... --- i - I n lit ib -1 - - [,·.*r— (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _____ B7 — ~ " -I ' ' ......... — 五、發明説明（9 ) 3 (第3圖所示之步驟st. 2)，自行內部測試器3之測試也是分成控制電路3 0，3 2，比較電路3 6及自行內部測試記億體3 4分別爲之。對自行內部測試器3之測試，也是測試上述3大主要項目。然後使用外部測試部2 0 〇判斷控制器2及自行內部測試器3是pass (良）或Fail (不良）（第3圖所示之步驟st. 3)。如果控制器2及自行內部測試器3均通過（Y E S )測試，則移到下一自行內部測試過程。另一方面’如果控制器2及自行內部測試器3之任一方未通過 (Ν 0 )測試’則判斷/決定此晶片1 〇〇爲、不良品，，而結束測試，從下一次自行內部測試工程剔除此晶片 10 0。其次說明自行內部測試過程。自行內部測試過程可以分成兩大過程》其一爲大容量記憶體1之不良格子之特定過程，另一爲不良格子之救濟過程。而且，不良格子之特定過程與不良格子之救濟過程又分別分成在自行內部測試用記億體3 4寫入測試順序，或冗餘順序之過程，及執行寫入之測試或冗餘順序之過程〇第2圖係進一步詳細表示第1圖所示方塊之方塊圖。在自行內部測試過程，外部測試部2 0 0被當作應寫入之資料來源。應寫入之資料係由外部測試部2 0 0，介由測試頭5 0輸入晶片1 0 0 ，而輸入之資料則依序寫入自行內部測試用記億體3 4。本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I--------f------1T------0 .. , (請先閲讀背面之注意事項再填寫本頁) -12 - 經濟部中央標準局員工消費合作社印製 A7 ______B7 五、發明説明（10 ) 首先’ CPU20接受從外部測試部2〇〇輸出之開始寫入信號，而開始將資料寫入自行內部測試用記憶體 3 4之寫入動作（第3圖所示之步驟st. 4)。接著，從外部測試部2 0 0向晶片1 〇〇输入測試順序τ s EQ 。輸入之測試順序T S E Q則經由c P U 2 0寫入自行內部測試用記憶體3 4 (第3圖所示之步驟s t_ 5)。測試順序T S E Q含有測試用輸入資料範式，位址產生範式等測試所需之資訊。接著’ CPU20將接受從外部測試部2〇〇輸出之寫入格子信號’結束資料之寫入動作（第3圖所示之 s t . 6 )。然後執行自行內部測試。自行內部測試之主要項目爲，大容量記憶體1之交流特性測試（定哼特性測試），與大容量記憶體1之機能測試之兩項。而從記憶格子行列1 〇之膨大之記億格子中特定不良格子。、首先’ C P U 2 0輸出開始自行內部測試信號T S S ’開始依照測試順序T S E Q之自行內部測試（第3圖所示之步驟st. 7) »開始測試信號TSS也供給自行內部測試控制電路3 0等。具體言之，開始測試信號T S S 係如第3圖所示，輸入設在測試控制電路3 0內之定時產生/控制電路3 0 1。此定體產生/控制電路3 0 1係與 C P U 2 0輸出之內部時鐘信號C L K同步動作。定時產生/控制電路3 Ο 1係回應從C P U 2 0輸出本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1--------£--- i ------訂----1--^-線___ί . - (請先閲讀背面之注意事項再填寫本頁) _ 13 — 經濟部中夬標準局員工消費合作社印製 A7 B7 五、發明説明（11 ) 之開始測試信號T S S，分別輸出開始產生位址信號 AGS，開始產生資料信號TD I N，控制大容量記憶體 1之測試用控制信號群等。測試用控制信號群含有，列位址選通脈衝信號（RAS)，行位址選通脈衝信號（ C A S )，便能寫入信號（WE)等對應控制通常動作時使用之記憶體之動作之信號之動作控制信號，或測試模式信號》然後向大容量記憶體1輸入輸入資料範式DIN(第 3圖所示之步驟st. 8)。資料產生電路305則回應開始產生資料信號TD I N，依照記憶在記憶體3 4之輸入資料範式，產生輸入資料範式D I N。以下說明輸入資料範式DIN之一個例子。輸入資料範式D I N分別供給資料比較電路3 6及輸入輸出系電路1 6。輸入資料範式D I N係輸入到輸入輸出系電路16之選擇器401» 選擇器4 0 1由測試模式信號TMOD E 1指定測試模式，且在寫入模式時，將輸入資料範式D I N供給資料緩衝器4 0 3。位址產生電路3 0 3回應開始產生位址信號AGS，依照記憶在記憶體3 4之位址產生範式輸出測試位址信號。從位址產生電路3 0 3輸出之測試信號中，對應列位址之測試列位址信號TADR輸入列系電路12之選擇器 4 0 5 ，對應行位址之測試行位址信號TAD C輸入列系電路14之選擇器407。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------^------π------^ . - . (請先閲讀背面之注意事項再填寫本頁) -14 - 經濟部中央標準局員工消費合作社印製 A7 ____B7_ 五、發明説明（12 ) 選擇器4 0 5在由測試模式信號TMODE 2指定測試模式時，將測試列位址信號TADR供給列位址緩衝器 4 0 9。同時選擇器4 0 7在由測試模式信號丁 MODE 3指定模式時，將測試列位址信號TAD C供給行位址緩衝器4 11。資料緩衝器4 0 3對測試用控制信號群中，相當於使能寫入信號（WE )之信號TWE，及相當於行位址選通脈衝信號（CAS)之信號TCAS作出回應，選擇寫入模式/讀出模式中之寫入模式，介由讀寫資料線向記憶格行列10供應輸入用測試範式TPTI 。列位址緩衝器4 0 7對測試用控制信號群中，相當於列位址選通信號（RAS)之信號TRAS作出回應，向列解碼器（R / D ) 4 1 3供應測試列位址信號。列解碼器4 1 3將供應之測試列位址信號解碼，驅動應驅動之字線。另一方面，行位址緩衝器4 1 1將對上述信號丁0人5回應，向行解碼器（（：/0)4 15供應測試行位址信號。行解碼器415將所供應之測試行位址信號解碼，選擇應選擇之行選擇線。如此，從龐大之記憶格子中，選擇位在被驅動之字線與連接在所選擇之行選擇線之位元線（未圖示）之交點之格子，將输入資料範式D I N輸入到此，寫入依據輸入資料範式DIN之資料。當完成依據輸入資料範式DIN之資料之寫入時’接本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I---------^------1T------^ (請先閱讀背面之注意事項再填寫本頁) -15 - 經濟部中央標準局員工消費合作社印製 A7 ____ B7 五、發明説明（13 ) 著’爲了調査寫入之資料之狀態，從大容量記憶體1讀出寫入之資料（第3圖所示之步驟st. 9)。爲了讀出寫入之資料，如上述選擇列及行而選擇格子，再分別控制上述信號TWE與信號TCAS，使資料緩衝電路403成爲讀出模式。藉此從所選擇之記憶格子讀出資料。從記憶格子讀出之資料DOUT則供給資料比較電路3 6。爲了要判斷讀出之資料D Ο U T是否正常，在比較電路3 6比較輸入資料範式D I N與讀出之資料DOUT ( 第3圖所示之步驟st.10)。比較電路36將對應比較結果，若正常則输出表示 ''及格#異常則輸出表示 ''不良'之判定信號P/F。判定信號P/F供給定時產生/控制電路3 0 1，監視線450。監視線450連接在外部墊片。監視線 4 5 0不一定需要，但若設監視線4 5 0，將判定信號P / F輸出到外部，則可在自行內部測試中，從晶片1 0 0 外獲知良好，不良之狀態。再者，測試位址信號TADR，TADC分別供給選擇器4 0 5 ，4 0 9 ，同時供給內部匯流線4之內部資料線，介由內部資料線送給緩衝記憶體2 2。接著，依據比較電路3 6之比較結果，判斷讀出之資料DOUT是否正常/第4圖所示之步驟st. 11)。如果是異常（NO)，定時產生/控制電路301則回應表示 '不良（Fail )#之判定信號P/F信號’使信號F成爲例如•位準，而送給緩衝記憶體2 2。接本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 装· 、V5 Ψ npif In · -16 - 經濟部中央標準局員工消費合作社印製 A7 B7

— ____ I 五、發明説明（14 ) 到位準之信號F之緩衝記億體2 2則將送來之測試位址信號TADR，TAD C當作失效位址加以保持（第 4圖所示之步驟st. 12)。另一方面，若是正常（YES)，定時產生/控制電

路30 1則回應表示，良好（Pa s s) 〃之判定信號P /F信號，使信號F成爲例如''L"位準。這時，緩衝記憶體2 2不保持送來之測試位址信號TADR，TAD C 〇將這種測試動作返覆進行到例如所有之記憶格子之測試全部結束（第4圖所示之步驟st. 13) 。在這裡自行內部測試之過程中，失效位址會隨時保持/記億在緩衝記憶體2 2。結束所有記憶格子之測試後（YES)，接著檢查有無失效位址（第4圖所示之步驟st. 14)。若無失效位址（N 0 )，則將此晶片1 〇〇判定/決定爲"良品，，結束測試，從接下之救濟過程剔除。若有失效位址（YES)，則移到活用冗餘電路18 之救濟過程。首先，CPU20開始從外部測試部200向自行內部測試用記憶體3 4寫入資料之寫入動作（第4圖所示之步驟st· 15) »接著從外部測試部200將冗餘順序輸入晶片100 ’介由CPU20將輸入之冗餘順序寫入自行內部測試用記憶體3 4 (第4圖所示之步驟s t. 16)。冗餘順序含有，冗餘電路18之控制處理順序，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着) ----------f------IT------0 ♦ . (請先閱讀背面之注意事項再填寫本頁) -17 - 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（15 ) 至冗餘列’冗餘行之置換順序等，救濟所需之資訊。接著，CPU20將接受從外部測試部200輸出之寫入終了信號，結束資料之寫入動作（第4圖所示之步驟 s t . 1 7 )。然後移到自行內部冗餘之執行。 C P U 2 0開始依照冗餘順序之自行內部冗餘（第4 圖所示之步驟st.18)。首先，依照含在冗餘順序之置換順序，以保持在緩衝記憶體2 2之失效位址爲基本，檢査是否可在冗餘格子行列5 0 1之冗餘列，冗餘行救濟晶片1 〇〇 (第4圖所示之步驟s t · 1 9 )。此項檢査係利用例如C P U 2 0所具有之運算機能爲之。在此項檢查時，被判斷爲*不可能救濟"之例子是，應救濟之列、行數，超過冗餘格子行列5 0 1所備有之冗餘列，冗餘行數時。而如第5圖所示之步驟s t . 20所述，判斷是|救濟爲不可能'（NO)時，將此晶片1〇〇判斷/決定爲不良品/而結束測試，從下一次不良格子之置換過程剔除。判斷爲 ' 可以救濟'（YES)時，則依照保持在緩衝記億體2 2之失效位址，與寫在自行內部測試用記億體 3 4之置換順序，由C P U 2 0決定不良格子之更換用位址資訊（第5圖所示之步驟st. 21)。所決定之更換用位址資訊暫時保存在緩衝記憶體2 2。本紙張尺度適用中國國家標準（CNS)Α4規格（210x297公釐） I 辦衣-- (請先閱讀背面之注意事項再填寫本頁}

、1T 線 -18 - 經濟部中央標準局員工消費合作社印製 A7 _B7 _ 五、發明説明（16) 然後，依照含在冗餘順序之控制處理順序，由C P U 2 0使救濟用定時產生/控制電路3 2啓動（第5圖所示之步驟s t · 2 2 )。接著，依C P U 2 0之指示，藉救濟用定時產生/控制電路3 2，將暫時保存在緩衝記憶體2 2之更換用位址資訊寫入位址切換用EEPROM5 0 3 (第5圖所示之步驟 s t . 2 3 )。對所有位址切換用E E PR0M5 0 3返覆進行上述冗餘動作，直到寫入更換用位址資訊（第5圖所示之步驟 s t . 2 4 )。在所有位址切換用E E P R0M5 0 3寫入更換位址用資訊後（YES)，以比較電路比較寫入EEPROM 5 0 3之資料，與寫入失效位址暫存器之資料（第6圖所示之步驟st. 25)。失效位址暫存器及比較電路分別爲含在救濟用定時產生/控制電路3 2之電路。比較結果，如第6圖之步驟st. 26所示，如果寫入 E E PR0M5 0 3之資料，與寫入失效位址暫存器之資料全部一致時（YE S )，則判斷不良位置之置換成功。而再度進行上述之自行內部測試（第6圖所示之步驟 st. 27)。藉再度之自行內部測試，判斷救濟後之大容量記憶體1是否正常（第6圖所示之步驟st. 28) 。如果是正常（YES)，則將此晶片1 00判斷/決定爲'良品〃，而結束測試。相反地，如果異常（1 1 〇 ) ’則判斷/決定此晶片本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---------裝------、1T------ , - (請先閲讀背面之注意事項再填寫本頁) -19 - B7

_ ________ _ , I 五、發明説明（17 ) 1 0 0爲不良品^而結束測試。又如第6圖所示之步驟s t . 2 6之比較結果，寫入 E E P R0M5 0 3之資料，與寫入失效位址暫存器之資料無法全部一致（N ◦)等，則被判斷爲不良位址之置換失效之可能性很高。這時則如第6圖所示之步驟s t . 29，判斷EEPROM503之改寫次數是否已達規定次數，未達規定次數（NO)時，則從EEPROM 5 0 3消除更換用位址資訊（第6圖所示之步驟s t . 30)後，回到第5圖所示步驟22，再度在 EEPROM503改寫更換用位址資訊。若已達規定次數（YES)，亦可判斷爲不良品，但再度進行上述自行內部測試（第6圖所示之步驟s t . 27)。這是，有時寫入EEPROM503之資料，與寫入失效位址暫存器之資料不能全部一致時，晶片仍有可能是良品，因此，能夠找出這種良品，對提昇良品率有幫助。經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 以上說明本發明一實施形態之含控制器大容量記億體混載型半導體積體電路裝置，本實施形態之裝置可以有例如下述之變化。首先是，可以將自行內部測試器3中之控制/執行自行內部測試之自行內部測試控制電路30(CONT. T )’控制/執行自行內部冗餘之自行內部冗餘控制電路3 2 (CONT. R )，及判定測試結果之資料比較電路（ COMP) 36 ，分別整合在CPU20內。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20 - A7 A7 經濟部中央標準局員工消費合作社印製 ____B7 五、發明説明（18 ) 同時，自行內部測試用測試範式可任意作成，使其能獨自儘量檢出不良模式之測試範式。而將任意作成之測試範式寫入記憶體3 4，則可依寫入之上述測試範式，自行測試大容量記憶體1。同時，對記億體3 4寫入測試順序及冗餘順序時，可以不分別進行，而是同時寫入記憶體3 4。在上述一實施形態之含控制器大容量記憶體混載型半導體積體電路裝置，因爲自行內部測試器3與主記億部之大容量記憶體1設在同一晶片，因此可追隨從主記億部之超高速，且龐大量之資料之轉送。又爲了，例如要分別測試邏輯系電路之控制器2，自行內部測試器3，及記憶系電路之大容量記憶體1 ，能夠分開獨立開發產生邏輯系電路與記億系電路之產生測試範式之程式（測試順序），這種開發較開發同時能滿足雙方之程式簡單許多。而由於將測試順序及冗餘順序記憶在可改寫之自行內部測試用記憶體3 4，測試順序可以變更。因此，可以靈活對應每年提昇之製造程序之軟體（測試順序）之修正》再者，目前習知之自行內部測試電路有B I S 丁（ Built-in Self Test )，其與上述一實施形態之裝置之優點之差別在於，能夠靈活配合年年提昇之對應製造程序之軟體之修正。B I ST電路爲ROM，軟體之修正必須要從B I ST電路之電路階段，及製造程序階段修正，否則便不可能修正。因之，B I S T電路無法靈活對應軟體氏張尺度適用中國國家標準（CNS ) A4規格（2!〇X297公釐）；----------^------1T------^ (請先閲讀背面之注意事項再填寫本頁) > -21 - 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（19 ) 之修正。同時，上述一實施形態之裝置之邏輯系電路與記億系電路之測試順序可以相互獨立，因此，軟體之修正較修正能夠同時滿足雙方之程式簡單許多。而且，因爲邏輯系電路與記憶系電路之測試順序相互獨立，可以分別聽取邏輯系電路設計者及其製造程序設計者之要求，以及記憶系電路設計者及其製造程序設計者之要求，忠實採納其需求，來修正軟體。而主記億部之大容量記憶體1之測試並不經由控制器 2，是直接測試，因此測試之精密度可以充分滿足要求。而在主記憶部之測試可以不必考慮經由控制器時之誤差成分，可以緩和和剔除條件，不會產生很多不必要之不良品。因之可抑制製成率之惡化。當然也不必準備從外部直接測試主記億部之測試墊。而且，在上述一實施形態之含控制器大容量記憶體混載型半導體積體電路裝置具有自行內部冗餘機能》因此，主記憶部具有M byte級之記憶容量時，特別是可以抑制冗餘作業所需時間之長大化。亦即，較之使用雷射噴吹法吹斷龐大數目之熔絲，上述自行內部冗餘可以在短時間內結束冗餘作業。當然也不必配設雷射噴吹設備等冗餘裝置，因而可抑制設備投資。而具備有熔絲吹斷方式之冗餘電路之裝置，在發生噴吹錯誤時則不可能修復，而上述一實施形態之裝置因爲設有E E P ROM方式之冗餘電路，當發生程式錯誤（相當本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） -I n I n I n I I - - HI is - -- (請先閱讀背面之注意事項再填寫本頁) -22 - 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明（20 ) 於噴吹錯誤）時，只要重寫資料則可修復。因此，較之熔絲噴吹方式’其完全良品率可以提尚。因爲有這些優點，上述一實施形態所揭示之含控制器大容量記億體混載型半導體積體電路裝置可以降低，其製成率，生產效率，設備投資之全部之總成本。同時，上述一實施形態所揭示之含控制器大容量記憶體混載型半導體積體電路裝置有可改寫之自行內部測試用記億體3 4，而如果在消除所寫入之測試順序及冗餘順序後，當作半導體積體電路裝置之工作用記憶體使用，則配設可改寫之自行內部測試用記憶體3 4不會是浪費，而可有效活用記憶體3 4。若進一步以包含多數行或列之方塊單位，將主記憶部之不良部分置換至上述冗餘記憶部，則可更爲縮短冗餘作業所需要之時間。再者，本發明係如在傳統技術欄所說明，在將個人電腦用之電路板上（on-board )電路晶片上（on-chip )化之過程上所實施。惟上述一實施形態所掲示之架構，例如在晶片上設可改寫之自行內部測試用記億體3 4，將測試主記億部之自行測試順序寫入此記億體3 4，依照寫入之自行測試順序測試主記億部之架構，也可以應用在目前之單一晶片型微電腦。如此，上述一實施形態所揭示之架構在應用於單一晶片型微電腦時，仍可同樣獲得，在C P U等之邏輯系電路本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' -23 - I I I |隻 ---訂--II--線 - (請先閲讀背面之注意事項再填寫本貰) 經濟部中央標準局員工消費合作社印聚 A7 B7 五、發明説明（21 ) ’與主記憶部，即記億系電路，使測試順序相互獨立，以及，在修正自行測試順序之軟體時，仍可依照修正之軟體 ’在不變更電路及製造程序之狀況下進行自行測試等，與上述一實施形態之裝置所獲得之同樣效果。同時，含控制器大容量記億體混載型半導體積體電路裝置之C P U，與單一晶片微電腦之C P U係相對應之架構，而此等c P U間之很大之差異點之一個例子是，含控制器大容量記憶體混載型半導體積體電路裝置之c P U之主要機能是，以高速將記憶在主記億部之資料轉送到外部，而單一晶片之微電腦之主要機能是，依據記億在主記憶部之資料（程式）進行運算。如以上所說明，依據本發明將可分別提供，可以降低包括製成率，生產效率，設備投資之全部之總成本之含控制器大容量記億體混載型半導體積體電路裝置，測試方法及該裝置之有效之使用方法。同時可以分別提供，縱使修正自行測試順序之軟體，仍可在不變更電路及製造程序之情況下，依照修正之軟體進行自行測試之半導體積體電路裝置，以及，能使邏輯系電路與記憶系電路之測試順序相互獨立，且縱使修正自行測試順序之軟體，仍可在不變更電路及製造程序之情況下，依照修正之軟體進行自行測試之半導體積體電路裝置之測試方法。圖式之簡單說明本紙張尺度適用中國國家標準（CNS)八4規格（210X297公釐）

He- HBB Vi.—— unvn Β·----- SDB^— Pv—E ____ * %"-------键 — 1 (請先閱讀背面之注意事項再填寫本頁) -24 - A7 B7 五、發明説明（22 ) 第1圖係本發明一實施形態之含控制器大容量記億體混載型半導體積體電路裝置之方塊圖。第2圖係將第1圖更詳細表示之方塊圖。第3圖係表示測試過程之流程之流程圖。第4圖係表示測試過程之流程之流程圖。第5圖係表示測試過程之流程之流程圖。第6圖係表示測試過程之流程之流程圖。第7圖係表示供個人電腦用之L S I製品之概要圖^ 第8圖係表示個人電腦用之特殊L S I製品之概要圖〇第9圖係表示將控制器與記憶體相互聚積在一片晶片之LSI製品之概要圖。 (請先閲讀背面之注意事項再填寫本頁) . I - ί - lil! --- -II ........ In , I ] In Τ» . . i 線經濟部中央標準局員工消費合作社適用中國國家標準（CNS ) A4現格（210X297公釐） -25 -

Claims

A8 B8 C8 D8 t、申請專利範圍 1. 一種含控制器大容量記憶體混載型半導體積體電路裝置，其特徵在於，具備有，設:在半導體晶片之主記億部， (請先閲讀背面之注意事項再填寫本頁) 設在上述晶片’至少可控制從上述晶片外向上述主記憶部輸入資料，及從上述主記憶部向上述晶片外輸出資料之控制器，以及設在上述晶片，備有可改寫資料之記億部，依據寫入此記憶部之自行測試順序，測試上述主記憶部之自行測試機構° (m 2. 如申請專利範圍_項所述之含控制器大容量記憶體混載型半導體積體電其特徵在於，自行測試機構具備有，寫入上述可改寫資料之記憶部之自行測試順序自行測試上述主記憶部，而將藉此自行測試求得之上述主記憶部之失效位址記憶在與上述主記憶部不同之其他記憶部之機能，經濟部中央梯準局肩工消費合作社印裝並進一步備有，依照寫入上述可改寫資料之記憶部之自行救濟順序，自行救濟對應上述記憶在其他記億部之上述主記憶部之失效位址之不良部分之自行救濟機構》 3. —種含控制器大容量記憶體混載型半導體積體電路裝置之測試方法，係至少具備有，設在半導體晶片內之主記億部，設在上述晶片，至少可控制從上述晶片外向上述主記憶部輸入資料，及從上述主記憶部向上述晶片外輸出資料之控制器，設在上述晶片，可改寫上述資料之記億部，設在上述晶片，依據寫入上述可改寫資料之記億部之本紙張尺度逋用中國國家梂準（CNS)A4規格（ 210X297公釐）-26 - 經濟部中央梂準局員工消費合作社印製 A8 B8 C8 D8 夂、申請專利範園自行測試順序自行測試上述主記憶部，同時將藉此自行測試求得之上述主記億部之失效位址記億在與上述主記億部不同之其他記憶部之自行測試電路’以及’設在上述晶片，依據寫入上述可改寫資料之記憶部之自行救濟順序，自行救濟對應記憶在上述其他記憶部之上述主記憶部之失效位址之不良部分之自行救濟電路之，含控制器大容量記億體混載型半導體積體電路裝置之測試方法，其特徵在於，藉外部測試器送進之信號，至少分別測試上述控制器，上述其他記憶部，上述可改寫資料之記憶部，上述自行測試電路及上述自行救濟電路，從外部測試器向上述可改寫資料之記億部寫入自行測試順序，依據寫入上述可改寫資料之記憶部之自行測試順序，藉從上述外部測試電路送來之信號，至少測試上述主記憶部。 4 .如申請專利範圍第3項所述之含控制器大容量記憶體混載型半導體積體電路裝置之測試方法，其特徵在於 * 進一步從上述外部測試器向上述可改寫資料之記億部寫入自行救濟順序，依據寫入上述可改寫資料之記憶部之自行救濟順序’ 以上述自行救濟電路，救濟對應記億在上述其他記憶部之失效位址之上述主記憶部之不良部分。 5.如申請專利範圍第4項所述之含控制器大容量記本紙張尺度適用中國國家梂準（CNS)A4規格（ 210X297公釐）-27 - (請先閲讀背面之注意事項再填寫本頁) 111 I I I I 11 -—訂— ―― 11 ―― I I-- A8 B8 C8 D8 夂、申請專利範圍憶體混載型半導體積體電路裝置之測試方法’其特徵在於，上述失效位址在上述主記億部之自行測試中’隨時記憶在上述其他記憶部。 (請先閎讀背面之注意事項再填寫本頁) 6. 如申請專利範圍第4項所述之含控制器大容量記憶體混載型半導體積體電路裝置之測試方法/其特徵在於，進一步備有，至少包含用以寫入失效位址之切換資訊之至少能以電氣方式寫入資料之記憶部，冗餘記憶部，冗餘用失效位址暫存部，及比較部之冗餘電路，上述主記憶部之不良部分之救濟，係以電氣方式將失效位址之切換資訊寫入上述至少可以電氣方式寫入資料之記憶部，而當輸入相當於失效位址之位址時與保持在上述冗餘用失效位址暫存部之資料作比較，將上述主記憶部之不良部分置換在上述冗餘記憶部，藉此判斷是否正確切換該失效位址。 7. 如申請專利範圍第6項所述之含控制器大容量記憶體混載型半導體積體電路裝置之測試方法，其特徵在於經濟部中央梯準局員工消費合作社印装，將上述主記億部之不良部分置換於上述冗餘記憶部，係以含多數行或列之方塊單位爲之》 8. —種含控制器大容量記憶體混載型半導體積體電路裝置之使用方法，係至少具備有，設在半導體晶片之主記憶部，設在上述晶片，至少可控制從上述晶片外向上述主記億部輸入資料，及從上述主記憶部向上述晶片外輸出資料之控制器，以及，設在上述晶片，具有可改寫資料之本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公嫠）_ 28 - 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍記憶部，依據寫入此記億部之自行測試順序，測試上述主記憶部之自行測試機構之含控制器大容量記憶體混載型半導體積體電路裝置之使用方法，其特徵在於，消除寫入在上述可改寫資料之記憶部之自行測試順序及自行救濟順序後，將此記憶部當作半導體積體電路之工作記憶部使用。 9_ —種半導體積體電路，其特徵在於，備有，設在半導體晶片內之主記憶部’ 設在上述晶片，至少可依照記憶在上述主記憶部之資料進行運算之運算機構，設在上述晶片之可改寫資料之記憶部，將測試上述主記憶部之自行測試順序寫入上述可改寫資料之記憶部，依照上述寫入之自行測試順序測試上述主記憶部之機構。 1 0 . —種半導體積體電路之測試方法，係至少具備有，設在半導體晶片內之主記憶部，設在上述晶片’至少可進行依照記憶在上述主記憶部之資料之運算之運算機構，以及，設在上述晶片之可改寫資料之記憶部之半導體積體電路之測試方法，其特徵在於’ 至少以外部測試器測試上述運算機構’ 將測試上述主記憶部之自行測試順序寫入上述可改寫資料之記億部，而依照上述寫入之自行測試順序測試上述主記憶部。本紙張尺度適用中國國家橾準（CNS)A4規格（210X297公釐）-29 - -- (請先閲讀背面之注意事項再填寫本頁) 訂 -%