TW201810607A - 晶片封裝體與其製造方法 - Google Patents

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黃進清
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Abstract

一種晶片封裝體。晶片封裝體包含感測晶片、運算晶片與環狀圍繞感測晶片與運算晶片的保護層。感測晶片具有第一導電墊、感測元件以及相對的第一表面及第二表面，且感測元件係位於第一表面上。運算晶片具有第二導電墊及運算元件。保護層係以層壓之方式形成，且至少暴露該感測元件。晶片封裝體更包含導電層於該感測晶片之第二表面下，延伸接觸第一導電墊與第二導電墊。

Description

晶片封裝體與其製造方法
本發明是有關一種晶片封裝體及其製造方法。
隨著電子或光電產品諸如數位相機(digital camera)、數位攝錄像機(digital video recorder)、手機(mobile phone)、太陽能電池、螢幕以及照明設備需求的增加，半導體技術發展的相當快速，且半導體晶片的尺寸有微縮化(miniaturization)的趨勢，而其功能也變得更為複雜。
上述光電產品之結構裡，光感測元件在擷取影像的應用中扮演著重要的角色。這些光電元件獨自封裝成晶片封裝體，再藉由外部導電結構電性連結至具有運算元件或控制元件的晶片封裝體，以形成完整的半導體裝置。然而，上述之方法將使得半導體封裝的困難度增加而良率降低，且會增加半導體裝置的體積尺寸。因此，有必要尋求一種新的封裝體結構與封裝方法，其能夠解決上述的問題。
為了解決上述之問題，本發明提供一種晶片封裝體及其製造方法，能將感測晶片與運算晶片封裝在同一晶片封裝體內。此外，藉由本發明之新穎製造方法所形成之環狀圍繞感測晶片與運算晶片的保護層，能降低漏電流與提升可靠度測試時的保護效果。
本發明之一態樣係提供一種晶片封裝體。晶片封裝體包含感測晶片，其具有第一導電墊、感測元件以及相對的第一表面與第二表面，且感測元件位於第一表面下且電性連接至第一導電墊；運算晶片，具有第二導電墊和運算元件；保護層，環狀圍繞感測晶片與運算晶片，並暴露感測晶片之感測元件；以及導電層，位於感測晶片之第二表面上，並延伸接觸第一導電墊與第二導電墊。
根據本發明之一些實施例，晶片封裝體更包含透明基板，位於感測晶片之第一表面下，並連結至感測晶片與運算晶片。
根據本發明之一些實施例，感測晶片係透過圍堰結構連結至透明基板。
根據本發明之一些實施例，運算晶片係透過第二圍堰結構連結至透明基板。
根據本發明之一些實施例，運算晶片係透過平板結構連結至透明基板。
根據本發明之一些實施例，晶片封裝體更包含絕緣層於感測晶片與導電層之間和運算晶片與導電層之間。
根據本發明之一些實施例，晶片封裝體更包含外部導電連結於導電層之上且電性連接至導電層。
本發明之一態樣係提供一種晶片封裝體的製造方法。此方法先提供晶片，具有導電墊以及相對的第一表面和第二表面。接著層壓保護層於晶片之第二表面上，並環狀圍繞晶片。去除一部分的保護層以暴露至少一部份的第一表面、一部份的第二表面或其組合。然後形成導電層於晶片之第二表面上，並延伸接觸導電墊。
根據本發明之一些實施例，晶片為複數個晶片。
根據本發明之一些實施例，至少一部份晶片為感測晶片，具有感測元件於晶片之第一表面之下。
根據本發明之一些實施例，至少一部份晶片為運算晶片，具有運算元件。
根據本發明之一些實施例，於層壓保護層之前，晶片封裝體的製造方法更包含黏結晶片之第一表面至載體基板。
根據本發明之一些實施例，於形成導電層之後，晶片封裝體的製造方法更包含移除載體基板。
根據本發明之一些實施例，晶片封裝體的製造方法更包含連結晶片之第一表面至透明基板。
根據本發明之一些實施例，連結晶片之第一表面至透明基板係黏貼晶片之第一表面至位於透明基板上之圍堰結構。
根據本發明之一些實施例，連結晶片之第一表面至透明基板係黏貼一部分晶片之第一表面至位於透明基板上之圍堰結構，且連結另一部分晶片之第一表面至位於透明基板上之平板結構。
根據本發明之一些實施例，於連結晶片之第一表面至透明基板之前，晶片封裝體的製造方法更包含黏結晶片之第二表面至載體基板。
根據本發明之一些實施例，於層壓保護層之前，晶片封裝體的製造方法更包含移除載體基板。
根據本發明之一些實施例，晶片封裝體的製造方法更包含形成絕緣層於晶片與導電層之間。
根據本發明之一些實施例，更包含形成外部導電連結於導電層之上且電性連接至導電層。
100‧‧‧晶片封裝體
110‧‧‧感測晶片
112‧‧‧第一表面
114‧‧‧第二表面
118‧‧‧第一導電墊
120‧‧‧運算晶片
122‧‧‧第一表面
124‧‧‧第二表面
126‧‧‧運算元件
128‧‧‧第二導電墊
130‧‧‧感測元件
140‧‧‧保護層
152‧‧‧第一穿孔
154‧‧‧第二穿孔
162‧‧‧第一絕緣層
164‧‧‧導電層
166‧‧‧第二絕緣層
168‧‧‧外部導電連結
180‧‧‧切割道
200‧‧‧晶片封裝體
210‧‧‧感測晶片
212‧‧‧第一表面
214‧‧‧第二表面
218‧‧‧第一導電墊
220‧‧‧運算晶片
222‧‧‧第一表面
224‧‧‧第二表面
226‧‧‧運算元件
228‧‧‧第二導電墊
230‧‧‧感測元件
240‧‧‧保護層
252‧‧‧第一穿孔
254‧‧‧第二穿孔
262‧‧‧第一絕緣層
264‧‧‧導電層
266‧‧‧第二絕緣層
268‧‧‧外部導電連結
280‧‧‧切割道
290‧‧‧透明基板
292‧‧‧圍堰結構
300‧‧‧晶片封裝體
310‧‧‧感測晶片
312‧‧‧第一表面
314‧‧‧第二表面
318‧‧‧第一導電墊
320‧‧‧運算晶片
322‧‧‧第一表面
324‧‧‧第二表面
326‧‧‧運算元件
328‧‧‧第二導電墊
330‧‧‧感測元件
340‧‧‧保護層
352‧‧‧第一穿孔
354‧‧‧第二穿孔
362‧‧‧第一絕緣層
364‧‧‧導電層
366‧‧‧第二絕緣層
368‧‧‧外部導電連結
380‧‧‧切割道
390‧‧‧透明基板
392‧‧‧圍堰結構
394‧‧‧平板結構
1000‧‧‧方法
1002‧‧‧步驟
1004‧‧‧步驟
1006‧‧‧步驟
1008‧‧‧步驟
1010‧‧‧步驟
1012‧‧‧步驟
1014‧‧‧步驟
1016‧‧‧步驟
2000‧‧‧方法
2002‧‧‧步驟
2004‧‧‧步驟
2006‧‧‧步驟
2008‧‧‧步驟
2010‧‧‧步驟
2012‧‧‧步驟
2014‧‧‧步驟
2016‧‧‧步驟
2018‧‧‧步驟
3000‧‧‧方法
3002‧‧‧步驟
3004‧‧‧步驟
3006‧‧‧步驟
3008‧‧‧步驟
3010‧‧‧步驟
3012‧‧‧步驟
3014‧‧‧步驟
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1A圖及第1B圖分別繪示根據本發明之一些實施例，一種晶片封裝體的上視圖及下視圖；第2圖至第4圖分別繪示根據本發明之一些實施例，不同晶片封裝體的剖面圖；第5圖繪示根據本發明之一些實施例，一種製造晶片封裝體之方法的流程圖； 第6A-6G圖繪示根據本發明之一些實施例，第2圖之晶片封裝體，在製程各個階段的剖面圖；第7圖繪示根據本發明之一些實施例，一種製造晶片封裝體之方法的流程圖；第8A-8G圖繪示根據本發明之一些實施例，第3圖之晶片封裝體，在製程各個階段的剖面圖；第9圖繪示根據本發明之一些實施例，一種製造晶片封裝體之方法的流程圖；以及第10A-10F圖繪示根據本發明之一些實施例，第4圖之晶片封裝體，在製程各個階段的剖面圖。
以下的揭露內容提供許多不同的實施例或實例，以實現本發明的不同特徵。特定實例的組成及佈局敘述如下，以簡化本發明。當然這些僅是實例，並非用以限制。舉例而言，在敘述中，第一特徵形成於第二特徵上方或之上時，隨之而來可包含實施例，其中第一及第二特徵形成以直接接觸；且亦可包含實施例，其中額外的特徵可形成於第一及第二特徵之間，因此第一及第二特徵可不直接接觸。此外，本發明可在各實例中重複元件編號及/或文字。重複的目的在於簡化且明確，但不在其中決定介於所討論的多種實施例及/或組態之間的相對關係。
以下所提到的單數用語，除了內文有特別指明外，皆包含複數個指涉物。因此，例如：一晶片，除了內文有 特別指明外，具有兩個或兩個以上晶片之實施例。本說明書所提到的「一實施例」意指與此實施例相關之特定的特徵、結構或特性被包含在本揭露之至少一實施例。因此，於本說明書多個地方出現之「一實施例」並不一定皆指同一實施例。此外，以下揭露之特定的特徵、結構或特性，在有益的情形下可在一實施例或多個實施例中相互組合。應當理解的是，以下圖示係以說明為目的，並非按比例繪製。
請參閱第1A、1B圖及第2圖，其分別繪示根據一些實施例之一種晶片封裝體100之上視圖及剖面圖，且第2圖係沿著第1A、1B圖中剖面線A-A之晶片封裝體100的剖面圖。如第2圖所示，晶片封裝體100包含感測晶片110和運算晶片120。感測晶片110具有第一導電墊118、感測元件130以及相對之第一表面112和第二表面114，且感測元件130位於感測晶片110之第一表面112上。運算晶片120具有運算元件126、第二導電墊128以及相對之第一表面122和第二表面124。其中，第一導電墊118與感測元件130電氣相連，而第二導電墊128則與運算元件126電氣相連。
在一些實施例中，感測晶片110與運算晶片120包含半導體元件、內層介電層(ILD)、內金屬介電層(IMD)、鈍化層(passivation layer)與內連金屬結構，其中第一導電墊118和第二導電墊128為內連金屬結構的其中一層金屬層。第一導電墊118和第二導電墊128的材質例如可以採用鋁、銅、鎳或其他合適的金屬材料。
在一些實施例中，感測元件130可為主動元件(active element)或被動元件(passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)等，但不以此為限。在本實施例中，感測元件130為光感測元件，具有接收電磁波或光的功能，例如但不侷限於：影像感測器(CIS)。
請繼續參閱第2圖，晶片封裝體100更包含保護層140。由第1A、1B圖可見，保護層140環狀圍繞感測晶片110與運算晶片120，並提供電氣絕緣之效果於感測晶片110與運算晶片120之間。值得注意的是，保護層140係以層壓之方式形成，可提供更佳的電氣絕緣效果與可靠度測試時的保護效果，其將於後詳述之。保護層140之材質可為環氧樹脂。
請繼續參閱第2圖，晶片封裝體100更包含第一穿孔152與第二穿孔154，第一穿孔152自感測晶片110之第二表面114朝第一表面112延伸，並暴露出第一導電墊118，而第二穿孔154自運算晶片120之第二表面124朝第一表面122延伸，並暴露出第二導電墊128。此外，第一絕緣層162設置於感測晶片110的第二表面114和運算晶片120的第二 表面124，並覆蓋第一穿孔152和第二穿孔154的側壁，但未覆蓋第一穿孔152中的第一導電墊118和第二穿孔154中的第二導電墊128。在本發明之一些實施例中，第一絕緣層162所使用的材料為氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料。此外，導電層164位於第一絕緣層162下，且部分的導電層164位於第一穿孔152和第二穿孔154之中並接觸第一導電墊118和第二導電墊128，以電性連接至第一導電墊118和第二導電墊128。導電層164的材質例如可以採用鋁、銅、鎳或其他合適的金屬材料。
請繼續參閱第2圖，晶片封裝體100更包含第二絕緣層166於感測晶片110之第二表面114和運算晶片120之第二表面124，且覆蓋第一絕緣層162與導電層164，但未完全填滿第一穿孔152和第二穿孔154，而形成氣隙(未標示)於第一穿孔152和第二穿孔154之中。此外，外部導電連結168設置於導電層164下，使外部導電連結168可藉由導電層164而與第一導電墊118和第二導電墊128電性連接。在本發明之其他部分實施例中，外部導電連結168為焊球、凸塊等業界熟知之結構，且形狀可以為圓形、橢圓形、方形、長方形，並不用以限制本發明。
應瞭解到，已敘述過的元件材料將不再重複贅述。在以下敘述中，將敘述其他實施方式的晶片封裝體。
請參閱第3圖，其繪示本發明其他部分實施例之另一態樣的晶片封裝體200之剖面圖。晶片封裝體200具有感測晶片210、運算晶片220、保護層240、導電層264和外部導電連結268。此外，晶片封裝體200也包含其他如第2圖 的晶片封裝體100所繪示之類似結構，為簡化說明，在此不贅述之。晶片封裝體200不同於晶片封裝體100之處在於，晶片封裝體200具有透明基板290位於感測晶片210之第一表面212和運算晶片220之第一表面222之上，且此透明基板290透過位於其上的圍堰結構(dam structure)292連結至感測晶片210之第一表面212和運算晶片220之第一表面222。透明基板290可使光線或電磁波通過。值得注意的是，圍堰結構292為環狀結構，使得透明基板290與感測晶片210維持一間距，並與構成一空間於透明基板290與感測晶片210之間以保護感測元件230。此外，晶片封裝體200更包含黏著層(未繪示)於圍堰結構292與感測晶片210和圍堰結構292與運算晶片220之間，使得圍堰結構292與感測晶片210的第一表面212和運算晶片的第一表面222能穩定結合。在本發明之一些實施例中，透明基板290可為玻璃或石英，而圍堰結構292可為環氧樹脂、聚亞醯胺、光阻或矽基材料。
請參閱第4圖，其繪示本發明其他部分實施例之另一態樣的晶片封裝體300之剖面圖。晶片封裝體300具有感測晶片310、運算晶片320、保護層340、導電層364和外部導電連結368。此外，晶片封裝體300也包含其他如第2圖的晶片封裝體100所繪示之類似結構，為簡化說明，在此不贅述之。晶片封裝體300不同於晶片封裝體100之處在於，晶片封裝體300具有透明基板390位於感測晶片310之第一表面312和運算晶片320之第一表面322之上，且此透明基板390透過位於其上的圍堰結構(dam structure)392連結至感測晶片310之第一表面312，而運算晶片320之第一表面 322則透過位於其上的平板結構394連結至透明基板390。透明基板390可使光線或電磁波通過。值得注意的是，圍堰結構392為環狀結構，使得透明基板390與感測晶片310維持一間距，並與構成一空間於透明基板390與感測晶片310之間以保護感測元件330。此外，晶片封裝體300更包含黏著層(未繪示)於圍堰結構392與感測晶片310和平板結構394與透明基板390之間，使得圍堰結構392與感測晶片210的第一表面212之間，以及平板結構394與透明基板390之間能穩定結合。在本發明之一些實施例中，透明基板390可為玻璃或石英，而圍堰結構392和平板結構394可為環氧樹脂、聚亞醯胺、光阻或矽基材料。
接下來請參閱第5圖及第6A-6G圖，前者繪示第2圖之晶片封裝體100的製造流程圖，而後者則繪示其於製程各個階段的剖面圖。此製造流程示意圖僅繪示完整製造過程中的相關部分。可於第5圖所示的步驟進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於本方法時，可被取代、刪除或變動。步驟/製程的順序可進行自由交換。
請繼續參閱第5圖及第6A圖，方法1000起始於步驟1002，其係提供感測晶片110與運算晶片120。感測晶片110具有第一表面112及第二表面114，且運算晶片120具有第一表面122和第二表面124。此外，感測晶片110和運算晶片120包含半導體元件、內層介電層(ILD)、內金屬介電層(IMD)、鈍化層(passivation layer)與內連金屬結構，其中第一導電墊118和第二導電墊128為內連金屬結構的其中一 層金屬層。為方便說明，本發明所有實施例中的感測晶片110包含至少一感測元件130以及至少一第一導電墊118，而運算晶片120則包含一運算元件126以及至少一第二導電墊128，其中，感測元件130位於感測晶片110之第一表面112上，而第一導電墊118則位於第一表面112下並電性連接至感測元件130。值得注意的是，運算元件126與第二導電墊128可位於運算晶片120內部任意之位置，且互相電性連接。此外，感測晶片110與運算晶片120可為單一晶片，或各為複數個晶片。換言之，本發明之晶片封裝體內之晶片種類與數量並不侷限於第6A圖所示者。此外，第一導電墊118和第二導電墊128的材質例如可以採用鋁、銅、鎳或其他合適的金屬材料。
請繼續參閱第5圖及第6A圖，方法1000進行至步驟1004，其係黏結感測晶片110之第一表面112與運算晶片120之第一表面122至載體基板170。在本發明之一些實施例中，感測晶片110和運算晶片120可藉由例如黏著層172黏結至載體基板170，使其之間穩定結合。
請繼續參閱第5圖及第6B圖，方法1000進行至步驟1006，其係層壓保護層140於感測晶片110之第二表面114與運算晶片120之第二表面124上，並環狀圍繞感測晶片110與運算晶片120。此保護層140係以環氧樹脂所製成之膠帶，藉由層壓(lamination)的方式而形成。具體而言，先預熱此膠帶並藉由滾輪等方式，將此膠帶層壓在感測晶片110之第二表面114與運算晶片之第二表面124之上，並填入感測晶片110與運算晶片120間的縫隙。接著，藉由適當 的加熱處理使此膠帶硬化成保護層140。值得注意的是，此膠帶之大小大於感測晶片110與運算晶片120，使得後續形成之保護層140，由上而視(如第1A圖所示)，環狀圍繞感測晶片110與運算晶片120。此外，藉由適當調整製程參數，例如：膠帶的物化性質、層壓的壓力和晶片間的間距，可使得膠帶確實填滿晶片間的縫隙，進而使後續形成的保護層140具有更低的漏電流，且於後續的可靠度測試時，能提供更佳的保護效果。此外，相較於傳統須另行開模步驟的封裝製程，本案具有此層壓步驟的封裝製程能更快速、簡單、低成本地製造晶片封裝體。
請繼續參閱第5圖及第6C圖，方法1000進行至步驟1008，其係藉由薄化製程去除一部分的保護層140以暴露感測晶片110之第二表面114和運算晶片120之第二表面124。此外，尚可於暴露感測晶片110之第二表面114和運算晶片120之第二表面124之後，進一步對感測晶片110之第二表面114和運算晶片120之第二表面124進行薄化製程，使感測晶片110與運算晶片120達到所需的厚度，且利於後續的矽穿孔(TSV)製作。薄化製程一般可包括蝕刻、銑削(milling)、磨削(grinding)或研磨(polishing)。
請繼續參閱第5圖及第6D圖，方法1000進行至步驟1010，其係自感測晶片110的第二表面114形成暴露第一導電墊118的第一穿孔152，和自運算晶片120的第二表面124形成暴露第二導電墊128的第二穿孔154。形成第一穿孔152和第二穿孔154的方式例如可以是微影蝕刻，但不以此 為限。蝕刻可例如為乾式蝕刻或濕式蝕刻。第一穿孔152和第二穿孔154可為傾斜開口或垂直開口，且其上視形狀可為任何形狀，如圓形、橢圓性、正方形、長方形或其他合適的形狀。
請繼續參閱第5圖及第6E圖，方法1000進行至步驟1012，其係形成第一絕緣層162與導電層164於第一穿孔152和第二穿孔154上。第一絕緣層162用以隔離感測晶片110及運算晶片120自後續形成的導電層，其材質可例如為環氧樹脂、防銲材料或其他適合之絕緣材料，如氧化矽、氮化矽、氮氧化矽、金屬氧化物或其組合。例如可利用塗佈方法或沉積方法形成第一絕緣層162。塗佈方法例如為旋轉塗佈或噴塗。沉積方法例如為物理氣相沉積、化學氣相沉積、低壓化學氣相沉積、電漿增強式化學氣相沉積、快速熱化學氣相沉積或常壓化學氣相沉積。值得注意的是，第一絕緣層162並未完全覆蓋第一導電墊118和第二導電墊128。
接著，如第6E圖所示，形成導電層164於第一絕緣層162下方。可利用例如濺鍍、蒸鍍、電鍍或無電鍍的方式製作，使用的材料例如是鋁、銅、鎳或其他合適的導電材料。先沉積導電材料覆蓋第一絕緣層162、第一導電墊118以及第二導電墊128，再以微影蝕刻的方式圖案化上述導電材料以形成導電層164於第一絕緣層162下方，且導電層164的一部分位於第一穿孔152和第二穿孔154之中並接觸第一導電墊118和第二導電墊128，以電性連接至第一導電墊118和第二導電墊128。藉由上述圖案化導電材料層的步驟，可重新佈 局後續形成之晶片封裝體的訊號傳導路線。值得注意的是，導電層164可分別透過第一導電墊118及第二導電墊128，將感測晶片110的感測元件130與運算晶片120的運算元件126電性連結起來，以進行訊號輸入、輸出與控制。
請繼續參閱第5圖及第6F圖，方法1000進行至步驟1014，其係形成第二絕緣層166與外部導電連結168於導電層164之下。第二絕緣層166可使用前述第一絕緣層162之製程與材料，形成於導電層164之下。接著，形成外部導電連結168於第二絕緣層166之下。在本發明之一些實施例中，外部導電連結168為焊球、凸塊等業界熟知之結構，且形狀可以為圓形、橢圓形、方形、長方形，並不用以限制本發明。值得注意的是，外部導電連結168在後續製程中可連接至印刷電路板，使感測元件130藉由第一導電墊118、導電層164以及外部導電連結168電性連接至印刷電路板，進行訊號輸入或輸出。同樣地，外部導電連結168也可使運算元件126藉由第二導電墊128、導電層164以及外部導電連結168電性連接至印刷電路板，進行訊號輸入或輸出。
值得注意的是，形成外部導電連結168之後，可沿著切割道180切割感測晶片110與運算晶片120，使切割後之感測晶片與運算晶片形成獨立的晶片封裝體，同時具有感測與運算的功能。更詳細的說，切割道180分別位於第一導電墊118及第二導電墊128旁，依序沿著切割道180切割第二絕緣層166、第一絕緣層162、感測晶片110或運算晶片120、黏著層172以及載體基板170後，能將相鄰二晶 片分離，以形成獨立的晶片封裝體。值得注意的是，在其他實施例中，感測元件可為分開之兩部分，而切割道則位於兩分開部分的感測元件之間。
請繼續參閱第5圖及第6G圖，方法1000進行至步驟1016，其係移除載體基板170。可藉由熱處理或紫外光照射處理等合適之方法，使位於載體基板170與感測晶片110與載體基板170與運算晶片120之間的黏著層172失去黏性，以自感測晶片110與運算晶片120移除載體基板170。值得注意的是，移除載體基板170與黏著層172後，感光元件130上方(即感測晶片110之第一表面112的上方)不具有任何遮蔽物。在本實施例中，運算晶片120的第一表面122上方也不具任何遮蔽物。
應瞭解到，已敘述過的元件材料及其製造方法將不再重複贅述。在以下敘述中，將敘述其他實施方式之晶片封裝體的形成方法。
接下來請參閱第7圖及第8A-8G圖，前者繪示第3圖之晶片封裝體200的製造流程圖，而後者則繪示其於製程各個階段的剖面圖。此製造流程示意圖僅繪示完整製造過程中的一相關部分。可於第7圖所示的步驟進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於本方法時，可被取代、刪除或變動。步驟/製程的順序可進行自由交換。
請繼續參閱第7圖及第8A圖，方法2000起始於步驟2002，其係提供感測晶片210與運算晶片220。感測晶 片210與運算晶片220與第6A圖晶片封裝體100的感測晶片110與運算晶片120相同，故不在此贅述。值得注意的是，如前所述，感測晶片210與運算晶片220可為單一晶片，或各為複數個晶片。換言之，本發明之晶片封裝體內之晶片種類與數量並不侷限於第8A圖所示者。
請繼續參閱第7圖及第8A圖，方法2000進行至步驟2004，其係黏結感測晶片210之第二表面214與運算晶片220之第二表面224至載體基板270。如前所述感測晶片210與運算晶片220係透過一黏著層272黏結至載體基板270。
請繼續參閱第7圖及第8B圖，方法2000進行至步驟2006，其係連結感測晶片210之第一表面212與運算晶片220之第一表面222至透明基板290。如第8B圖所示，感測晶片210與運算晶片220透過位於透明基板290上的圍堰結構(dam structure)292連結至透明基板290。透明基板290可使光線或電磁波通過。值得注意的是，圍堰結構292為環狀結構，使得透明基板290與感測晶片210維持一間距，並與構成一空間於透明基板290與感測晶片210之間以保護感測元件230。此外，晶片封裝體200更包含黏著層(未繪示)於圍堰結構292與感測晶片210和圍堰結構292與運算晶片220之間，使得圍堰結構292與感測晶片210的第一表面212和運算晶片220的第一表面222能穩定結合。在本發明之一些實施例中，透明基板290可為玻璃或石英，而圍堰結構292可為環氧樹脂、聚亞醯胺、光阻或矽基材料。
請繼續參閱第7圖及第8C圖，方法2000進行至步驟2008，其係移除載體基板270。移除載體基板270的方法如第6G圖所述，故不在此贅述。
接著，方法2000進行至步驟2010，其係層壓保護層240於感測晶片210之第二表面214及運算晶片220之第二表面224上，並環狀圍繞感測晶片210與運算晶片220。層壓保護層240之方法如第6B圖所述，故不在此贅述。值得注意的是，由於圍堰結構292會形成一密閉空間於其環狀結構內，故保護層240不會填入圍堰結構292內。換言之，感測元件230的周圍不會有保護層240填入。
請繼續參閱第7圖及第8D圖，方法2000進行至步驟2012，其係藉由薄化製程去除一部分的保護層240以暴露感測晶片210之第二表面214。如前所述，尚可於暴露感測晶片210之第二表面214和運算晶片220之第二表面224之後，進一步對感測晶片210之第二表面214和運算晶片220之第二表面224進行薄化製程，使感測晶片210與運算晶片220達到所需的厚度。薄化製程如第6C圖所述，故不在此贅述。
請繼續參閱第7圖及第8E圖，方法2000進行至步驟2014，其係自感測晶片210的第二表面214形成暴露第一導電墊218的第一穿孔252，和自運算晶片220的第二表面224形成暴露第二導電墊228的第二穿孔254。第一穿孔252和第二穿孔254的形狀與形成方式如第6D圖所述，故不在此贅述。
請繼續參閱第7圖及第8F圖，方法2000進行至步驟2016，其係形成第一絕緣層262與導電層264於第一穿孔252和第二穿孔254上。第一絕緣層262用以隔離感測晶片210及運算晶片220自後續形成的導電層。而導電層264可分別透過第一導電墊218及第二導電墊228，將感測晶片210的感測元件230與運算晶片220的運算元件226電性連結起來，以進行訊號輸入或輸出。值得注意的是，第一絕緣層262未完全覆蓋第一導電墊218和第二導電墊228，而導電層264則直接接觸第一導電墊218與第二導電墊228並與其電氣相連。第一絕緣層262和導電層264的材質、形狀與形成方法如第6E圖所述，故不在此贅述。
請繼續參閱第7圖及第8G圖，方法2000進行至步驟2018，其係形成第二絕緣層266與外部導電連結268於導電層264之下。值得注意的是，外部導電連結268在後續製程中可連接至印刷電路板，使感測元件230藉由第一導電墊218、導電層264以及外部導電連結268電性連接至印刷電路板，進行訊號輸入或輸出。同樣地，外部導電連結268也可使運算元件226藉由第二導電墊228、導電層264以及外部導電連結268電性連接至印刷電路板，進行訊號輸入或輸出。第二絕緣層266和外部導電連結268的材質、形狀與形成方法如第6F圖所示，故不在此贅述。
值得注意的是，形成外部導電連結268之後，可沿著切割道280切割感測晶片210與運算晶片220，使切割後之感測晶片與運算晶片形成獨立的晶片封裝體，同時具 有感測與運算的功能。更詳細的說，切割道280分別位於第一導電墊218及第二導電墊228旁，依序沿著切割道280切割第二絕緣層266、第一絕緣層262、感測晶片210或運算晶片220以及透明基板290後，能將相鄰二晶片分離，以形成獨立的晶片封裝體。值得注意的是，在其他實施例中，感測元件可為分開之兩部分，而切割道則位於兩分開部分的感測元件之間。
接下來請參閱第9圖及第10A-10F圖，前者繪示第4圖之晶片封裝體300的製造流程圖，而後者則繪示其於製程各個階段的剖面圖。此製造流程示意圖僅繪示完整製造過程中的一相關部分。可於第9圖所示的步驟進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於本方法時，可被取代、刪除或變動。步驟/製程的順序可進行自由交換。
請繼續參閱第9圖及第10A圖，方法3000起始於步驟3002，其係提供感測晶片310與運算晶片320。感測晶片310與運算晶片320與第6A圖晶片封裝體100的感測晶片110與運算晶片120相同，故不在此贅述。值得注意的是，如前所述，感測晶片310與運算晶片320可為單一晶片，或各為複數個晶片。換言之，本發明之晶片封裝體內之晶片種類與數量並不侷限於第10A圖所示者。
請繼續參閱第9圖及第10A圖，方法3000進行至步驟3004，其係連結感測晶片310之第一表面312與運算晶片320之第一表面322至透明基板390。如第10A圖所 示，感測晶片310與運算晶片320分別透過位於透明基板390上的圍堰結構(dam structure)392連結與位於運算晶片320之第一表面322上的平板結構394，連結至透明基板390。透明基板390可使光線或電磁波通過。值得注意的是，圍堰結構392為環狀結構，使得透明基板390與感測晶片310維持一間距，並與構成一空間於透明基板390與感測晶片310之間以保護感測元件330。此外，晶片封裝體300更包含黏著層(未繪示)於圍堰結構392與感測晶片310之間和平板結構394與運算晶片320之間，使得圍堰結構392與感測晶片310的第一表面312之間和透明基板390與運算晶片320的第一表面322之間能穩定結合。在本發明之一些實施例中，透明基板390可為玻璃或石英，而圍堰結構392與平板結構394可為環氧樹脂、聚亞醯胺、光阻或矽基材料。在其他實施例中，平板結構為黏著層。
值得注意的是，不同於圍堰結構392，平板結構394係先黏貼至運算晶片320的第一表面322上，接著才透過黏著層(未繪示)將平板結構394黏結至透明基板390。如此一來，運算晶片320能更精準地黏著至預定位置，且可於此步驟中調整運算晶片320之位置，而不會如感測晶片310一樣，受限於已固定在透明基板390上的圍堰結構392。
請繼續參閱第9圖及第10B圖，方法3000進行至步驟3006，其係層壓保護層340於感測晶片310之第二表面314上，並環狀圍繞感測晶片310與運算晶片320。層壓保護層340之方法如第6B圖所述，故不在此贅述。值得注意 的是，由於圍堰結構392會形成一密閉空間於其環狀結構內，故保護層340不會填入圍堰結構392內。換言之，感測元件330的周圍不會有保護層340填入。
請繼續參閱第9圖及第10C圖，方法3000進行至步驟3008，其係藉由薄化製程去除一部分的保護層340以暴露感測晶片310之第二表面314。如前所述，尚可於暴露感測晶片310之第二表面314和運算晶片320之第二表面324之後，進一步對感測晶片310之第二表面314和運算晶片320之第二表面324進行薄化製程，使感測晶片310與運算晶片320達到所需的厚度。薄化製程如第6C圖所述，故不在此贅述。
請繼續參閱第9圖及第10D圖，方法3000進行至步驟3010，其係自感測晶片310的第二表面314形成暴露第一導電墊318的第一穿孔352，和自運算晶片320的第二表面324形成暴露第二導電墊328的第二穿孔354。第一穿孔352和第二穿孔354的形狀與形成方式如第6D圖所述，故不在此贅述。
請繼續參閱第9圖及第10E圖，方法3000進行至步驟3012，其係形成第一絕緣層362與導電層364於第一穿孔352和第二穿孔354上。第一絕緣層362用以隔離感測晶片310及運算晶片320自後續形成的導電層。而導電層364可分別透過第一導電墊318及第二導電墊328，將感測晶片310的感測元件330與運算晶片320的運算元件326電性連結起來，以進行訊號輸入或輸出。值得注意的是，第一絕緣層362 未完全覆蓋第一導電墊318和第二導電墊328，而導電層364則直接接觸第一導電墊318與第二導電墊328並與其電氣相連。第一絕緣層362和導電層364的材質、形狀與形成方法如第6E圖所述，故不在此贅述。
請繼續參閱第9圖及第10F圖，方法3000進行至步驟3014，其係形成第二絕緣層366與外部導電連結368於導電層364之下。值得注意的是，外部導電連結368在後續製程中可連接至印刷電路板，使感測元件330藉由第一導電墊318、導電層364以及外部導電連結368電性連接至印刷電路板，進行訊號輸入或輸出。同樣地，外部導電連結368也可使運算元件326藉由第二導電墊328、導電層364以及外部導電連結368電性連接至印刷電路板，進行訊號輸入或輸出。第二絕緣層366和外部導電連結368的材質、形狀與形成方法如第6F圖所示，故不在此贅述。
值得注意的是，形成外部導電連結368之後，可沿著切割道380切割感測晶片310與運算晶片320，使切割後之感測晶片與運算晶片形成獨立的晶片封裝體，同時具有感測與運算的功能。更詳細的說，切割道380分別位於第一導電墊318及第二導電墊328旁，依序沿著切割道380切割第二絕緣層366、第一絕緣層362、感測晶片310或運算晶片320、平板結構394以及透明基板390後，能將相鄰二晶片分離，以形成獨立的晶片封裝體。值得注意的是，在其他實施例中，感測元件可為分開之兩部分，而切割道則位於兩分開部分的感測元件之間。
由上述本發明實施例可知，本發明具有下列優點。本發明的晶片封裝體同時具有運算晶片(或積體電路)與感測晶片(或影像感測元件)，因而能有效縮減運算感測晶片封裝體的大小以及提升晶片封裝體的應用性。再者，上述晶片封裝體中，感測晶片的感測元件(或影像感測元件)上方完全無任何遮蓋物，或存有透過圍堰結構連結至感測晶片的透明基板，以形成空間於感測元件周遭以保護感測元件並同時達到透光的效果。而在本發明的製造方法中，感測晶片與運算晶片係以層壓環氧樹脂膠帶的方式，形成環狀圍繞感測晶片與運算晶片的保護層，接著經過熱處理以形成堅固的保護層。由於使用層壓的製程，能使後續所形成的保護層緊密而無空隙，進一步改善漏電流與可靠度測試時的保護效果。據此，本發明可使用新穎且簡單的製程形成同時具有運算晶片與感測晶片的晶片封裝體，且此晶片封裝體具有低漏電流的功能，還能於可靠度測試時，提供晶片更加的保護效果。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧感測晶片
112‧‧‧第一表面
114‧‧‧第二表面
118‧‧‧第一導電墊
120‧‧‧運算晶片
122‧‧‧第一表面
124‧‧‧第二表面
126‧‧‧運算元件
128‧‧‧第二導電墊
130‧‧‧感測元件
140‧‧‧保護層
152‧‧‧第一穿孔
154‧‧‧第二穿孔
162‧‧‧第一絕緣層
164‧‧‧導電層
166‧‧‧第二絕緣層
168‧‧‧外部導電連結

Claims (20)

  1. 一種晶片封裝體，包含：一感測晶片，具有一第一導電墊、一感測元件以及相對的一第一表面與一第二表面，該感測元件位於該第一表面下且電性連接至該第一導電墊；一運算晶片，具有一第二導電墊和一運算元件；一保護層，環狀圍繞該感測晶片與該運算晶片，並暴露該感測晶片之該感測元件；以及一導電層，位於該感測晶片之該第二表面上，並延伸接觸該第一導電墊與該第二導電墊。
  2. 如請求項1所述之晶片封裝體，更包含一透明基板，位於該感測晶片之該第一表面下，並連結至該感測晶片與該運算晶片。
  3. 如請求項2所述之晶片封裝體，其中該透明基板包含一圍堰結構，該感測晶片係透過該圍堰結構連結至該透明基板。
  4. 如請求項3所述之晶片封裝體，其中該透明基板更包含一第二圍堰結構，該運算晶片係透過該第二圍堰結構連結至該透明基板。
  5. 如請求項3所述之晶片封裝體，其中該運算晶片係透過一平板結構連結至該透明基板。
  6. 如請求項1所述之晶片封裝體，更包含一絕緣層於該感測晶片與該導電層之間和該運算晶片與該導電層之間。
  7. 如請求項1所述之晶片封裝體，更包含一外部導電連結於該導電層之上且電性連接至該導電層。
  8. 一種製造晶片封裝體之方法，包含：提供至少一晶片，具有一導電墊以及相對的一第一表面和一第二表面；層壓一保護層於該晶片之該第二表面上，並環狀圍繞該晶片；去除一部分的該保護層以暴露至少一部份的該第一表面、一部份的該第二表面或其組合；以及形成一導電層於該晶片之該第二表面上，並延伸接觸該導電墊。
  9. 如請求項8所述之方法，其中該至少一晶片為複數個晶片。
  10. 如請求項9所述之方法，其中該等晶片之一為一感測晶片，其具有一感測元件位於該晶片之該第一表面之下。
  11. 如請求項9所述之方法，其中該等晶片之一為一運算晶片，其具有一運算元件。
  12. 如請求項8所述之方法，於層壓該保護層之前，更包含黏結該晶片之該第一表面至一載體基板。
  13. 如請求項12所述之方法，於形成導電層之後，更包含移除該載體基板。
  14. 如請求項8所述之方法，更包含連結該晶片之該第一表面至一透明基板。
  15. 如請求項14所述之方法，其中連結該晶片之該第一表面至該透明基板包含黏貼該晶片之該第一表面至位於該透明基板上之一圍堰結構。
  16. 如請求項14所述之方法，其中連結該晶片之該第一表面至該透明基板包含黏貼一部分的該晶片之該第一表面至位於該透明基板上之一圍堰結構，且連結另一部分的該晶片之該第一表面至一平板結構，再黏結該平板結構至該透明基板。
  17. 如請求項14所述之方法，於連結該晶片之該第一表面至該透明基板之前，更包含黏結該晶片之該第二表面至一載體基板。
  18. 如請求項17所述之方法，於層壓該保護層之前，更包含移除該載體基板。
  19. 如請求項8所述之方法，更包含形成一絕緣層於該晶片與該導電層之間。
  20. 如請求項8所述之方法，更包含形成一外部導電連結於該導電層之上且電性連接至該導電層。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101858952B1 (ko) * 2016-05-13 2018-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법
WO2018155195A1 (ja) * 2017-02-22 2018-08-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、及び、撮像装置の製造方法
CN111370331B (zh) * 2018-12-26 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN110127597A (zh) * 2019-06-14 2019-08-16 苏州敏芯微电子技术股份有限公司 背孔引线式压力传感器及其制备方法

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064555A (en) * 1997-02-25 2000-05-16 Czajkowski; David Radiation induced single event latchup protection and recovery of integrated circuits
JP3567094B2 (ja) * 1999-02-09 2004-09-15 株式会社日立製作所 回路内蔵型センサおよびそれを用いた圧力検出装置
US7180149B2 (en) * 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
JP3978198B2 (ja) * 2004-06-04 2007-09-19 松下電器産業株式会社 撮像装置
JP4271625B2 (ja) * 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法
US7223626B2 (en) * 2004-08-19 2007-05-29 Micron Technology, Inc. Spacers for packaged microelectronic imagers and methods of making and using spacers for wafer-level packaging of imagers
KR100794660B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 이미지 센서 패키지 및 그 제조 방법
US7528420B2 (en) * 2007-05-23 2009-05-05 Visera Technologies Company Limited Image sensing devices and methods for fabricating the same
TWI382477B (zh) * 2007-08-24 2013-01-11 Xintec Inc 電子元件的晶圓級封裝及其製造方法
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
JP5344336B2 (ja) * 2008-02-27 2013-11-20 株式会社ザイキューブ 半導体装置
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
TWI501359B (zh) * 2009-03-13 2015-09-21 Xintec Inc 電子元件封裝體及其形成方法
TWI505433B (zh) * 2009-10-01 2015-10-21 Xintec Inc 晶片封裝體及其製造方法
TWI470708B (zh) 2009-12-16 2015-01-21 Xintec Inc 電子元件封裝體及其製作方法
US8207615B2 (en) * 2010-01-20 2012-06-26 Bai-Yao Lou Chip package and method for fabricating the same
US9161448B2 (en) * 2010-03-29 2015-10-13 Semprius, Inc. Laser assisted transfer welding process
US8623689B2 (en) * 2010-07-07 2014-01-07 Ineffable Cellular Limited Liability Company Package process of backside illumination image sensor
DE102010042567B3 (de) * 2010-10-18 2012-03-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines Chip-Package und Chip-Package
US8723327B2 (en) * 2011-10-20 2014-05-13 Invensas Corporation Microelectronic package with stacked microelectronic units and method for manufacture thereof
CN103107153B (zh) * 2011-11-15 2016-04-06 精材科技股份有限公司 晶片封装体及其形成方法
US8872196B2 (en) * 2011-12-19 2014-10-28 Xintec Inc. Chip package
US8916980B2 (en) * 2012-02-16 2014-12-23 Omnivision Technologies, Inc. Pad and circuit layout for semiconductor devices
US8981511B2 (en) * 2012-02-29 2015-03-17 Semiconductor Components Industries, Llc Multi-chip package for imaging systems
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
US9324756B2 (en) * 2012-07-25 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. CIS chips and methods for forming the same
US8866250B2 (en) * 2012-09-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
EP2912426B1 (en) * 2012-10-25 2019-08-07 Robert Bosch GmbH Combined pressure and humidity sensor
TWI569428B (zh) 2013-01-10 2017-02-01 精材科技股份有限公司 影像感測晶片封裝體之製作方法
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US20150097286A1 (en) * 2013-04-12 2015-04-09 Xintec Inc. Chip package and method for fabricating the same
US9856136B2 (en) * 2013-06-05 2018-01-02 Intel Deutschland Gmbh Chip arrangement and method for manufacturing a chip arrangement
US9419156B2 (en) * 2013-08-30 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method for integration of heterogeneous integrated circuits
US20150255499A1 (en) * 2014-03-07 2015-09-10 Xintec Inc. Chip package and method of fabricating the same
US9443835B2 (en) * 2014-03-14 2016-09-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods for performing embedded wafer-level packaging (eWLP) and eWLP devices, packages and assemblies made by the methods
US9379081B2 (en) * 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same
US9634053B2 (en) * 2014-12-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor chip sidewall interconnection
US9812486B2 (en) * 2014-12-22 2017-11-07 Google Inc. Time-of-flight image sensor and light source driver having simulated distance capability
US9525002B2 (en) * 2015-01-05 2016-12-20 Stmicroelectronics Pte Ltd Image sensor device with sensing surface cavity and related methods
US9583462B2 (en) * 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application
US9484307B2 (en) * 2015-01-26 2016-11-01 Advanced Semiconductor Engineering, Inc. Fan-out wafer level packaging structure
US9704808B2 (en) * 2015-03-20 2017-07-11 Mediatek Inc. Semiconductor device and wafer level package including such semiconductor device
US10217724B2 (en) * 2015-03-30 2019-02-26 Mediatek Inc. Semiconductor package assembly with embedded IPD
TWI624039B (zh) * 2015-05-28 2018-05-11 精材科技股份有限公司 晶片封裝體及其製造方法
TW201644016A (zh) * 2015-06-08 2016-12-16 精材科技股份有限公司 晶片封裝體與其製備方法
CN107743652A (zh) * 2015-07-22 2018-02-27 英特尔公司 多层封装
TWI604570B (zh) * 2015-07-23 2017-11-01 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體及其製造方法
JP6699111B2 (ja) * 2015-08-18 2020-05-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
US10061057B2 (en) * 2015-08-21 2018-08-28 Stmicroelectronics (Research & Development) Limited Molded range and proximity sensor with optical resin lens
US10109663B2 (en) * 2015-09-10 2018-10-23 Xintec Inc. Chip package and method for forming the same
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
CN106558525A (zh) * 2015-09-25 2017-04-05 精材科技股份有限公司 晶片封装体及其制造方法
US9704825B2 (en) * 2015-09-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
CN106560929A (zh) * 2015-10-01 2017-04-12 精材科技股份有限公司 晶片尺寸等级的感测晶片封装体及其制造方法
US10049986B2 (en) * 2015-10-30 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of making the same
TWI595606B (zh) * 2015-11-23 2017-08-11 精材科技股份有限公司 晶片封裝體及其製造方法
TW201742200A (zh) * 2015-12-29 2017-12-01 精材科技股份有限公司 晶片封裝體及其製造方法
US10157943B2 (en) * 2016-01-22 2018-12-18 Omnivision Technologies, Inc. Trenched-bonding-dam device and manufacturing method for same
TWM520196U (zh) * 2016-01-27 2016-04-11 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體
US20170256496A1 (en) * 2016-03-01 2017-09-07 Xintec Inc. Chip package and method for forming the same
US20180114804A1 (en) * 2016-03-02 2018-04-26 Semiconductor Components Industries, Llc High reliability housing for a semiconductor package
US10186468B2 (en) * 2016-03-31 2019-01-22 Infineon Technologies Ag System and method for a transducer in an eWLB package
US9997464B2 (en) * 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US20180012853A1 (en) * 2016-07-08 2018-01-11 Xintec Inc. Chip package and manufacturing method thereof
US9818722B1 (en) * 2016-08-05 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for manufacturing thereof
US10424540B2 (en) * 2016-10-06 2019-09-24 Xintec Inc. Chip package and method for forming the same
CN108206195B (zh) * 2016-12-20 2020-08-25 精材科技股份有限公司 半导体结构的制作方法
TWI672779B (zh) * 2016-12-28 2019-09-21 曦威科技股份有限公司 指紋辨識裝置、使用其之行動裝置以及指紋辨識裝置的製造方法

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