TW201742280A - 電阻式記憶體元件及其製作方法與應用 - Google Patents

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Abstract

一種電阻式記憶體元件，包括：半導體基材、介電層、絕緣層以及金屬電極層。其中，半導體基材，具有一個上表面以及一個由上表面延伸進入半導體基材的凹室。介電層位於半導體基材之上，且具有一個貫穿開口對準此凹室。絕緣層位於貫穿開口和凹室之中。金屬電極層位於絕緣層之上，並且藉由絕緣層與半導體基材隔離。

Description

電阻式記憶體元件及其製作方法與應用
本揭露書是有關於一種非揮發性半導體(Non-Volatile Memory，NVM)元件及其製作方法與應用。特別是有關於一種電阻式記憶體(resistive memory) 元件及其製作方法與應用。
非揮發性記憶體元件，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。目前較被廣泛使用的是屬於採用電荷儲存式(charge trap)的電荷儲存式快閃(Charge Trap Flash，CTF)記憶體元件。然而，隨著記憶體元件的積集密度增加，元件關鍵尺寸(critical size)和間隔(pitch)縮小，電荷儲存式快閃記憶體元件面臨其物理極限，而無法動作。
電阻式記憶體元件，例如可變電阻式記憶體(Resistive random-access memory，ReRAM)元件，是利用記憶元件電阻的大小來作為資訊儲存狀態的判讀依據。其不論在元件密度(device density)、電力消耗、程式化/抹除速度或三維空間堆疊特性上，都優於快閃記憶體。因此，目前已成為倍受業界關注的記憶體元件之一。
典型的可變電阻式記憶體元件包括一個垂直堆疊的下金屬電極層/絕緣層/上金屬電極層(Metal-Insulator-Metal，MIM)堆疊結構，可用以實現立體交叉桿陣列結構(crossbar array configuration)的高密度儲存。為了增加金屬電極層與基材之間的結合，習知的可變電阻式記憶體元件，一般會先在基材上的內層介電層(Interlayer Dielectric，ILD)中形成一凹室，再於凹室底面與側壁形成一阻障層，例如氮化鈦(TiN)阻障層。再以金屬材料，例如鎢(W)，來填充此一凹室，形成下金屬電極層，之後以沉積、氧化和圖案化製程在下金屬電極層的頂部表面依序形成絕緣層(氧化金屬)層和金屬電極層。
另外，為了防止上金屬電極層和下金屬電極層因電性接觸而產生漏電問題，須要採用獨立的光罩蝕刻來對絕緣層和金屬電極層進行圖案化，以使絕緣層的尺寸大於下金屬電極層的尺寸。然而，此舉導致絕緣層和金屬電極層無法隨著可變電阻式記憶體元件中的其他構件，例如金屬內連線(metal connection)，的關鍵尺寸等比例地微縮。不利於可變電阻式記憶體元件微型化(minimization)。
因此，有需要提供一種先進的電阻式記憶體元件及其製作方法與應用，以改善習知技術所面臨的問題。
根據本說明書的一實施例提供一種電阻式記憶體元件，包括：半導體基材、介電層、金屬氧化層以及金屬電極層。其中，半導體基材具有一個上表面以及一個由上表面延伸進入半導體基材的凹室。介電層位於半導體基材之上表面上，且具有一個貫穿開口對準此凹室。金屬氧化層位於貫穿開口之一側壁和凹室之上。金屬電極層位於絕緣層之上，並且藉由金屬氧化層與半導體基材隔離。
根據本說明書的另一實施例提供一種可變電阻式記憶體元件，包括：半導體基材、閘極結構、汲極、源極、介電層、絕緣層以及金屬電極層。其中，半導體基材具有一個上表面。閘極結構位於此上表面之上。汲極位於半導體基材中，且鄰接閘極結構，並具有一個凹室，由此上表面延伸進入汲極中。源極位於半導體基材中，鄰接閘極結構，且與汲極隔離。介電層位於半導體基材之上表面上，且具有一個貫穿開口對準位於汲極的凹室。絕緣層位於貫穿開口之一側壁和凹室之上。金屬電極層位於絕緣層之上，並且藉由絕緣層與半導體基材隔離。
根據本說明書的又一實施例提供一種電阻式記憶體元件的製作方法，包括下述步驟：首先，提供一個包括閘極結構、第一摻雜區和第二摻雜區的半導體基材。其中，閘極結構位於半導體基材的一個上表面上方。第一摻雜區和第二摻雜區位於半導體基材中，並鄰接閘極結構，且彼此相互隔離。之後，形成一介電層覆蓋於第一摻雜區和第二摻雜區之上。並進行第一蝕刻製程，藉以於介電層中以形成一個第一貫穿開口，將一部分第一摻雜區暴露於外，且形成一個凹室由半導體基材上表面延伸進入第一摻雜區中。接著，依序於第一貫穿開口和凹室之中形成絕緣層以及金屬電極層，且藉由絕緣層使金屬電極層與第一摻雜區隔離。再進行第二蝕刻製程，於介電層中以形成第二貫穿開口，將一部分第二摻雜區暴露於外；並於第二貫穿開口中形成介層插塞，與第二摻雜區電性接觸。
根據上述實施例，本說明書是在提供一種電阻式記憶體元件及其製作方法與應用。其係在半導體基材上表面形成具有貫穿開口的內層介電層，將一部分的半導體基材暴露出來，並於暴露於外之上表面上形成凹室向下延伸進入半導體基材中。再藉由沉積製程在貫穿開口和凹室中依序形成自對準的絕緣層和金屬電極層，以構成包含有下方半導體電極層(半導體基材)/絕緣層/上方金屬電極層 (Metal-Insulator-Semiconductor，MIS)之垂直堆疊結構的記憶胞。
由於，形成自對準的絕緣層/上方金屬電極層堆疊結構並不需要額外的光罩蝕刻製程。因此，記憶胞可與製作其他電路元件之半導體製程的關鍵尺寸等比例微縮，有利於電阻式記憶體元件的微型化。另外，由於絕緣層沿著凹室延伸進入下方半導體電極層之中，藉由隅角效應(corner effect)可增進記憶胞的寫入/抹除速度，大幅提升電阻式記憶體元件的操作效率。
本說明書的實施例提供一種電阻式記憶體元件及其製作方法與應用，可解決習知電阻式記憶體元件不易微型化的問題，並提升電阻式記憶體元件的操作效率。為了對上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數靜電放電保護裝置及其應用方法與元件作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1A圖至第1I圖，第1A圖至第1I圖係根據本說明書的一實施例所繪示之製作電阻式記憶體元件100的一系列製程結構剖面圖。在本說明書的一些實施例之中，電阻式記憶體元件100可以是一種可變電阻式記憶體元件。製作電阻式記憶體元件100的方法包括下述步驟：
首先提供一個半導體基材101。在本說明書的一些實施例之中，半導體基材101可以是一種無摻雜多晶矽結構、摻雜(例如n型或p型摻雜)多晶矽結構或任何包含適合的半導體材質，例如結晶態之鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘；金屬矽化物(silicide)，例如矽化鎢(WSi)、矽化鈷(CoSi)、矽化鈦(TiSi)或矽化鎳(NiSi)；或上述之組合所構成的半導體材質。在本實施例中，半導體基材101可以是一種無摻雜多晶矽晶圓。
接著，在半導體基材101的上表面101a上形成閘極結構102。並在半導體基材101的上表面101a進行至少一次的離子植入製程，藉以形成第一摻雜區103和第二摻雜區104向下延伸進入半導體基材101之中，使第一摻雜區103和第二摻雜區104分別鄰接閘極結構102，且彼此相互隔離(如第1A圖所繪示)。
在本實施例之中，閘極結構102包括依序堆疊的閘介電層102a、閘電極層102b和閘金屬矽化物層102c以及形成於閘介電層102a、閘電極層102b和閘金屬矽化物層102c之堆疊結構側邊的間隙壁(spacer) 102d。第一摻雜區103和第二摻雜區104具有n型電性，且鄰接閘極結構102。閘極結構102、摻雜區103和第二摻雜區104可構成一個電晶體105。其中，第一摻雜區103和第二摻雜區104可以分別用來作為電晶體105的汲極和源極。
在本說明書的一些實施例之中，在形成第一摻雜區103和第二摻雜區104之前，更包括藉由離子植入製程，以閘極結構102為罩幕，在半導體基材101之中形成輕摻雜汲極區(Lightly-Doped Drain，LDD)103a和104a。在本實施例之中，輕摻雜汲極區103a和104a，分別位於閘極結構102與第一摻雜區103和第二摻雜區104之間。
之後，於半導體基材101的上表面101a形成一介電層106，覆蓋閘極結構102、第一摻雜區103和第二摻雜區104之上；再對介電層106進行第一蝕刻製程107，於介電層106中以形成一個第一貫穿開口108，將一部分第一摻雜區103暴露於外；並且藉由第一蝕刻製程107的過蝕(over etch)作用在半導體基材101中形成凹室109，由半導體基材101中的上表面101a延伸進入第一摻雜區103中(如第1B圖所繪示)。
在本說明書的一些實施例之中，介電層106可以是藉由沉積製程，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，或其他合適的製程製作而成的內層介電層。構成介電層106的材料可以是矽氧化物(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳氧化矽(silicon-oxycarbide)或上述之任意組合或其他合適的介電材料。
在本說明書的一些實施例之中，第一蝕刻製程107可以是一種以半導體基材101為蝕刻停止層的乾式蝕刻製程，例如反應性離子蝕刻法(Reactive Ion Etch，RIE)。由於，凹室109和第一貫穿開口108皆係藉由第一蝕刻製程107所形成，因此凹室109係對準第一貫穿開口108。凹室109的深度D1，由半導體基材101的上表面101a起算至凹室109的底面109b，實質係介於5奈米(nm)至15奈米之間。另外值得注意的是，凹室109的深度D1並未延伸超過第一摻雜區103的寬度以及摻雜深度。換言之，凹室109被第一摻雜區103所圍繞。
在形成第一貫穿開口108和凹室109之後，於第一貫穿開口108和凹室109之中形成絕緣層110(如第1C圖所繪示)。絕緣層110的形成包括下述步驟，藉由沉積製程，例如低壓化學氣相沉積製程製，先在介電層106、第一貫穿開口108的側壁108a、凹室109的底面109b和凹室109的側壁109a上形成厚度範圍實質介於5奈米至10奈米之間的金屬層(未繪示)；再藉由電漿氧化(plasma oxidation)製程112，對此金屬層進行氧化以形成金屬氧化層110a。
在本說明書的一些實施例中，電漿氧化製程112係利用氧原子電漿來進行。所施加的偏壓實質介於10V至50V之間；射頻電源實質介於100W至300W之間；操作時間實質介於5秒至30之間。金屬氧化層110a的材質可以是二氧化鉿(HfO2)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氧化鉭(Ta2O5)、三氧化鎢(WO3)、矽鎢氧化物(WSiO)或上述之任意組合。
當電漿氧化製程112的偏壓實質高於100V偏壓時，會將用來定義凹室109的一部分第一摻雜區103加以氧化，進而在凹室109的側壁109a和凹室109底面109b上形成一半導體氧化層110b，並與第一摻雜區103和金屬氧化層110a連接。其中，金屬氧化層110a和半導體氧化層110b構成絕緣層110。在本實施例中，電漿氧化製程112所採用的偏壓實質介於100V至180V之間；射頻電源實質介於300W至600W之間；操作時間實質介於60秒至240之間。
接著，藉由沉積製程，例如低壓化學氣相沉積製程製，於絕緣層110上形成金屬電極層113，並填充第一貫穿開口108和凹室109，且藉由絕緣層110使金屬電極層113與第一摻雜區103隔離(如第1D圖所繪示)。在本說明書的一些實施例中，構成金屬電極層113的材料可以是銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鎢(W)、鉑(Pt)、鈦(Ti)、上述之合金或其他可能的金屬。在本實施例之中，構成金屬電極層113的材質為鎢。
另外，在形成金屬電極層113之前，可以選擇性地在絕緣層110上形成一阻障層114。阻障層114亦可藉由沉積製程，例如低壓化學氣相沉積製程製作而成。在本實施例之中，構成阻障層114的材質可以包括氮化鈦(TiN)，且阻障層114位於絕緣層110和金屬電極層113之間。
之後，以介電層106為停止層進行平坦化製程116，例如化學機械研磨(Chemical-Mechanical Planarization，CMP)，移除位於介電層106上的一部分絕緣層110、一部分阻障層114和一部分金屬電極層113。使第一摻雜區103以及餘留下來的一部分絕緣層110、阻障層114、和金屬電極層113構成包含有下方半導體電極層/絕緣層/上金屬電極層之垂直堆疊結構的記憶胞117(如第1E圖所繪示)。
形成記憶胞117之後，再進行第二蝕刻製程118，以於介電層106中形成第二貫穿開口119，將一部分第二摻雜區104暴露於外(如第1F圖所繪示)。在本說明書的一些實施例中，第二蝕刻製程118也可以是一種以半導體基材101為蝕刻停止層的乾式蝕刻製程，例如反應性離子蝕刻法。且也可以藉由過蝕作用在第二摻雜區104中形成凹室120。在本實施例之中，凹室120的深度D2，由半導體基材101的上表面101a起算至凹室120底部，實質介於10奈米至25奈米之間。且凹室120的深度D2並未延伸超過第二摻雜區104的摻雜深度。
形成第二貫穿開口119和凹室120之後，於第二貫穿開口119和凹室120中形成介層插塞121，與第二摻雜區104電性接觸(如第1G圖所繪示)。介層插塞121的形成包括下述步驟：首先，藉由沉積製程，例如低壓化學氣相沉積製程製，於介電層中106和記憶胞117上形成金屬材料層(未繪示)，並填充第二貫穿開口119和凹室120。再以介電層106為停止層進行平坦化製程，例如化學機械研磨，移除一部分金屬材料層，將位於第二貫穿開口119和凹室120中的一部分金屬材料層餘留下來。構成介層插塞121的材料可以與構成金屬電極層113的材料相同或不同。在本實施例之中，構成介層插塞121的材質為鎢。
後續，進行一連串後段製程(back-end processes)(未繪示)，形成多條金屬內連線122分別與介層插塞121及金屬電極層113電性連接，完成如第1H圖所繪示的電阻式記憶體元件100。
由於，具有下方半導體電極層/絕緣層(氧化層)/上金屬電極層之垂直堆疊結構的記憶胞117係藉由沉積製程和平坦化步驟形成於第一貫穿開口108和凹室109之中，並不需要另外使用光罩或蝕刻製程，可與其他電路元件，例如金屬內連線122，的半導體製程關鍵尺寸作等比例的微縮，有助於電阻式記憶體元件100件的微型化。
另外，由於絕緣層110係毯覆於凹室109中，會在凹室109底面109b和凹室109側壁109a交界的轉角處形成一個鳥嘴狀(bird break)的隅角結構。當對記憶胞117施加電壓以進行寫入/抹除操作時，隅角的尖銳幾何結構可提升局部區域的電場，增進電子的穿隧效率，進而加快記憶胞117的寫入/抹除操作，大幅提升電阻式記憶體元件100的操作效率。
例如，在本說明書的一實施例中，電阻式記憶體元件100的寫入/抹除速度可以實質小於等於50奈秒(≦ 50ns)，明顯快於目前已知的電阻式記憶體元件的寫入/抹除速度。
第2A圖至第2H圖係根據本說明書的另一實施例所繪示之製作電阻式記憶體元件200的一系列製程結構剖面圖。作電阻式記憶體元件200的方法包括下述步驟：
首先提供一個半導體基材201。在本說明書的一些實施例之中，半導體基材201可以是一種無摻雜多晶矽結構、摻雜(例如n型或p型摻雜)多晶矽結構或任何包含適合的半導體材質，例如結晶態之鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘；金屬矽化物，例如矽化鎢、矽化鈷、矽化鈦或矽化鎳；或上述之組合所構成的半導體材質。在本實施例中，半導體基材201可以是一種無摻雜多晶矽晶圓。
接著，在半導體基材201的上表面201a上形成閘極結構202。並以離子植入製程形成第一摻雜區203和第二摻雜區204，由上表面201a向下延伸進入半導體基材201中，使第一摻雜區203和第二摻雜區204分別鄰接閘極結構202，且彼此相互隔離(如第2A圖所繪示)。
在本實施例之中，閘極結構202包括依序堆疊的閘介電層202a和閘電極層202b以及形成於閘介電層202a和閘電極層202b之構側邊的間隙壁202c。第一摻雜區203和第二摻雜區204具有n型電性，且鄰接閘極結構202。閘極結構202、摻雜區203和第二摻雜區204可構成一個電晶體205。其中，第一摻雜區203和第二摻雜區204可以分別用來作為電晶體205的汲極和源極。
之後，形成一個圖案化介電保護層覆蓋223覆蓋於第一摻雜區203上，並於閘極結構202和第二摻雜區204上形成圖案化金屬矽化物層224 (如第2B圖所繪示)。在本說明書的一些實施例中，圖案化介電保護層覆蓋223的形成包括下述步驟：藉由沉積製程，例如低壓化學氣相沉積製程製，先在半導體基材201的上表面201a上形成電阻保護氧化層(Resist protective Oxide，RPO)覆蓋閘極結構202、第一摻雜區203和第二摻雜區204。再以蝕刻製程移除位於第二摻雜區204和閘極結構202上方的一部分電阻保護氧化層。
圖案化金屬矽化物層224的形成包括下述步驟：藉由沉積製程，例如低壓化學氣相沉積製程製，先在圖案化介電保護層覆蓋223、閘極結構202和第二摻雜區204上形成金屬材料層(未繪示)。其中，金屬材料可以包括鎢、鈷、鈦、鎳或上述之組合。之後，對金屬材料層進行快速熱退火(Rapid Thermal Anneal，RTA)製程，使位於閘極結構202和第二摻雜區104上的一部分金屬材料層進行金屬矽化反應。再移除剩餘的金屬材料。
之後，於半導體基材201的上表面201a形成一介電層206，覆蓋閘極結構202、第二摻雜區204和圖案化介電保護層覆蓋223 (如第2C圖所繪示)。在本說明書的一些實施例之中，介電層206可以是藉由沉積製程，例如低壓化學氣相沉積製程，或其他合適的製程製作而成的內層介電層。構成介電層206的材料可以是矽氧化物、氮化矽、氮氧化矽、碳氧化矽或上述之任意組合或其他合適的介電材料。
再對介電層206進行第一蝕刻製程207，形成一個第一貫穿開口208穿過介電層206和圖案化介電保護層覆蓋223，將一部分第一摻雜區203暴露於外。並且藉由第一蝕刻製程207的過蝕作用在半導體基材201中形成凹室209，由半導體基材201的上表面201a延伸進入第一摻雜區203中(如第2D圖所繪示)。
在本說明書的一些實施例之中，第一蝕刻製程207可以是一種以半導體基材201為蝕刻停止層的乾式蝕刻製程，例如反應性離子蝕刻法。由於，凹室209和第一貫穿開口208皆係藉由第一蝕刻製程207所形成，因此凹室209係對準第一貫穿開口108。凹室209的深度D1，由半導體基材201的上表面201a起算至凹室209的底面209b，實質係介於5奈米至15奈米之間。另外值得注意的是，凹室209的深度D1並未延伸超過第一摻雜區203的寬度以及摻雜深度。換言之，凹室209被第一摻雜區203所圍繞。
在形成第一貫穿開口208和凹室209之後，於第一貫穿開口208和凹室209之中形成絕緣層210(如第2E圖所繪示)。絕緣層210的形成包括下述步驟，藉由沉積製程，例如低壓化學氣相沉積製程製，先在介電層206、第一貫穿開口208的側壁208a、凹室209的側壁209a和凹室209的底面209b上形成厚度範圍實質介於5奈米至10奈米之間的金屬層(未繪示)；再藉由電漿氧化製程212，對此金屬層進行氧化以形成金屬氧化層210a。
在本說明書的一些實施例中，電漿氧化製程212係係利用氧原子電漿來進行。所施加的偏壓實質介於10V至50V之間；射頻電源實質介於100W至300W之間；操作時間實質介於5秒至30之間。金屬氧化層210a的材質可以是二氧化鉿、氧化鈦、氮氧化鈦、氧化鉭、三氧化鎢、矽鎢氧化物或上述之任意組合。
當電漿氧化製程212的偏壓實質高於100V偏壓時，會將用來定義凹室209的一部分第一摻雜區203加以氧化，進而在凹室209的側壁209a和凹室209底面209b上形成一半導體氧化層210b，並與第一摻雜區203和金屬氧化層210a連接。其中，金屬氧化層210a和半導體氧化層210b構成絕緣層210。在本實施例中，電漿氧化製程212所採用的偏壓實質介於100V至180V之間；射頻電源實質介於300W至600W之間；操作時間實質介於60秒至240之間。
接著，藉由沉積製程，例如低壓化學氣相沉積製程製，於絕緣層210上形成金屬電極層213，並填充第一貫穿開口208和凹室209，且藉由絕緣層210使金屬電極層213與第一摻雜區203隔離(如第2F圖所繪示)。在本說明書的一些實施例中，構成金屬電極層213的材料可以是銅、鋁、金、銀、鎢、鉑、鈦、上述之合金或其他可能的金屬。在本實施例之中，構成金屬電極層213的材質為鎢。
另外，形成金屬電極層213之前，可以選擇性地在絕緣層210上形成一阻障層214。阻障層214亦可藉由沉積製程，例如低壓化學氣相沉積製程製作而成。在本實施例之中，構成阻障層214的材質可以包括氮化鈦，且阻障層214位於絕緣層210和金屬電極層213之間。
之後，以介電層206為停止層進行平坦化製程216，例如化學機械研磨，移除位於介電層206上的一部分絕緣層210、一部分阻障層214和一部分金屬電極層213。使第一摻雜區203以及餘留下來的一部分絕緣層210、阻障層214、和金屬電極層213構成包含有下方半導體電極層/絕緣層/上金屬電極層之垂直堆疊結構的記憶胞217 (如第2G圖所繪示)。
接著，再進行第二蝕刻製程，以於介電層206中形成第二貫穿開口219，將一部分第二摻雜區204暴露於外；並藉由第二蝕刻製程的過蝕作用，在第二摻雜區204中形成凹室220。之後，於第二貫穿開口219中形成介層插塞221，與第二摻雜區204電性接觸。後續，再進行一連串後段製程(未繪示)，形成多條金屬內連線222分別與介層插塞221及金屬電極層213電性連接，完成如第2H圖所繪示的電阻式記憶體元件200。由於形成介層插塞221和金屬內連線222的製作流程和材質與第1G圖至1H圖所述者相同，故而不在此贅述。
由於，具有下方半導體電極層/絕緣層(氧化層)/上金屬電極層之垂直堆疊結構的記憶胞217係藉由沉積製程和平坦化步驟形成於第一貫穿開口208和凹室209之中，並不需要另外使用光罩或蝕刻製程，可與其他電路元件，例如金屬內連線222，的半導體製程關鍵尺寸作等比例的微縮，有助於電阻式記憶體元件200件的微型化。
另外，由於絕緣層210係毯覆於凹室209中，會在凹室209底面209b和凹室209側壁209a交界的轉角處形成一個鳥嘴狀的隅角結構。當對記憶胞217施加電壓以進行寫入/抹除操作時，隅角的尖銳幾何結構可提升局部區域的電場，增進電子的穿隧效率，進而加快記憶胞217的寫入/抹除操作，大幅提升電阻式記憶體元件200的操作效率。
根據上述實施例，本說明書是在提供一種電阻式記憶體元件及其製作方法與應用。其係在半導體基材上表面形成具有貫穿開口的內層介電層，將一部分的半導體基材暴露出來，並於暴露於外之上表面上形成凹室向下延伸進入半導體基材中。再藉由沉積製程在貫穿開口和凹室中依序形成自對準的絕緣層和金屬電極層，以構成包含有下方半導體電極層(半導體基材)/絕緣層/上金屬電極層之垂直堆疊結構的記憶胞。
由於，形成自對準的絕緣層/上方金屬電極層堆疊結構並不需要額外的光罩蝕刻製程。因此，電阻式記憶體元件的記憶胞的尺寸可與製作其他電路元件之半導體製程的關鍵尺寸等比例微縮，有利於電阻式記憶體元件的微型化。另外，由於絕緣層沿著凹室延伸進入下方半導體電極層之中，藉由隅角效應可增進記憶胞的寫入/抹除速度，大幅提升電阻式記憶體元件的操作效率。
雖然本說明書已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式記憶體元件 101‧‧‧半導體基材 101a‧‧‧半導體基材的上表面 102‧‧‧閘極結構 102a‧‧‧閘介電層 102b‧‧‧閘電極層 102c‧‧‧閘金屬矽化物層 102d‧‧‧間隙壁 103‧‧‧第一摻雜區 103a‧‧‧輕摻雜汲極區 104‧‧‧第二摻雜區 104a‧‧‧輕摻雜汲極區 105‧‧‧電晶體 107‧‧‧第一蝕刻製程 106‧‧‧介電層 108‧‧‧第一貫穿開口 108a‧‧‧第一貫穿開口的側壁 109‧‧‧凹室 109b‧‧‧凹室底面 109a‧‧‧凹室的側壁 110‧‧‧絕緣層 110a‧‧‧金屬氧化層 110b‧‧‧半導體氧化層 112‧‧‧電漿氧化製程 113‧‧‧金屬電極層 114‧‧‧阻障層 116‧‧‧平坦化製程 117‧‧‧記憶胞 118‧‧‧第二蝕刻製程 119‧‧‧第二貫穿開口 120‧‧‧凹室 121‧‧‧介層插塞 122‧‧‧金屬內連線 200‧‧‧電阻式記憶體元件 201‧‧‧半導體基材 201a‧‧‧半導體基材的上表面 202‧‧‧閘極結構 202a‧‧‧閘介電層 202b‧‧‧閘電極層 202c‧‧‧間隙壁 203‧‧‧第一摻雜區 203a‧‧‧輕摻雜汲極區 204‧‧‧第二摻雜區 204a‧‧‧輕摻雜汲極區 205‧‧‧電晶體 207‧‧‧第一蝕刻製程 206‧‧‧介電層 208‧‧‧第一貫穿開口 209‧‧‧凹室 209b‧‧‧凹室底面 209a‧‧‧凹室的側壁 210‧‧‧絕緣層 210a‧‧‧金屬氧化層 210b‧‧‧半導體氧化層 211‧‧‧快速熱退火製程 212‧‧‧電漿氧化製程 213‧‧‧金屬電極層 214‧‧‧阻障層 216‧‧‧平坦化製程 217‧‧‧記憶胞 219‧‧‧第二貫穿開口 220‧‧‧凹室 221‧‧‧介層插塞 222‧‧‧金屬內連線 223‧‧‧圖案化介電保護層覆蓋 224‧‧‧圖案化金屬矽化物層 D1‧‧‧凹室的深度 D2‧‧‧凹室的深度
為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下: 第1A圖至第1H圖係根據本說明書的一實施例所繪示之製作電阻式記憶體元件的一系列製程結構剖面圖；以及 第2A圖至第2H圖係根據本說明書的另一實施例所繪示之製作電阻式記憶體元件的一系列製程結構剖面圖。
100‧‧‧電阻式記憶體元件
101‧‧‧半導體基材
101a‧‧‧半導體基材的上表面
102‧‧‧閘極結構
102a‧‧‧閘介電層
102b‧‧‧閘電極層
102c‧‧‧閘金屬矽化物層
102d‧‧‧間隙壁
103‧‧‧第一摻雜區
103a‧‧‧輕摻雜汲極區
104‧‧‧第二摻雜區
104a‧‧‧輕摻雜汲極區
105‧‧‧電晶體
106‧‧‧介電層
108‧‧‧第一貫穿開口
109‧‧‧凹室
110‧‧‧絕緣層
110a‧‧‧金屬氧化層
110b‧‧‧半導體氧化層
113‧‧‧金屬電極層
114‧‧‧阻障層
117‧‧‧記憶胞
119‧‧‧第二貫穿開口
121‧‧‧介層插塞
122‧‧‧金屬內連線

Claims (10)

  1. 一種電阻式記憶體(resistive memory)元件，包括： 一半導體基材，具有一上表面以及一凹室由該上表面延伸進入該半導體基材； 一介電層，位於該上表面之上，且具有一貫穿開口對準該凹室； 一金屬氧化層，位於該貫穿開口之一側壁和該凹室之上；以及 一金屬電極層，位於該金屬氧化層上，且藉由該金屬氧化層與該半導體基材隔離。
  2. 如申請專利範圍第1項所述之電阻式記憶體元件，其中該凹室具有一深度，由該上表面起算至一底部，實質介於5奈米(nm)至15奈米之間。
  3. 如申請專利範圍第1項所述之電阻式記憶體元件，更包括： 一半導體氧化層，位於該凹室之一側壁和一底面之上，並與該金屬氧化層連接。
  4. 如申請專利範圍第1項所述之電阻式記憶體元件，更包括一阻障層位於該金屬氧化層和該金屬電極層之間。
  5. 一種可變電阻式記憶體(Resistive random-access memory，ReRAM)元件，包括： 一半導體基材，具有一上表面； 一閘極結構，位於該上表面之上； 一汲極，位於該半導體基材中，且鄰接該閘極結構，並具有一凹室，由該上表面延伸進入該汲極中； 一源極，位於該半導體基材中，鄰接該閘極結構，且與該汲極隔離； 一介電層，位於該上表面之上，且具有一貫穿開口對準位於該汲極之該凹室； 一絕緣層，位於該貫穿開口之一側壁和該凹室之上； 一金屬電極層，位於該絕緣層上，且藉由該絕緣層與該汲極隔離。
  6. 如申請專利範圍第5項所述之可變電阻式記憶體元件，該絕緣層接包括： 一金屬氧化層，位於該貫穿開口之至少一側壁上；以及 一半導體氧化層，位於該凹室之一側壁和一底面上，並與該金屬氧化層接觸。
  7. 如申請專利範圍第5項所述之可變電阻式記憶體元件，更包括： 一圖案化金屬矽化物層，覆蓋於該閘極結構和該源極； 一圖案化介電保護層，位於該介電層和該汲極之間，且容許該貫穿開口穿過其中；以及 一介層插塞，貫穿該介電層，且與位於該源極上的一部分該金屬矽化物層接觸。
  8. 一種電阻式記憶體元件的製作方法，包括： 提供一半導體基材，包括一閘極結構、一第一摻雜區一和一第二摻雜區；其中，該閘極結構位於該半導體基材的一上表面之上；該第一摻雜區和該第二摻雜區，位於該半導體基材之中，鄰接該閘極結構，且彼此相互隔離； 形成一介電層，覆蓋於該第一摻雜區和該第二摻雜區之上； 進行一第一蝕刻製程，於該介電層中以形成一第一貫穿開口，將一部分該第一摻雜區暴露於外，並且形成一凹室，由該上表面延伸進入該第一摻雜區； 於該第一貫穿開口和該凹室之中形成一絕緣層； 於該絕緣層上形成一金屬電極層，且藉由該絕緣層使該金屬電極層與該第一摻雜區隔離； 進行一第二蝕刻製程，於該介電層中以形成一第二貫穿開口，將一部分該第二摻雜區暴露於外；以及 於該第二貫穿開口中形成一介層插塞，與該第二摻雜區電性接觸。
  9. 如申請專利範圍第8項所述之電阻式記憶體元件的製作方法，在形成該介電層之前更包括： 形成一圖案化介電保護層覆蓋於該第一摻雜區上；以及 形成一圖案化金屬矽化物層，覆蓋於該閘極結構和該第二摻雜區上。
  10. 如申請專利範圍第8項所述之電阻式記憶體元件的製作方法，其中形成該絕緣層的步驟包括： 進行一電漿氧化(plasma oxidation)製程，於該貫穿開口之至少一側壁上形成一金屬氧化層；以及 於該凹室之一側壁和一底面上形成一半導體氧化層，分別連接該第一摻雜區和該金屬氧化層。
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