CN107452875A - 电阻式存储器元件及其制作方法与应用 - Google Patents

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Abstract

本发明公开了一种电阻式存储器元件及其制作方法与应用，该电阻式存储器元件包括半导体基材、介电层、绝缘层以及金属电极层。其中，半导体基材，具有一个上表面以及一个由上表面延伸进入半导体基材的凹室。介电层位于半导体基材之上，且具有一个贯穿开口对准此凹室。绝缘层位于贯穿开口和凹室之中。金属电极层位于绝缘层之上，并且通过绝缘层与半导体基材隔离。

Description

电阻式存储器元件及其制作方法与应用
技术领域
本发明是有关于一种非易失性半导体(Non-Volatile Memory，NVM)元件及其制作方法与应用。特别是有关于一种电阻式存储器(resistive memory)元件及其制作方法与应用。
背景技术
非易失性存储器元件，具有在移除电源时亦不丢失储存于存储单元中的信息的特性。目前较被广泛使用的是属于采用电荷储存式(charge trap)的电荷储存式快闪(ChargeTrap Flash，CTF)存储器元件。然而，随着存储器元件的集成密度增加，元件关键尺寸(critical size)和间隔(pitch)缩小，电荷储存式闪存元件面临其物理极限，而无法动作。
电阻式存储器元件，例如可变电阻式存储器(Resistive random-access memory，ReRAM)元件，是利用存储元件电阻的大小来作为信息储存状态的判读依据。其不论在元件密度(device density)、电力消耗、程序化/擦除速度或三维空间叠层特性上，都优于闪存。因此，目前已成为倍受业界关注的存储器元件之一。
典型的可变电阻式存储器元件包括一个垂直叠层的下金属电极层/绝缘层/上金属电极层(Metal-Insulator-Metal，MIM)叠层结构，可用以实现立体交叉杆阵列结构(crossbar array configuration)的高密度储存。为了增加金属电极层与基材之间的结合，已知的可变电阻式存储器元件，一般会先在基材上的内层介电层(InterlayerDielectric，ILD)中形成一凹室，再于凹室底面与侧壁形成一势垒层，例如氮化钛(TiN)势垒层。再以金属材料，例如钨(W)，来填充此一凹室，形成下金属电极层，之后以沉积、氧化和图案化工艺在下金属电极层的顶部表面依序形成绝缘层(氧化金属)层和金属电极层。
另外，为了防止上金属电极层和下金属电极层因电性接触而产生漏电问题，须要采用独立的掩模刻蚀来对绝缘层和金属电极层进行图案化，以使绝缘层的尺寸大于下金属电极层的尺寸。然而，此举导致绝缘层和金属电极层无法随着可变电阻式存储器元件中的其他构件，例如金属内联机(metal connection)，的关键尺寸等比例地微缩。不利于可变电阻式存储器元件微型化(minimization)。
因此，有需要提供一种先进的电阻式存储器元件及其制作方法与应用，以改善已知技术所面临的问题。
发明内容
根据本发明的一实施例提供一种电阻式存储器元件，包括：半导体基材、介电层、金属氧化层以及金属电极层。其中，半导体基材具有一个上表面以及一个由上表面延伸进入半导体基材的凹室。介电层位于半导体基材之上表面上，且具有一个贯穿开口对准此凹室。金属氧化层位于贯穿开口的一侧壁和凹室之上。金属电极层位于绝缘层之上，并且通过金属氧化层与半导体基材隔离。
根据本发明的另一实施例提供一种可变电阻式存储器元件，包括：半导体基材、栅极结构、漏极、源极、介电层、绝缘层以及金属电极层。其中，半导体基材具有一个上表面。栅极结构位于此上表面之上。漏极位于半导体基材中，且邻接栅极结构，并具有一个凹室，由此上表面延伸进入漏极中。源极位于半导体基材中，邻接栅极结构，且与漏极隔离。介电层位于半导体基材之上表面上，且具有一个贯穿开口对准位于漏极的凹室。绝缘层位于贯穿开口的一侧壁和凹室之上。金属电极层位于绝缘层之上，并且通过绝缘层与半导体基材隔离。
根据本发明的又一实施例提供一种电阻式存储器元件的制作方法，包括下述步骤：首先，提供一个包括栅极结构、第一掺杂区和第二掺杂区的半导体基材。其中，栅极结构位于半导体基材的一个上表面上方。第一掺杂区和第二掺杂区位于半导体基材中，并邻接栅极结构，且彼此相互隔离。之后，形成一介电层覆盖于第一掺杂区和第二掺杂区之上。并进行第一刻蚀工艺，藉以于介电层中以形成一个第一贯穿开口，将一部分第一掺杂区暴露于外，且形成一个凹室由半导体基材上表面延伸进入第一掺杂区中。接着，依序于第一贯穿开口和凹室之中形成绝缘层以及金属电极层，且通过绝缘层使金属电极层与第一掺杂区隔离。再进行第二刻蚀工艺，于介电层中以形成第二贯穿开口，将一部分第二掺杂区暴露于外；并于第二贯穿开口中形成介层插塞，与第二掺杂区电性接触。
根据上述实施例，本发明是在提供一种电阻式存储器元件及其制作方法与应用。其系在半导体基材上表面形成具有贯穿开口的内层介电层，将一部分的半导体基材暴露出来，并于暴露于外的上表面上形成凹室向下延伸进入半导体基材中。再通过沉积工艺在贯穿开口和凹室中依序形成自对准的绝缘层和金属电极层，以构成包含有下方半导体电极层(半导体基材)/绝缘层/上方金属电极层(Metal-Insulator-Semiconductor，MIS)的垂直叠层结构的存储单元。
由于，形成自对准的绝缘层/上方金属电极层叠层结构并不需要额外的掩模刻蚀工艺。因此，存储单元可与制作其他电路元件的半导体工艺的关键尺寸等比例微缩，有利于电阻式存储器元件的微型化。另外，由于绝缘层沿着凹室延伸进入下方半导体电极层之中，通过隅角效应(corner effect)可增进存储单元的写入/擦除速度，大幅提升电阻式存储器元件的操作效率。
附图说明
为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：
图1A至图1H是根据本发明的一实施例所绘示的制作电阻式存储器元件的一系列工艺结构剖面图；以及
图2A至图2H是根据本发明的另一实施例所绘示的制作电阻式存储器元件的一系列工艺结构剖面图。
【符号说明】
100：电阻式存储器元件 101：半导体基材
101a：半导体基材的上表面 102：栅极结构
102a：栅介电层 102b：栅电极层
102c：栅金属硅化物层 102d：间隙壁
103：第一掺杂区 103a：轻掺杂漏极区
104：第二掺杂区 104a：轻掺杂漏极区
105：晶体管 107：第一刻蚀工艺
106：介电层 108：第一贯穿开口
108a；第一贯穿开口的侧壁 109：凹室
109b：凹室底面 109a：凹室的侧壁
110：绝缘层
110a：金属氧化层 110b：半导体氧化层
112：等离子体氧化工艺 113：金属电极层
114：势垒层 116：平坦化工艺
117：存储单元 118：第二刻蚀工艺
119：第二贯穿开口 120：凹室
121：介层插塞 122：金属内联机
200：电阻式存储器元件
201：半导体基材
201a：半导体基材的上表面
202：栅极结构 202a：栅介电层
202b：栅电极层 202c：间隙壁
203：第一掺杂区 203a：轻掺杂漏极区
204：第二掺杂区 204a：轻掺杂漏极区
205：晶体管 207：第一刻蚀工艺
206：介电层 208：第一贯穿开口
209：凹室 209b：凹室底面
209a：凹室的侧壁 210：绝缘层
210a：金属氧化层 210b：半导体氧化层
211：快速热退火工艺 212：等离子体氧化工艺
213：金属电极层 214：势垒层
216：平坦化工艺 217：存储单元
219：第二贯穿开口 220：凹室
221：介层插塞 222：金属内联机
223：图案化介电保护层覆盖
224：图案化金属硅化物层
D1：凹室的深度 D2：凹室的深度
具体实施方式
本发明的实施例提供一种电阻式存储器元件及其制作方法与应用，可解决已知电阻式存储器元件不易微型化的问题，并提升电阻式存储器元件的操作效率。为了对上述实施例及其他目的、特征和优点能更明显易懂，下文特举数静电放电保护装置及其应用方法与元件作为较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1H，图1A至图1H是根据本发明的一实施例所绘示的制作电阻式存储器元件100的一系列工艺结构剖面图。在本发明的一些实施例之中，电阻式存储器元件100可以是一种可变电阻式存储器元件。制作电阻式存储器元件100的方法包括下述步骤：
首先提供一个半导体基材101。在本发明的一些实施例之中，半导体基材101可以是一种无掺杂多晶硅结构、掺杂(例如n型或p型掺杂)多晶硅结构或任何包含适合的半导体材质，例如结晶态的锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘；金属硅化物(silicide)，例如硅化钨(WSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化镍(NiSi)；或上述的组合所构成的半导体材质。在本实施例中，半导体基材101可以是一种无掺杂多晶硅晶圆。
接着，在半导体基材101的上表面101a上形成栅极结构102。并在半导体基材101的上表面101a进行至少一次的离子注入工艺，藉以形成第一掺杂区103和第二掺杂区104向下延伸进入半导体基材101之中，使第一掺杂区103和第二掺杂区104分别邻接栅极结构102，且彼此相互隔离(如图1A所绘示)。
在本实施例之中，栅极结构102包括依序叠层的栅介电层102a、栅电极层102b和栅金属硅化物层102c以及形成于栅介电层102a、栅电极层102b和栅金属硅化物层102c的叠层结构侧边的间隙壁(spacer)102d。第一掺杂区103和第二掺杂区104具有n型电性，且邻接栅极结构102。栅极结构102、掺杂区103和第二掺杂区104可构成一个晶体管105。其中，第一掺杂区103和第二掺杂区104可以分别用来作为晶体管105的漏极和源极。
在本发明的一些实施例之中，在形成第一掺杂区103和第二掺杂区104之前，更包括通过离子注入工艺，以栅极结构102为掩模，在半导体基材101之中形成轻掺杂漏极区(Lightly-Doped Drain，LDD)103a和104a。在本实施例之中，轻掺杂漏极区103a和104a，分别位于栅极结构102与第一掺杂区103和第二掺杂区104之间。
之后，于半导体基材101的上表面101a形成一介电层106，覆盖栅极结构102、第一掺杂区103和第二掺杂区104之上；再对介电层106进行第一刻蚀工艺107，于介电层106中以形成一个第一贯穿开口108，将一部分第一掺杂区103暴露于外；并且通过第一刻蚀工艺107的过蚀(over etch)作用在半导体基材101中形成凹室109，由半导体基材101中的上表面101a延伸进入第一掺杂区103中(如图1B所绘示)。
在本发明的一些实施例之中，介电层106可以是通过沉积工艺，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，或其他合适的工艺制作而成的内层介电层。构成介电层106的材料可以是硅氧化物(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、碳氧化硅(silicon-oxycarbide)或上述的任意组合或其他合适的介电材料。
在本发明的一些实施例之中，第一刻蚀工艺107可以是一种以半导体基材101为刻蚀停止层的干法刻蚀工艺，例如反应性离子刻蚀法(ReactiveIon Etch，RIE)。由于，凹室109和第一贯穿开口108皆系通过第一刻蚀工艺107所形成，因此凹室109系对准第一贯穿开口108。凹室109的深度D1，由半导体基材101的上表面101a起算至凹室109的底面109b，实质系介于5纳米(nm)至15纳米之间。另外值得注意的是，凹室109的深度D1并未延伸超过第一掺杂区103的宽度以及掺杂深度。换言之，凹室109被第一掺杂区103所围绕。
在形成第一贯穿开口108和凹室109之后，于第一贯穿开口108和凹室109之中形成绝缘层110(如图1C所绘示)。绝缘层110的形成包括下述步骤，通过沉积工艺，例如低压化学气相沉积工艺，先在介电层106、第一贯穿开口108的侧壁108a、凹室109的底面109b和凹室109的侧壁109a上形成厚度范围实质介于5纳米至10纳米之间的金属层(未绘示)；再通过等离子体氧化(plasma oxidation)工艺112，对此金属层进行氧化以形成金属氧化层110a。
在本发明的一些实施例中，等离子体氧化工艺112系利用氧原子等离子体来进行。所施加的偏压实质介于10V至50V之间；射频电源实质介于100W至300W之间；操作时间实质介于5秒至30秒之间。金属氧化层110a的材质可以是二氧化铪(HfO2)、氧化钛(TiOx)、氮氧化钛(TiON)、氧化钽(Ta2O5)、三氧化钨(WO3)、硅钨氧化物(WSiO)或上述的任意组合。
当等离子体氧化工艺112的偏压实质高于100V偏压时，会将用来定义凹室109的一部分第一掺杂区103加以氧化，进而在凹室109的侧壁109a和凹室109底面109b上形成一半导体氧化层110b，并与第一掺杂区103和金属氧化层110a连接。其中，金属氧化层110a和半导体氧化层110b构成绝缘层110。在本实施例中，等离子体氧化工艺112所采用的偏压实质介于100V至180V之间；射频电源实质介于300W至600W之间；操作时间实质介于60秒至240秒之间。
接着，通过沉积工艺，例如低压化学气相沉积工艺，于绝缘层110上形成金属电极层113，并填充第一贯穿开口108和凹室109，且通过绝缘层110使金属电极层113与第一掺杂区103隔离(如图1D所绘示)。在本发明的一些实施例中，构成金属电极层113的材料可以是铜(Cu)、铝(Al)、金(Au)、银(Ag)、钨(W)、铂(Pt)、钛(Ti)、上述的合金或其他可能的金属。在本实施例之中，构成金属电极层113的材质为钨。
另外，在形成金属电极层113之前，可以选择性地在绝缘层110上形成一势垒层114。势垒层114亦可通过沉积工艺，例如低压化学气相沉积工艺制作而成。在本实施例之中，构成势垒层114的材质可以包括氮化钛(TiN)，且势垒层114位于绝缘层110和金属电极层113之间。
之后，以介电层106为停止层进行平坦化工艺116，例如化学机械研磨(Chemical-Mechanical Planarization，CMP)，移除位于介电层106上的一部分绝缘层110、一部分势垒层114和一部分金属电极层113。使第一掺杂区103以及余留下来的一部分绝缘层110、势垒层114、和金属电极层113构成包含有下方半导体电极层/绝缘层/上金属电极层的垂直叠层结构的存储单元117(如图1E所绘示)。
形成存储单元117之后，再进行第二刻蚀工艺118，以于介电层106中形成第二贯穿开口119，将一部分第二掺杂区104暴露于外(如图1F所绘示)。在本发明的一些实施例中，第二刻蚀工艺118也可以是一种以半导体基材101为刻蚀停止层的干法刻蚀工艺，例如反应性离子刻蚀法。且也可以通过过蚀作用在第二掺杂区104中形成凹室120。在本实施例之中，凹室120的深度D2，由半导体基材101的上表面101a起算至凹室120底部，实质介于10纳米至25纳米之间。且凹室120的深度D2并未延伸超过第二掺杂区104的掺杂深度。
形成第二贯穿开口119和凹室120之后，于第二贯穿开口119和凹室120中形成介层插塞121，与第二掺杂区104电性接触(如图1G所绘示)。介层插塞121的形成包括下述步骤：首先，通过沉积工艺，例如低压化学气相沉积工艺，于介电层中106和存储单元117上形成金属材料层(未绘示)，并填充第二贯穿开口119和凹室120。再以介电层106为停止层进行平坦化工艺，例如化学机械研磨，移除一部分金属材料层，将位于第二贯穿开口119和凹室120中的一部分金属材料层余留下来。构成介层插塞121的材料可以与构成金属电极层113的材料相同或不同。在本实施例之中，构成介层插塞121的材质为钨。
后续，进行一连串后段工艺(back-end processes)(未绘示)，形成多条金属内联机122分别与介层插塞121及金属电极层113电性连接，完成如图1H所绘示的电阻式存储器元件100。
由于，具有下方半导体电极层/绝缘层(氧化层)/上金属电极层的垂直叠层结构的存储单元117系通过沉积工艺和平坦化步骤形成于第一贯穿开口108和凹室109之中，并不需要另外使用掩模或刻蚀工艺，可与其他电路元件，例如金属内联机122，的半导体工艺关键尺寸作等比例的微缩，有助于电阻式存储器元件100件的微型化。
另外，由于绝缘层110系毯覆于凹室109中，会在凹室109底面109b和凹室109侧壁109a交界的转角处形成一个鸟嘴状(bird break)的隅角结构。当对存储单元117施加电压以进行写入/擦除操作时，隅角的尖锐几何结构可提升局部区域的电场，增进电子的穿隧效率，进而加快存储单元117的写入/擦除操作，大幅提升电阻式存储器元件100的操作效率。
例如，在本发明的一实施例中，电阻式存储器元件100的写入/擦除速度可以实质小于等于50纳秒(≤50ns)，明显快于目前已知的电阻式存储器元件的写入/擦除速度。
图2A至图2H是根据本发明的另一实施例所绘示的制作电阻式存储器元件200的一系列工艺结构剖面图。作电阻式存储器元件200的方法包括下述步骤：
首先提供一个半导体基材201。在本发明的一些实施例之中，半导体基材201可以是一种无掺杂多晶硅结构、掺杂(例如n型或p型掺杂)多晶硅结构或任何包含适合的半导体材质，例如结晶态的锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘；金属硅化物，例如硅化钨、硅化钴、硅化钛或硅化镍；或上述的组合所构成的半导体材质。在本实施例中，半导体基材201可以是一种无掺杂多晶硅晶圆。
接着，在半导体基材201的上表面201a上形成栅极结构202。并以离子注入工艺形成第一掺杂区203和第二掺杂区204，由上表面201a向下延伸进入半导体基材201中，使第一掺杂区203和第二掺杂区204分别邻接栅极结构202，且彼此相互隔离(如图2A所绘示)。
在本实施例之中，栅极结构202包括依序叠层的栅介电层202a和栅电极层202b以及形成于栅介电层202a和栅电极层202b的侧边的间隙壁202c。第一掺杂区203和第二掺杂区204具有n型电性，且邻接栅极结构202。栅极结构202、掺杂区203和第二掺杂区204可构成一个晶体管205。其中，第一掺杂区203和第二掺杂区204可以分别用来作为晶体管205的漏极和源极。
之后，形成一个图案化介电保护层覆盖223覆盖于第一掺杂区203上，并于栅极结构202和第二掺杂区204上形成图案化金属硅化物层224(如图2B所绘示)。在本发明的一些实施例中，图案化介电保护层覆盖223的形成包括下述步骤：通过沉积工艺，例如低压化学气相沉积工艺，先在半导体基材201的上表面201a上形成电阻保护氧化层(Resistprotective Oxide，RPO)覆盖栅极结构202、第一掺杂区203和第二掺杂区204。再以刻蚀工艺移除位于第二掺杂区204和栅极结构202上方的一部分电阻保护氧化层。
图案化金属硅化物层224的形成包括下述步骤：通过沉积工艺，例如低压化学气相沉积工艺，先在图案化介电保护层覆盖223、栅极结构202和第二掺杂区204上形成金属材料层(未绘示)。其中，金属材料可以包括钨、钴、钛、镍或上述的组合。之后，对金属材料层进行快速热退火(RapidThermal Anneal，RTA)工艺，使位于栅极结构202和第二掺杂区104上的一部分金属材料层进行金属硅化反应。再移除剩余的金属材料。
之后，于半导体基材201的上表面201a形成一介电层206，覆盖栅极结构202、第二掺杂区204和图案化介电保护层覆盖223(如图2C所绘示)。在本发明的一些实施例之中，介电层206可以是通过沉积工艺，例如低压化学气相沉积工艺，或其他合适的工艺制作而成的内层介电层。构成介电层206的材料可以是硅氧化物、氮化硅、氮氧化硅、碳氧化硅或上述的任意组合或其他合适的介电材料。
再对介电层206进行第一刻蚀工艺207，形成一个第一贯穿开口208穿过介电层206和图案化介电保护层覆盖223，将一部分第一掺杂区203暴露于外。并且通过第一刻蚀工艺207的过蚀作用在半导体基材201中形成凹室209，由半导体基材201的上表面201a延伸进入第一掺杂区203中(如图2D所绘示)。
在本发明的一些实施例之中，第一刻蚀工艺207可以是一种以半导体基材201为刻蚀停止层的干法刻蚀工艺，例如反应性离子刻蚀法。由于，凹室209和第一贯穿开口208皆系通过第一刻蚀工艺207所形成，因此凹室209系对准第一贯穿开口108。凹室209的深度D1，由半导体基材201的上表面201a起算至凹室209的底面209b，实质系介于5纳米至15纳米之间。另外值得注意的是，凹室209的深度D1并未延伸超过第一掺杂区203的宽度以及掺杂深度。换言之，凹室209被第一掺杂区203所围绕。
在形成第一贯穿开口208和凹室209之后，于第一贯穿开口208和凹室209之中形成绝缘层210(如图2E所绘示)。绝缘层210的形成包括下述步骤，通过沉积工艺，例如低压化学气相沉积工艺，先在介电层206、第一贯穿开口208的侧壁208a、凹室209的侧壁209a和凹室209的底面209b上形成厚度范围实质介于5纳米至10纳米之间的金属层(未绘示)；再通过等离子体氧化工艺212，对此金属层进行氧化以形成金属氧化层210a。
在本发明的一些实施例中，等离子体氧化工艺212系系利用氧原子等离子体来进行。所施加的偏压实质介于10V至50V之间；射频电源实质介于100W至300W之间；操作时间实质介于5秒至30秒之间。金属氧化层210a的材质可以是二氧化铪、氧化钛、氮氧化钛、氧化钽、三氧化钨、硅钨氧化物或上述的任意组合。
当等离子体氧化工艺212的偏压实质高于100V偏压时，会将用来定义凹室209的一部分第一掺杂区203加以氧化，进而在凹室209的侧壁209a和凹室209底面209b上形成一半导体氧化层210b，并与第一掺杂区203和金属氧化层210a连接。其中，金属氧化层210a和半导体氧化层210b构成绝缘层210。在本实施例中，等离子体氧化工艺212所采用的偏压实质介于100V至180V之间；射频电源实质介于300W至600W之间；操作时间实质介于60秒至240秒之间。
接着，通过沉积工艺，例如低压化学气相沉积工艺，于绝缘层210上形成金属电极层213，并填充第一贯穿开口208和凹室209，且通过绝缘层210使金属电极层213与第一掺杂区203隔离(如图2F所绘示)。在本发明的一些实施例中，构成金属电极层213的材料可以是铜、铝、金、银、钨、铂、钛、上述的合金或其他可能的金属。在本实施例之中，构成金属电极层213的材质为钨。
另外，形成金属电极层213之前，可以选择性地在绝缘层210上形成一势垒层214。势垒层214亦可通过沉积工艺，例如低压化学气相沉积工艺制作而成。在本实施例之中，构成势垒层214的材质可以包括氮化钛，且势垒层214位于绝缘层210和金属电极层213之间。
之后，以介电层206为停止层进行平坦化工艺216，例如化学机械研磨，移除位于介电层206上的一部分绝缘层210、一部分势垒层214和一部分金属电极层213。使第一掺杂区203以及余留下来的一部分绝缘层210、势垒层214、和金属电极层213构成包含有下方半导体电极层/绝缘层/上金属电极层的垂直叠层结构的存储单元217(如图2G所绘示)。
接着，再进行第二刻蚀工艺，以于介电层206中形成第二贯穿开口219，将一部分第二掺杂区204暴露于外；并通过第二刻蚀工艺的过蚀作用，在第二掺杂区204中形成凹室220。之后，于第二贯穿开口219中形成介层插塞221，与第二掺杂区204电性接触。后续，再进行一连串后段工艺(未绘示)，形成多条金属内联机222分别与介层插塞221及金属电极层213电性连接，完成如图2H所绘示的电阻式存储器元件200。由于形成介层插塞221和金属内联机222的制作流程和材质与图1G至图1H所述者相同，故而不在此赘述。
由于，具有下方半导体电极层/绝缘层(氧化层)/上金属电极层的垂直叠层结构的存储单元217系通过沉积工艺和平坦化步骤形成于第一贯穿开口208和凹室209之中，并不需要另外使用掩模或刻蚀工艺，可与其他电路元件，例如金属内联机222，的半导体工艺关键尺寸作等比例的微缩，有助于电阻式存储器元件200件的微型化。
另外，由于绝缘层210系毯覆于凹室209中，会在凹室209底面209b和凹室209侧壁209a交界的转角处形成一个鸟嘴状的隅角结构。当对存储单元217施加电压以进行写入/擦除操作时，隅角的尖锐几何结构可提升局部区域的电场，增进电子的穿隧效率，进而加快存储单元217的写入/擦除操作，大幅提升电阻式存储器元件200的操作效率。
根据上述实施例，本发明是在提供一种电阻式存储器元件及其制作方法与应用。其系在半导体基材上表面形成具有贯穿开口的内层介电层，将一部分的半导体基材暴露出来，并于暴露于外的上表面上形成凹室向下延伸进入半导体基材中。再通过沉积工艺在贯穿开口和凹室中依序形成自对准的绝缘层和金属电极层，以构成包含有下方半导体电极层(半导体基材)/绝缘层/上金属电极层的垂直叠层结构的存储单元。
由于，形成自对准的绝缘层/上方金属电极层叠层结构并不需要额外的掩模刻蚀工艺。因此，电阻式存储器元件的存储单元的尺寸可与制作其他电路元件的半导体工艺的关键尺寸等比例微缩，有利于电阻式存储器元件的微型化。另外，由于绝缘层沿着凹室延伸进入下方半导体电极层之中，通过隅角效应可增进存储单元的写入/擦除速度，大幅提升电阻式存储器元件的操作效率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种电阻式存储器(resistive memory)元件，包括：
一半导体基材，具有一上表面以及一凹室由该上表面延伸进入该半导体基材；
一介电层，位于该上表面之上，且具有一贯穿开口对准该凹室；
一金属氧化层，位于该贯穿开口的一侧壁和该凹室之上；以及
一金属电极层，位于该金属氧化层上，且通过该金属氧化层与该半导体基材隔离。
2.根据权利要求1所述的电阻式存储器元件，其中该凹室具有一深度，由该上表面起算至一底部，实质介于5纳米(nm)至15纳米之间。
3.根据权利要求1所述的电阻式存储器，更包括：
一半导体氧化层，位于该凹室的一侧壁和一底面之上，并与该金属氧化层连接。
4.根据权利要求1所述的电阻式存储器，更包括一势垒层位于该金属氧化层和该金属电极层之间。
5.一种可变电阻式存储器(Resistive random-access memory，ReRAM)元件，包括：
一半导体基材，具有一上表面；
一栅极结构，位于该上表面之上；
一漏极，位于该半导体基材中，且邻接该栅极结构，并具有一凹室，由该上表面延伸进入该漏极中；
一源极，位于该半导体基材中，邻接该栅极结构，且与该漏极隔离；
一介电层，位于该上表面之上，且具有一贯穿开口对准位于该漏极的该凹室；
一绝缘层，位于该贯穿开口的一侧壁和该凹室之上；
一金属电极层，位于该绝缘层上，且通过该绝缘层与该漏极隔离。
6.根据权利要求5所述的可变电阻式存储器元件，该绝缘层接包括；
一金属氧化层，位于该贯穿开口的至少一侧壁上；以及
一半导体氧化层，位于该凹室的一侧壁和一底面上，并与该金属氧化层接触。
7.根据权利要求5所述的可变电阻式存储器元件，更包括；
一图案化金属硅化物层，覆盖于该栅极结构和该源极；
一图案化介电保护层，位于该介电层和该漏极之间，且容许该贯穿开口穿过其中；以及
一介层插塞，贯穿该介电层，且与位于该源极上的一部分该金属硅化物层接触。
8.一种电阻式存储器元件的制作方法，包括：
提供一半导体基材，包括一栅极结构、一第一掺杂区一和一第二掺杂区；其中，该栅极结构位于该半导体基材的一上表面之上；该第一掺杂区和该第二掺杂区，位于该半导体基材之中，邻接该栅极结构，且彼此相互隔离；
形成一介电层，覆盖于该第一掺杂区和该第二掺杂区之上；
进行一第一刻蚀工艺，于该介电层中以形成一第一贯穿开口，将一部分该第一掺杂区暴露于外，并且形成一凹室，由该上表面延伸进入该第一掺杂区；
于该第一贯穿开口和该凹室之中形成一绝缘层；
于该绝缘层上形成一金属电极层，且通过该绝缘层使该金属电极层与该第一掺杂区隔离；
进行一第二刻蚀工艺，于该介电层中以形成一第二贯穿开口，将一部分该第二掺杂区暴露于外；以及
于该第二贯穿开口中形成一介层插塞，与该第二掺杂区电性接触。
9.根据权利要求8所述的电阻式存储器元件的制作方法，在形成该介电层之前更包括：
形成一图案化介电保护层覆盖于该第一掺杂区上；以及
形成一图案化金属硅化物层，覆盖于该栅极结构和该第二掺杂区上。
10.根据权利要求8所述的电阻式存储器元件的制作方法，其中形成该绝缘层的步骤包括：
进行一等离子体氧化(plasma oxidation)工艺，于该贯穿开口的至少一侧壁上形成一金属氧化层；以及
于该凹室的一侧壁和一底面上形成一半导体氧化层，分别连接该第一掺杂区和该金属氧化层。
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