TWI389303B - 非揮發性記憶體及其製造方法 - Google Patents

Description

非揮發性記憶體及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。

非揮發性記憶體元件因具有可重複進行資料存入、讀取及抹除等動作之特性，以及存入的資料在斷電後仍續存之優點，因此其已成為為個人電腦和電子設備所廣泛採用的一種記憶體元件。非揮發性記憶體可以細分為可程式唯讀記憶體(programmable read-only memory, PROM)、可抹除可程式唯讀記憶體(erasable programmable ROM, EPROM)、電子式可抹除可程式唯讀記憶體(electrically erasable programmable ROM, EEPROM)、罩幕式唯讀記憶體(mask ROM)、單次可程式化唯讀記憶體(one-time programmable read-only memory, OTPROM)等。

一般而言，閘極的耦合率是決定記憶體元件操作效能的重要參數之一。當耦合率愈大時，其操作所需之工作電壓將愈低，而記憶體元件的操作速度與效率也會隨之提升。因此，增加閘極的等效電容接觸面積，將有助於提升耦合率。

然而，在積體電路設計持續追求高積集度的趨勢下，記憶體元件的每一個記憶胞所佔的面積卻因而必須縮減，且元件的線寬同樣隨之縮小。如此一來，閘極的耦合率也 會跟著下降，記憶體元件所需的操作電壓亦會被迫提高。上述情況對於將記憶體元件應用在低耗能需求的可攜式電子產品領域相當地不利。

因此，如何在有限的晶片面積下，利用簡單的製造方法製作出具有高耦合率的記憶體元件，將是目前極為重要的課題。

本發明提供一種非揮發性記憶體，具有高耦合率及較佳的元件效能。

本發明另提供一種非揮發性記憶體的製造方法，可以增加浮置閘極與導體層之間的電容接觸面積並減少浮置閘極與導體材料之間的距離。

本發明提出一種非揮發性記憶體，包括基底、多個摻雜區、第一閘極、導體層、第一接觸窗插塞以及介電層。摻雜區配置於該基底中。第一閘極配置於相鄰兩摻雜區之間的基底上。導體層配置於第一閘極之上方。第一接觸窗插塞配置於第一閘極與導體層之間。介電層配置於第一閘極與第一接觸窗插塞之間。

在本發明之一實施例中，非揮發性記憶體更包括第二閘極，配置於相鄰兩摻雜區之間的基底上，其中第二閘極與第一閘極為分隔配置。

在本發明之一實施例中，非揮發性記憶體更包括第二接觸窗插塞，配置於第二閘極與導體層之間。

在本發明之一實施例中，上述之導體層橫跨於第一閘極與第二閘極之上方。

在本發明之一實施例中，非揮發性記憶體更包括金屬矽化物，配置於第二閘極與摻雜區表面。

在本發明之一實施例中，上述之第一接觸窗插塞的尺寸與第一閘極的尺寸相等。

在本發明之一實施例中，上述之介電層的厚度介於500至2000之間。

在本發明之一實施例中，上述之介電層的材料為氮化矽。

在本發明之一實施例中，上述之導體層的材料例如是鋁、銅、鎢。

在本發明之一實施例中，非揮發性記憶體為單次可程式化唯讀記憶體。

本發明另提出一種非揮發性記憶體的製造方法。首先，提供一基底，此基底中已形成有多個摻雜區。接著，於相鄰兩摻雜區之間的基底上形成第一閘極。之後，於第一閘極上形成介電層。隨之，於介電層上形成第一接觸窗插塞。然後，於第一接觸窗插塞上形成導體層，此導體層橫跨於第一閘極之上方。

在本發明之一實施例中，更包括於相鄰兩摻雜區之間的基底上形成第二閘極，其中第二閘極與第一閘極為分隔配置。上述之第二閘極與第一閘極為同時形成。

在本發明之一實施例中，更包括於第二閘極與導體層 之間形成第二接觸窗插塞。上述之第二接觸窗插塞與第一接觸窗插塞為同時形成。

在本發明之一實施例中，上述之導體層橫跨於第一閘極與第二閘極之上方。

在本發明之一實施例中，更包括於第二閘極與摻雜區表面形成金屬矽化物。

在本發明之一實施例中，上述之金屬矽化物的形成方法例如是先於基底上形成共形的金屬層，此金屬層與第二閘極、摻雜區相接觸；接著對金屬層進行熱製程，而使金屬層與第二閘極、摻雜區反應生成金屬矽化物；之後再移除未反應的金屬層。

在本發明之一實施例中，上述之介電層為一自行對準金屬矽化物阻擋層。

在本發明之一實施例中，上述之第一接觸窗插塞的尺寸與第一閘極的尺寸相等。

在本發明之一實施例中，上述之介電層的厚度介於500至2000之間。

在本發明之一實施例中，上述之第一接觸窗插塞的形成方法例如是先於基底與導體層之間形成介電材料層，此介電材料層覆蓋第一閘極、介電層與摻雜區；接著再以介電層為中止層，移除位於第一閘極上方的介電材料層，以形成開口；之後於開口中填入導體材料層。

在本發明之一實施例中，上述之介電材料層與介電層具有不同的蝕刻選擇性。

在本發明之一實施例中，上述之介電層的材料為氮化矽。

在本發明之一實施例中，上述之介電材料層的材料為氧化矽。

在本發明之一實施例中，上述之導體層的材料包括鋁、銅、鎢。

在本發明之一實施例中，上述之非揮發性記憶體為單次可程式化唯讀記憶體。

本發明之非揮發性記憶體及其製造方法在浮置閘極上形成接觸窗插塞時利用自行對準金屬矽化物阻擋層作為接觸窗開口的蝕刻中止層，因此可以避免浮置閘極與導體層發生電性連接的情形。而形成在浮置閘極上的接觸窗插塞可以增加浮置閘極與導體層之間的電容接觸面積並縮小浮置閘極與導體材料之間的距離，因此有助於增進耦合率，進而提升元件效能。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1A至圖1D是依照本發明之一實施例之非揮發性記憶體的製造流程剖面示意圖。須注意的是，以下所述之非揮發性記憶體的製造方法僅是形成多種類型的非揮發性記憶體中的一種，也就是說下述實施例是以形成單次可程式化唯讀記憶體的結構為例來進行說明，其主要是為了使 熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。至於其它構件如閘極、摻雜區、金屬矽化物等的配置、形成方式及形成順序，均可依所屬技術領域中具有通常知識者所知的技術製作，而不限於下述實施例所述。

請參照圖1A，提供一基底100。基底100例如是半導體基底，如N型矽基底、P型矽基底、三五族半導體基底等。基底100中例如是已形成有井區102。之後，於基底100上形成閘介電層106與閘極108a、108b。閘極108a與閘極108b為分開配置，而閘介電層106例如是配置在閘極108a、108b與基底100之間。閘介電層106的材料例如是氧化矽，其形成方法例如是熱氧化法或是化學氣相沈積法。閘極108a、108b的材料例如是摻雜多晶矽，其形成方法例如是化學氣相沈積法。

接著，於基底100中形成摻雜區104a、104b、104c，且摻雜區104a、104b、104c例如是形成於井區102中。摻雜區104a、104b、104c的形成方法例如是以閘極108a、108b為罩幕，對基底100進行離子植入製程。在一實施例中，當基底100為P型矽基底時，井區102為N型井區，而摻雜區104a、104b、104c為P型重摻雜區。在此說明的是，閘極108a例如是作為記憶胞的浮置閘極，閘極108b例如是作為記憶胞的選擇閘極，且閘極108a與閘極108b是藉由摻雜區104b將兩者串接，而摻雜區104a與摻雜區104c則是分別作為記憶胞的汲極與源極。

請參照圖1B，於閘極108a上形成一層介電層110。 在一實施例中，介電層110的厚度為介於500至2000之間，其可依製程需求進行調整。介電層110例如是在後續預定進行之金屬矽化(silicidation)製程中作為自行對準金屬矽化物阻擋層(salicide block, SAB)，以避免在閘極108a的表面上產生金屬矽化物。介電層110的材料例如是氮化矽、氧化矽或是其他具有高介電常數的介電材料。介電層110的形成方法例如是先在基底100上順應性地形成一層介電材料層，接著再進行微影製程、蝕刻製程來移除位於後續預形成金屬矽化物區域的介電材料層，亦即僅保留位於閘極108a上方的介電材料層。

接著，於基底100上形成一層共形的金屬層(未繪示)。金屬層的材料例如是高溫耐火金屬、過渡金屬、貴重金屬或稀土金屬，其可以為選自鎳、鈷、鈦、銅、鉬、鉭、鎢、鉺、鋯、鉑、鎰、釓、鏑與上述金屬的合金所組成之群組。金屬層的形成方法可以使用蒸鍍法、濺鍍法、電鍍法、化學氣相沈積法或物理氣相沈積法等方法。之後，對金屬層進行熱製程，而使金屬層與相接觸的導體材料反應生成金屬矽化物112。上述的熱製程例如是回火製程，且進行回火製程的溫度及回火時間會依照金屬層的材料不同而有所不同。隨之，利用溼式蝕刻法來移除未參與矽化反應的金屬層或反應未完全的部分金屬層，而只留下形成於閘極108b及摻雜區104a、104b、104c表面上的金屬矽化物112。值得一提的是，由於在閘極108a表面上不需形成金屬矽化物，因此藉由介電層110將閘極108a覆蓋起來， 可以防止閘極108a表面和金屬層發生金屬矽化反應。

請參照圖1C，於基底100上全面性地形成一層介電層114，其例如是覆蓋閘極108a上的介電層110與閘極108b、摻雜區104a、104b、104c上的金屬矽化物112。介電層114的材料例如是氧化矽、氮化矽或是其他合適之介電材料。特別說明的是，介電層114與介電層110會具有不同的蝕刻選擇性。在一實施例中，介電層114的材料是氧化矽，而介電層110的材料是氮化矽。

隨之，移除位於閘極108a、108b上的部分介電層114，以形成暴露出介電層110與金屬矽化物112的接觸窗開口。在一實施例中，形成於閘極108a上方的接觸窗開口，其尺寸會和閘極108a的尺寸約略相等。移除部分介電層114的方法例如是先在基底100上形成一層圖案化光阻層(未繪示)，接著再以此圖案化光阻層為罩幕進行蝕刻製程來移除被暴露出的介電層114。特別說明的是，由於介電層110與介電層114具有不同的蝕刻選擇性，因此在移除介電層114時，介電層110可以作為蝕刻中止層。

之後，於接觸窗開口填入導體材料層，以形成接觸窗插塞116a、116b。導體材料層例如是摻雜多晶矽、鎢、鋁、銅或其他合適的導體材料。接觸窗插塞116a、116b的形成方法例如是先在基底100上形成導體材料層並填入接觸窗開口，接著再移除位於接觸窗開口以外的導體材料層並將其平坦化。移除部分導體材料層的方法例如是化學機械研磨法或回蝕刻法，並以介電層114作為研磨中止層或蝕刻 中止層。在一實施例中，由於形成於閘極108a上方的接觸窗開口尺寸和閘極108a的尺寸約略相等，因此接觸窗插塞116a的尺寸也會和閘極108a的尺寸約略相等。

當然，形成接觸窗插塞116a、116b的方法並不限於上述實施例所述。在另一實施例中，也可以是先形成接觸窗插塞116a、116b之後，再於基底100上形成介電層114，本發明於此不作特別之限定。

請參照圖1D，於基底100上形成導體層118，即可完成本發明之非揮發性記憶體。導體層118的材料例如是鋁、銅、鎢等金屬材料。導體層118會與接觸窗插塞116a、116b相接觸，亦即導體層118例如是橫跨於閘極108a、108b的上方。導體層118可以藉由接觸窗插塞116b而與閘極108b電性連接。由於接觸窗插塞116a與閘極108a之間形成有介電層110，因此導體層118並不會與閘極108a電性連接。

特別說明的是，由於導體層118橫跨於閘極108a的上方並與接觸窗插塞106a相連接，且接觸窗插塞106a的尺寸與閘極108a的尺寸約略相等，使得介電層110可以作為閘極108a與導體層118之間的耦合層。而且，藉由形成不與閘極108a電性連接之接觸窗插塞106a可以縮短閘極108a與導體材料之間的距離。如此一來，可有助於增加閘極108a與導體層118之間的電容接觸面積並減少閘極108a與導體材料之間的距離，能夠有助於更進一步提升閘極108a與導體層118之間的耦合率，降低元件的操作電 壓，進而提升元件效能。此外，本發明之非揮發性記憶體的製造方法利用介電層110作為閘極108a上方接觸窗開口的蝕刻中止層，而不需要額外的繁複步驟即可同時形成接觸窗插塞106a與接觸窗插塞106b，因此可以輕易整合至現有的半導體製程中，而不會造成製程成本的增加。

以下將以圖1D為例，對本發明之非揮發性記憶體的結構加以說明。

請參照圖1D，在此實施例中所述之非揮發性記憶體例如是單次可程式化唯讀記憶體，但本發明並不限於此。非揮發性記憶體包括基底100、閘極108a、108b、摻雜區104a、104b、104c、介電層110、接觸窗插塞116a、116b及導體層118。摻雜區104a、104b、104c配置於基底100中，而閘極108a、108b配置於基底100上。導體層118配置於閘極108a、108b之上方。接觸窗插塞116a、116b則是分別配置於導體層118與閘極108a、108b之間。介電層110配置於閘極108a與接觸窗插塞116a之間。

基底100例如是半導體基底，如N型矽基底、P型矽基底、三五族半導體基底等。基底100中形成有井區102，而摻雜區104a、104b、104c例如是分開配置於井區102中。在一實施例中，基底100為P型矽基底，井區102為N型井區，而摻雜區104a、104b、104c為P型重摻雜區。

閘極108a例如是配置於摻雜區104a與摻雜區104b之間的基底100上，閘極108b例如是配置於摻雜區104b與摻雜區104c之間的基底100上。閘極108a、108b的材 料例如是摻雜多晶矽。閘極108a與基底100之間更包括閘介電層106，且閘極108b與基底100之間更包括閘介電層106。閘介電層106的材料例如是氧化矽。在一實施例中，閘極108a是作為記憶胞的浮置閘極，閘極108b是作為記憶胞的選擇閘極，摻雜區104a是作為記憶胞的汲極，而摻雜區104c是作為記憶胞的源極。

承上述，閘極108a的表面上例如是配置有介電層110。閘極108b、摻雜區104a、104b、104c的表面上例如是配置有金屬矽化物112。在形成金屬矽化物112時，介電層110例如是作為自行對準金屬矽化物阻擋層之用。介電層110的材料例如是氮化矽、氧化矽或其他合適的介電材料。金屬矽化物120的材料為選自矽化鎳、矽化鈷、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鎢、矽化鉺、矽化鋯、矽化鉑、矽化鎰、矽化釓與矽化鏑所組成之群組。

導體層118例如是橫跨於閘極108a、108b的上方。導體層118的材料例如是鋁、銅、鎢等金屬材料。

接觸窗插塞116a例如是配置於閘極108a上的介電層110與導體層118之間。接觸窗插塞116b例如是配置於閘極108b上的金屬矽化物112與導體層118之間。由於接觸窗插塞116a與閘極108a之間配置有介電層110，因此導體層118不會與閘極108a電性連接。此外，由於接觸窗插塞116b與閘極108b之間配置有金屬矽化物112，因此導體層118可以藉由接觸窗插塞116b而與閘極108b電性連接，並具有較小的接觸電阻。接觸窗插塞116a、116b的材 料例如是摻雜多晶矽、鎢、鋁、銅或其他合適的導體材料。

在一實施例中，接觸窗插塞116a的尺寸和閘極108a的尺寸約略相等。在此說明的是，藉由使導體層118橫跨於閘極108a的上方並與接觸窗插塞106a相連接，能夠增加閘極108a與導體層118之間的電容接觸面積並縮短閘極108a與導體材料之間的距離，因此可以提升閘極108a與導體層118之間的耦合率，進而提升元件效能。

此外，導體層118與基底100之間更包括一層介電層114。介電層114的材料例如是氧化矽、氮化矽或其他合適的介電材料。值得注意的是，介電層114與介電層110具有不同的蝕刻選擇性。在一實施例中，介電層110的材料是氮化矽，而介電層114的材料是氧化矽。

綜上所述，本發明之非揮發性記憶體及其製造方法利用在浮置閘極上形成接觸窗插塞時以自行對準金屬矽化物阻擋層作為接觸窗開口的蝕刻中止層，因此可以避免浮置閘極與導體層發生電性連接的情形。此外，配置於浮置閘極上方且不與浮置閘極電性連接的接觸窗插塞可以增加浮置閘極與導體材料之間的電容接觸面積並縮小其之間的距離，因此有助於增進閘極的耦合率，降低元件的操作電壓，進而提升元件效能。

另一方面，本發明之非揮發性記憶體及其製造方法藉由簡單手段即可提升浮置閘極與導體層之間的耦合率，因而不需要額外的繁複步驟。因此，本發明可以輕易整合至現有的半導體製程中，而不會增加製程成本。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102‧‧‧井區

104a、104b、104c‧‧‧摻雜區

106‧‧‧閘介電層

108a、108b‧‧‧閘極

110、114‧‧‧介電層

112‧‧‧金屬矽化物

116a、116b‧‧‧接觸窗插塞

118‧‧‧導體層

圖1A至圖1D是依照本發明之一實施例之非揮發性記憶體的製造流程剖面示意圖。

100‧‧‧基底

102‧‧‧井區

104a、104b、104c‧‧‧摻雜區

106‧‧‧閘介電層

108a、108b‧‧‧閘極

110、114‧‧‧介電層

112‧‧‧金屬矽化物

116a、116b‧‧‧接觸窗插塞

118‧‧‧導體層

Claims (27)

1. 一種非揮發性記憶體，包括：一基底；多個摻雜區，配置於該基底中；一第一閘極，配置於相鄰兩摻雜區之間的該基底上；一導體層，配置於該第一閘極之上方；一第一接觸窗插塞，配置於該第一閘極與該導體層之間；以及一介電層，配置於該第一閘極與該第一接觸窗插塞之間。
2. 如申請專利範圍第1項所述之非揮發性記憶體，更包括一第二閘極，配置於相鄰兩摻雜區之間的該基底上，其中該第二閘極與該第一閘極為分隔配置。
3. 如申請專利範圍第2項所述之非揮發性記憶體，更包括一第二接觸窗插塞，配置於該第二閘極與該導體層之間。
4. 如申請專利範圍第2項所述之非揮發性記憶體，其中該導體層橫跨於該第一閘極與該第二閘極之上方。
5. 如申請專利範圍第2項所述之非揮發性記憶體，更包括一金屬矽化物，配置於該第二閘極與該些摻雜區表面。
6. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一接觸窗插塞的尺寸與該第一閘極的尺寸相等。
7. 如申請專利範圍第1項所述之非揮發性記憶體， 其中該介電層的厚度介於500至2000之間。
8. 如申請專利範圍第1項所述之非揮發性記憶體，其中該介電層的材料為氮化矽。
9. 如申請專利範圍第1項所述之非揮發性記憶體，其中該導體層的材料包括鋁、銅、鎢。
10. 如申請專利範圍第1項所述之非揮發性記憶體，其中該非揮發性記憶體為單次可程式化唯讀記憶體。
11. 一種非揮發性記憶體的製造方法，包括：提供一基底，該基底中已形成有多個摻雜區；於相鄰兩摻雜區之間的該基底上形成一第一閘極；於該第一閘極上形成一介電層；於該介電層上形成一第一接觸窗插塞；以及於該第一接觸窗插塞上形成一導體層，該導體層橫跨於該第一閘極之上方。
12. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，更包括於相鄰兩摻雜區之間的該基底上形成一第二閘極，其中該第二閘極與該第一閘極為分隔配置。
13. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，其中該第二閘極與該第一閘極為同時形成。
14. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，更包括於該第二閘極與該導體層之間形成一第二接觸窗插塞。
15. 如申請專利範圍第14項所述之非揮發性記憶體的製造方法，其中該第二接觸窗插塞與該第一接觸窗插塞為 同時形成。
16. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，其中該導體層橫跨於該第一閘極與該第二閘極之上方。
17. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，更包括於該第二閘極與該些摻雜區表面形成一金屬矽化物。
18. 如申請專利範圍第17項所述之非揮發性記憶體的製造方法，其中該金屬矽化物的形成方法包括：於該基底上形成共形的一金屬層，該金屬層與該第二閘極、該些摻雜區相接觸；對該金屬層進行一熱製程，而使該金屬層與第二閘極、該些摻雜區反應生成該金屬矽化物；以及移除未反應的該金屬層。
19. 如申請專利範圍第18項所述之非揮發性記憶體的製造方法，其中該介電層為一自行對準金屬矽化物阻擋層。
20. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該第一接觸窗插塞的尺寸與該第一閘極的尺寸相等。
21. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該介電層的厚度介於500至2000之間。
22. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該第一接觸窗插塞的形成方法包括：於該基底與該導體層之間形成一介電材料層，該介電 材料層覆蓋該第一閘極、該介電層與該些摻雜區；以該介電層為中止層，移除位於該第一閘極上方的該介電材料層，以形成一開口；以及於該開口中填入一導體材料層。
23. 如申請專利範圍第22項所述之非揮發性記憶體的製造方法，其中該介電材料層與該介電層具有不同的蝕刻選擇性。
24. 如申請專利範圍第23項所述之非揮發性記憶體的製造方法，其中該介電層的材料為氮化矽。
25. 如申請專利範圍第24項所述之非揮發性記憶體的製造方法，其中該介電材料層的材料為氧化矽。
26. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該導體層的材料包括鋁、銅、鎢。
27. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該非揮發性記憶體為單次可程式化唯讀記憶體。