CN113675192A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。该半导体器件包括衬底、设置在衬底上的鳍结构、设置在鳍结构上的源/漏(S/D)区以及设置在邻近S/D区的鳍结构上的栅极结构。栅极结构包括设置在鳍结构上的栅极堆叠件和设置在栅极堆叠件上的栅极盖帽结构。栅极盖帽结构包括设置在栅极堆叠件上的导电栅极盖帽和设置在导电栅极盖帽上的绝缘栅极盖帽。半导体器件还包括设置在栅极堆叠件上方的第一接触结构。第一接触结构的部分设置在栅极盖帽结构内并且通过导电栅极盖帽的部分与栅极堆叠件分离。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体行业不断缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：衬底；鳍结构，设置在所述衬底上；源/漏(S/D)区设置在所述鳍结构上；栅极结构，邻近所述源/漏区设置在相邻鳍结构上，其中，所述栅极结构包括设置在所述鳍结构上的栅极堆叠件和设置在所述栅极堆叠件上的栅极盖帽结构，以及其中，所述栅极盖帽结构包括设置在所述栅极堆叠件上的导电栅极盖帽和设置在所述导电栅极盖帽上的绝缘栅极盖帽；以及第一接触结构，设置在所述栅极堆叠件上方，其中，所述第一接触结构的部分设置在所述栅极盖帽结构内并且通过所述导电栅极盖帽的部分与所述栅极堆叠件分离。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：衬底；鳍结构，设置在所述衬底上；第一源/漏(S/D)区和第二源/漏区，设置在所述鳍结构上；第一源/漏接触结构和第二源/漏接触结构，分别设置在所述第一源/漏区和所述第二源/漏区上；第一栅极结构和第二栅极结构，设置在所述鳍结构上，其中，所述第一栅极结构和所述第二栅极结构中的每个包括栅极堆叠件和栅极盖帽结构，所述栅极盖帽结构包括导电栅极盖帽和绝缘栅极盖帽；和合并通孔接触结构，设置在所述第一S/D接触结构上和所述第一栅极结构的所述栅极堆叠件上方，其中，所述合并通孔接触结构的部分设置在所述第一栅极结构的所述栅极盖帽结构内。
根据本发明实施例的又一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成鳍结构；在所述鳍结构上形成源/漏(S/D)区；在所述鳍结构上形成多晶硅结构；用栅极堆叠件代替所述多晶硅结构；在所述栅极堆叠件上形成导电栅极盖帽；在所述栅极堆叠件上形成绝缘栅极盖帽；在所述S/D区上形成接触结构；以及在所述接触结构上形成通孔，其中，所述形成所述通孔包括形成围绕所述通孔的掺杂区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
图1A示出了根据一些实施例的半导体器件的等距视图。
图1B-图1E示出了根据一些实施例的具有多层栅极盖帽结构的半导体器件的截面图。
图2是根据一些实施例的用于制造具有多层栅极盖帽结构的半导体器件的方法的流程图。
图3-图27示出了根据一些实施例的具有多层栅极盖帽结构的半导体器件的在其制造工艺的各个阶段的截面图。
图28是根据一些实施例的用于制造具有多层栅极盖帽结构的半导体器件的方法的流程图。
图29-图31示出了根据一些实施例的具有多层栅极盖帽结构的半导体器件的在其制造工艺的各个阶段的截面图。
图32示出了根据一些实施例的原子层蚀刻(ALE)系统的控制系统的框图。
现在将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。除非另有说明，否则对具有相同注释的元件的讨论彼此适用。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
需要注意的是，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用表示所描述的实施例可以包括特定的部件、结构或特性，但每个实施例可能不一定包括特定部件、结构或特性。此外，这些短语不一定指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的部件、结构或特性将在本领域技术人员的知识范围内。
应当理解，本文中的用语或术语是为了描述而非限制的目的，使得本说明书的术语或用语应由相关领域的技术人员根据这里的教导。
在一些实施例中，术语“约”和“基本上”可以表示给定量的值在该值的5％(例如，值的±1％、±2％、±3％、±4％,、±5％)内变化。这些值仅是示例而不是限制性的。术语“约”和“基本上”可以指相关领域技术人员根据本文的教导所解释的值的百分比。
本文公开的鳍结构可以通过任何合适的方法图案化。例如，鳍结构可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。双重图案化或多重图案化工艺可以结合光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
本公开提供在栅极结构中具有栅极盖帽结构的示例半导体器件(例如，finFET、全环栅(GAA)FET和/或MOSFET)。此外，本公开提供了形成这样的半导体器件的示例方法，半导体器件在栅极结构和穿过栅极盖帽结构形成的栅极接触结构之间具有减小的接触电阻。栅极盖帽结构改善了栅极结构和栅极接触结构之间的导电界面，同时在半导体器件的制造过程中保护了栅极结构的完整性。
在一些实施例中，每个栅极结构可以包括具有高k栅极介电层、功函数金属(WFM)层、氧阻挡层和栅极金属填充层的栅极堆叠件，并且栅极盖帽结构设置在栅极堆叠件上。在一些实施例中，栅极盖帽结构可以包括设置在栅极堆叠件上的导电栅极盖帽和设置在导电栅极盖帽上的绝缘栅极盖帽。导电栅极盖帽改善了栅极堆叠件和栅接触结构之间的导电界面，以将栅极堆叠件电连接到栅接触结构，而无需直接在栅极堆叠件上或栅极堆叠件内形成栅接触结构。栅极接触结构不直接形成在栅极堆叠件上或栅极堆叠件内，以防止由于栅极接触结构的形成使用的任何工艺材料的栅极堆叠件污染。栅极堆叠件的污染会导致器件性能的下降。因此，通过使用导电栅极盖帽，栅极堆叠件可以电连接到栅接触结构而不损害栅极结构的完整性。
在一些实施例中，绝缘栅极盖帽保护下面的导电栅极盖帽和栅极堆叠件在半导体器件的后续处理期间免于结构恶化和/或成分恶化。在一些实施例中，导电栅极盖帽可以包括设置在栅极堆叠件上的生长促进层(GPL)和设置在GPL上的蚀刻停止层(ESL)。GPL和ESL可以包括彼此不同的导电材料。除了在栅极堆叠件和栅极接触结构之间提供导电界面之外，GPL还提供有利于ESL自下向上沉积的表面。在没有GPL的情况下，ESL可能无法选择性地沉积在栅极堆叠件上，而是可能沉积在FET结构上，该结构会与随后形成的相邻结构(例如源/漏(S/D)接触结构)发生电短路。GPL可以包括这样一种材料，其中ESL的沉积选择性高于栅极堆叠件的一种或多种材料(例如，高k栅极介电层和氧阻挡层的介电材料)的沉积选择性。换句话说，ESL在GPL上的沉积速率比在栅极堆叠件上的沉积速率高。ESL控制栅极接触结构的深度分布并防止栅极接触结构延伸到栅极堆叠件中，此外还提供栅极堆叠件和栅极接触结构之间的导电界面。
图1A示出了根据一些实施例的FET 100的等距视图。根据一些实施例，FET 100可以具有不同的截面图，如图1B-图1E所示。图1B-图1E示出了FET 100沿线A-A的截面图，FET100具有为了简单起见未在图1A中示出的附加结构。除非另有说明，否则具有相同注释的图1A-图1E彼此适用。在一些实施例中，除非另有说明，否则FET 100可以代表n型FET 100(NFET 100)或p型FET 100(PFET 100)并且FET 100的讨论适用于NFET100和PFET 100。
参考图1A，FET 100可以包括设置在鳍结构106上的栅极结构112A-112C的阵列和设置在未被栅极结构112A-112C覆盖的鳍结构106的部分上的S/D区110A-110C的阵列(S/D区110C在图1A中可见；110A-110B在图1B-图1E中可见)。FET 100还可以包括栅极间隔件114、浅沟槽隔离(STI)区116、蚀刻停止层(ESL)117A-117B(为简单起见，图1B-图1E中未示出ESL 117A；图1A中未示出ESL 117B，在图1B中示出)、层间介电(ILD)层118A-118C(为简单起见，图1A中未示出ILD层118B-118C；在图1B-图1E中示出)。ILD层118A可以设置在ESL117A上。在一些实施例中，栅极间隔件114、STI区116、ESL 117A-117B和ILD层118A-118C可以包括绝缘材料，诸如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氧氮化硅(SiOCN)和硅锗氧化物。在一些实施例中，栅极间隔件114可具有约2nm至约9nm的厚度，用于栅极结构112A-112C与相邻结构的充分电隔离。
FET 100可以形成在衬底104上。可以在衬底104上形成其他FET和/或结构(例如，隔离结构)。衬底104可以是半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构及其组合。此外，衬底104可以掺杂有p型掺杂剂(诸如，硼、铟、铝或镓)或n型掺杂剂(诸如，磷或砷)。在一些实施例中，鳍结构106可以包括类似于衬底104的材料并且沿着X轴延伸。
参考图1B，FET 100可以包括S/D区110A-110B、设置在S/D区110A-110B上的S/D接触结构120、扩散阻挡层128、设置在S/D接触上的通孔130结构120、覆盖设置在鳍结构106上的栅极结构112A-112C、以及设置在栅极结构112A和112C上的栅极接触结构154。除非另有说明，栅极结构112A-112C的讨论彼此适用。在一些实施例中，栅极结构112B可以是伪栅极结构并且可以不电连接到FET 100的其他元件。
对于NFET 100，S/D区110A-110B中的每个可以包括外延生长的半导体材料(诸如Si)以及n型掺杂剂(诸如磷和其他合适的n型掺杂剂)。对于PFET 100，S/D区110A-110B中的每个可以包括外延生长的半导体材料(诸如Si和SiGe)以及p型掺杂剂(诸如硼和其他合适的p型掺杂剂)。在一些实施例中，每个S/D接触结构120可以包括(i)设置在每个S/D区域110A-110B内的硅化物层122，(ii)设置在硅化物层122上的粘附层124，以及(iii)设置在粘附层124上的接触插塞126。
在一些实施例中，对于NFET 100，硅化物层122可以包括具有比S/D区材料的价带边缘能量更接近导带边缘能量的功函数值的金属或金属硅化物110A-110B。例如，金属或金属硅化物可以具有小于4.5eV(例如，约3.5eV至约4.4eV)的功函数值，其可以比S/D区110A-110B的Si衬底料的价带能量(例如，Si为5.2eV)更接近导带能量(例如，对于Si为4.1eV)。在一些实施例中，对于NFET 100，硅化物层122的金属硅化物可以包括硅化钛(TixSiy)、硅化钽(TaxSiy)、钼(MoxSiy)、硅化锆(ZrxSiy)、硅化铪(HfxSiy)、钪硅化物(ScxSiy)、硅化钇(YxSiy)、硅化铽(TbxSiy)、硅化镥(LuxSiy)、硅化铒(ErxSiy)、硅化镱(YbxSiy)、硅化铕(EuxSiy)、硅化钍(ThxSiy)、其他合适的金属硅化物或其组合。
在一些实施例中，对于PFET 100，硅化物层122可以包括具有比S/D区材料的导带边缘能量更接近价带边缘能量的功函数值的金属或金属硅化物110A-110B。例如，金属或金属硅化物可具有大于4.5eV(例如，约4.5eV至约5.5eV)的功函数值，其可比S/D区110A-110B的Si衬底料的导带能量(例如，Si的4.1eV)更接近价带能量(例如，对于Si为5.2eV)。在一些实施例中，对于PFET 100，硅化物层122的金属硅化物可以包括硅化镍(NixSiy)、硅化钴(CoxSiy)、硅化锰(MnxSiy)、硅化钨(WxSiy)、硅化铁(FexSiy)、硅化铑(RhxSiy)、硅化钯(PdxSiy)、硅化钌(RuxSiy)、硅化铂(PtxSiy)、硅化铱(IrxSiy)、硅化锇(OsxSiy)、其他合适的金属硅化物材料或其组合。
粘附层124可以帮助形成没有空隙的接触插塞126并且可以包括金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)和其他合适的金属氮化物材料。在一些实施例中，每个粘附层124可以包括单层金属氮化物或者可以包括金属层和金属氮化物层的堆叠件。金属层可以设置在硅化物层122上并且金属氮化物层可以设置在金属层上。在一些实施例中，金属层可以包括Ti、Ta或其他合适的金属并且可以包括与金属氮化物层相同的金属。
接触插塞126可以包括具有低电阻率(例如，电阻率约50μΩ-cm、约40μΩ-cm、约30μΩ-cm、约20μΩ-cm或约10μΩ-cm)的导电材料，诸如如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、具有低电阻率的其他合适的导电材料以及其组合。扩散阻挡层128可以通过防止氧原子从ILD层118B扩散到接触插塞126来防止接触插塞126的氧化。在一些实施例中，扩散阻挡层128可以包括介电氮化物，诸如氮化硅(SixNy)、氮氧化硅(SiON)、碳氮化硅(SiCN)和其他合适的介电氮化物材料。
S/D接触结构120可以通过通孔130电连接到上层互连结构(未示出)、电源(未示出)和/或FET 100的其他元件。通孔130可以设置在S/D接触结构120上并且可以包括导电材料，诸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu和Pt。在一些实施例中，通孔130的导电材料是通过自下而上的方法形成的，这将在下面详细描述，因此，通孔130形成为没有粘合层(也称为“衬垫”或“胶层”)沿着通孔130的侧壁。在一些实施例中，通孔130可以使用六氟化钨(WF6)的前体气体形成，因此，通孔130可以包括具有氟原子杂质的钨。每个通孔130中氟原子杂质的浓度可以在原子总浓度的约1原子百分比到约10原子百分比的范围内。在一些实施例中，通孔130的底表面130b可以具有弯曲轮廓以增加通孔130和接触插塞126之间的接触面积，从而降低通孔130和接触插塞126之间的接触电阻。在一些实施例中，通孔130沿X轴的直径(或宽度)范围从约10nm到约20nm，以在S/D接触结构120和上覆互连结构(未示出)之间提供最佳接触面积，而不影响器件尺寸和制造成本。
在一些实施例中，通孔130可以被ILD层118C的掺杂区131围绕。掺杂区131可以包括具有比ILD层118C中的Si原子的原子半径更大的原子半径的原子的掺杂剂。例如，ILD层118C可以包括SiO2，并且ILD层118C的掺杂区131可以包括掺杂剂Ge原子或其他合适的掺杂剂原子，其原子半径大于Si原子的原子半径。掺杂剂原子被引入ILD层118C中以在通孔130的制造期间封闭通孔130和ILD层118C之间的界面处的任何间隙，这将在下面详细描述。在一些实施例中，每个掺杂区131可具有介于ILD层118C中原子总浓度的约1原子百分比至约10原子百分比范围内的掺杂剂浓度，以充分密封通孔130与ILD层118C之间的界面处的任何间隙。在一些实施例中，掺杂区131可以从通孔130的侧壁130s延伸从约1nm到约60nm范围的距离D1。换言之，掺杂区131的侧壁131与通孔130的侧壁130s间隔开距离D1。由于掺杂剂原子从掺杂区131迁移，ILD层118C的邻近掺杂区131的区域可以是未掺杂的或者可以具有小于ILD层118C中原子总浓度的约1原子百分比的掺杂剂浓度。
参考图1B，栅极结构112A-112C中的每个可以包括设置在鳍结构106上的栅极堆叠件132和设置在栅极堆叠件132上的栅极盖帽结构134。栅极堆叠件132可以包括(i)设置在鳍结构106上的界面氧化物(IO)层136，(ii)设置在IO层136上的高k(HK)栅极介电层138，(iii)设置在HK栅极介电层138上的WFM层140，(iv)设置在WFM层140上的氧阻挡层142，和(v)设置在氧阻挡层142上的栅极金属填充层144。
在一些实施例中，IO层136可以包括SiO2、氧化硅锗(SiGeOx)、氧化锗(GeOx)或其他合适的氧化物材料。在一些实施例中，HK栅极介电层138可包括(i)高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)和硅酸锆(ZrSiO2)，以及(ii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)氧化物，锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)，(iii)组合其，或(iv)其他合适的高k介电材料。如本文所用，术语“高k”是指高介电常数。在半导体器件结构和制造工艺领域，高k是指介电常数大于SiO2的介电常数(例如大于3.9)。
对于NFET 100，WFM层140可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、Al掺杂的Ti、Al掺杂的TiN、Al-掺杂的Ta、掺杂Al的TaN、其他合适的Al基的导电材料或其组合。对于PFET 100，WFM层140可以包括基本不含Al(例如，不含Al)的Ti基或Ta基氮化物或合金，例如氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)、钽金(Ta-Au)合金、钽铜(Ta-Cu)、其他合适的基本上不含铝导电材料或其组合。
氧阻挡层142可以防止WFM层140在上覆层(例如，栅极金属填充层144和/或栅极盖帽结构134)的处理过程中的氧化，并且可以包括Si、Ge、Ti、Al、Hf、Ta、Ni、Co、氧化硅(SiOx)、氧化锗(GeOx)、氧化钛(TiOx)、氧化铝(AlOx)、氧化铪(HfOx)、氧化钽(TaOx)、氧化镍(NiOx)、氧化钴(CoOx)、氧化铟(InOx)、氧化锌(ZnOx)、氧化锆(ZrOx)、氧化镁(MgOx)或能够阻止氧原子扩散到WFM层140中的其他合适的材料。防止WFM层140被氧化是因为氧化的WFM层140可以改变栅极堆叠件132的功函数值，并因此增加FET 100的阈值电压。在一些实施例中，氧阻挡层142可以包括范围从约1nm到约2nm的厚度。低于1nm的厚度，氧阻挡层142可能不足以防止WFM层140的氧化。另一方面，如果厚度大于2nm，则栅极金属填充层144的体积区域减小，因此增加栅极结构112A-112C的栅极电阻。
在一些实施例中，当氧气阻挡层142包括电介质和/或氧化物材料(诸如SiOx、GeOx、HfOx、TiOx、AlOx、TaOx、NiOx、CoOx、InOx、ZnOx、ZrOx和MgOx，或其他合适的介电材料和/或氧化物)时，氧气阻挡层142在WFM层140和/或栅极金属填充层144的顶面上方延伸，如图1B所示。另一方面，如图1C所示，当氧气阻挡层142包括金属材料(诸如Ti、铝、钽、镍和钴、或其他合适的金属材料)时，氧气阻挡层142与WFM层140和/或栅极金属填充层144的顶面基本上共面。氧阻挡层142的顶面相对于WFM层140和/或栅极金属填充层144的顶面的平坦度取决于在栅极堆叠件132的制造期间氧阻挡层142、WFM层140和栅极金属填充层144的材料的相对蚀刻速率，这将在下面详细描述。
在一些实施例中，栅极金属填充层144可以包括合适的导电材料，诸如钨(W)、钛(Ti)、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、铝(Al)、铱(Ir)、镍(Ni)、其他合适的导电材料或其组合。在一些实施例中，栅极金属填充层144可以包括基本上不含氟的金属层(例如，不含氟的W)，基本上不含氟的金属层可以包括小于约5原子百分比的离子、原子和/或分子形式的氟污染物的量。
在一些实施例中，栅极盖帽结构134可以包括设置在栅极堆叠件132上的导电栅极盖帽146和设置在导电栅极盖帽146上的绝缘栅极盖帽148。绝缘栅极盖帽148保护下面的导电栅极盖帽146和栅极堆叠件132在半导体器件的后续处理期间免于结构恶化和/或成分恶化。在一些实施例中，绝缘栅极盖帽148可以包括氮化物材料，诸如氮化硅，并且可以具有范围从约2nm到约10nm的厚度T1，以充分保护下面的导电栅极盖帽146和栅极堆叠件132。
导电栅极盖帽146在栅极堆叠件132和栅极接触结构154之间提供导电界面，以将栅极堆叠件132电连接到栅极接触结构154，而无需直接在栅极堆叠件132上或内部形成栅极接触结构154。栅极接触结构154不是直接在栅极堆叠件132上或内形成，以防止由于栅极接触结构154的形成使用的任何工艺材料的栅极堆叠件132污染，这将在下面详细描述。栅极堆叠件132的污染会导致器件性能的下降。因此，通过使用导电栅极盖帽146，栅极堆叠件132可以电连接到栅接触结构154而不损害栅极结构112A-112C的完整性。
在一些实施例中，当氧阻挡层142包括介电材料和/或氧化物时，导电栅极盖帽146可以包括设置在栅极堆叠件132上的生长促进层(GPL)150和设置在GPL 150上的蚀刻停止层(ESL)152，如图1B所示。GPL 150和ESL 152可以包括彼此不同的导电材料。在一些实施例中，GPL 150可以包括氮化物材料，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、其他合适的氮化物材料及其组合。在一些实施例中，ESL 152可以包括金属材料，诸如W、Ru、Ir、Mo、其他合适的金属材料以及其组合。在一些实施例中，ESL 152可以使用五氯化钨(WCl5)或六氯化钨(WCl6)的前体气体形成，因此，ESL 152可以包括具有氯原子杂质的钨。氯原子杂质的浓度范围可为每个ESL 152中原子总浓度的约1原子百分比至约10原子百分比。
如图1B所示，当氧阻挡层142包括电介质材料和/或氧化物时，GPL 150可以提供有利于ESL 152自下而上沉积的表面，因为电介质和/或氧化物材料可以抑制ESL 152的金属材料的自下而上沉积。在一些实施例中，当氧阻挡层142包括金属材料时，ESL 152可以使用自下而上的沉积工艺沉积在没有GPL 150的栅极堆叠件132上，如图1C所示，ESL 152可用作导电栅极盖帽146。自下向上沉积工艺选择性地将ESL 152直接或间接沉积在栅极堆叠件132上并防止ESL 152沉积在FET结构(诸如间隔件114和ILD层118A)上，其可以与随后形成的相邻结构(诸如S/D接触结构120)电短路。
ESL 152除了提供栅极堆叠件132和栅极接触结构154之间的导电界面之外，还可以控制栅极接触结构154的深度分布并防止栅极接触结构154延伸到栅极堆叠件132中。在一些实施例中，ESL 152可以具有约2nm到约15nm范围内的厚度T5，并且栅极接触结构154可以延伸到ESL 152中范围从约1nm到约10nm的距离D2，以充分控制栅极接触结构154的深度分布。为了防止栅极接触结构154延伸到GPL 150(图1B)或栅极堆叠件132(图1C)中，形成具有大于D2的厚度T5的ESL 152。
GPL 150可以包括诸如氮化物材料的材料，由于该材料，ESL 152的沉积选择性高于对于HK栅极介电层138和氧阻挡层142的介电和/或氧化物材料的沉积选择性。如本文所用，术语“沉积选择性”是指在相同沉积条件下在两种不同材料或表面上的沉积速率的比率。在一些实施例中，GPL 150可以具有跨越栅极堆叠件132的顶表面的非均匀厚度。HK栅极介电层138上的GPL 150的第一部分可以具有厚度T2，氧阻挡层142上的GPL 150的第二部分可以具有厚度T3，厚度T3可以大于厚度T2，栅极金属填充层144和WFM层140上的GPL 150的第三部分可以具有厚度T4，厚度T4可以大于厚度T2-T3。为了充分促进ESL 152自下而上的沉积，厚度T2-T4的范围可以从约1nm到约5nm。
栅极接触结构154可以包括衬垫156和设置在衬垫156上的接触插塞158。在一些实施例中，衬垫156可以包括氮化物材料，诸如TiN，并且接触插塞158可以包括类似于通孔130的导电材料。在一些实施例中，衬垫156可以包括Ti和TiN的双层并且接触插塞158可以包括W。在一些实施例中，衬垫156可以包括TaN，并且接触插塞158可以包括Ru。
在一些实施例中，代替在S/D区110B上方的通孔130和栅极结构112C上的栅极接触结构154，合并通孔接触结构160设置在S/D区110B和栅极结构112C上，如图1D所示。当FET100形成在逻辑器件区域和/或集成电路(未显示)的静态随机存取存储器(SRAM)器件区域中时，合并通孔接触结构160将S/D区110B和栅极结构112C彼此电连接并与上覆互连结构(未示出)电连接。合并通孔接触结构160可以包括衬垫162和设置在衬垫162上的接触插塞164。在一些实施例中，衬垫162和接触插塞164可以包括分别类似于衬垫156和接触插塞158的材料。
在一些实施例中，参考图1E，栅极接触结构154、栅极盖帽结构134和合并通孔接触结构160可以具有不同于图1B至图1E中所示的截面图。在一些实施例中，GPL 150可以具有带有凸起边缘的非共面顶面，如图1E所示，而不是图1B和图1D中所示的GPL 150的基本上共面的顶面。在一些实施例中，合并通孔接触结构160的部分可以设置在栅极结构112B上，如图1E所示。
图2是根据一些实施例的用于制造具有图1B中所示的截面图的FET 100的示例方法200的流程图。为了说明的目的，将参考用于制造如图3-图27所示的FET 100的示例制造工艺来描述图2所示的操作。图3-图27是根据一些实施例的在制造的各个阶段沿图1A的线A-A的FET 100的截面图。操作可以按照不同的顺序执行，也可以不执行，具体取决于特定应用。应当注意，方法200可能不会产生完整的FET 100。因此，应当理解，可以在方法200之前、期间和之后提供额外的工艺，并且一些其他工艺可能仅在本文中简要描述。图3-图27中的元件与上面描述的图1A-图1E中的元件具有相同的注释。
在操作205中，在衬底上的鳍结构上形成多晶硅结构和S/D区。例如，如图3所示，多晶硅结构312和S/D区110A-110B形成在鳍结构106上，鳍结构106形成在衬底104上。在后续处理中，可以在栅极替代工艺中替代多晶硅结构312以形成栅极结构112A-112C。在形成S/D区110A-110C之后，可以形成ESL 117A(在图1A中示出；为简单起见未在图3-图27中示出)和ILD层118A，以形成图3的结构。
参考图2，在操作210中，用栅极堆叠件代替多晶硅结构。例如，如参考图4-图5所描述的，多晶硅结构312被栅极堆叠件132代替。栅极堆叠件132的形成可以包括以下顺序操作：(i)用栅极堆叠件132的层-IO层136、HK栅介电层138、WFM层140、氧阻挡层142和栅极金属填充层144代替多晶硅结构312，如图4所示，以及(ii)蚀刻栅极堆叠件132的层以形成栅极盖帽开口566，如图5所示。
参考图2，在操作215中，在栅极堆叠件上形成栅极盖帽结构的GPL。例如，如参考图6-图9所描述的，GPL 150形成在栅极堆叠件132上。GPL 150的形成可以包括顺序操作：(i)在图5的结构上形成金属氮化物层650，如图6所示，(ii)在栅极盖帽开口566内的金属氮化物层650的部分上形成掩模层768(例如，光刻胶层或抗反射涂层)，如图7所示，(iii)蚀刻(例如，湿蚀刻)金属氮化物层650以形成金属氮化物层850，其顶面与栅极间隔件114和掩模层768的顶面基本上共面，如图8所示，(iv)从图8的结构中去除掩模层768，如图9所示，以及(v)选择性蚀刻金属氮化物层850的侧壁部分，该侧壁部分在图8结构的表面850s上方延伸以形成GPL 150，如图9所示。
金属氮化物层650的形成可以包括顺序操作：(i)使用定向沉积工艺在图5的结构上沉积金属层(未示出)，例如物理沉积工艺(PVD)和其他合适的定向沉积工艺，以及(ii)使用氨气(NH3)或氮气对沉积的金属层进行氮化工艺。金属氮化物层650形成为具有沿着栅极盖帽开口566的侧壁的厚度T6，并且具有在栅极金属填充层144上的大于厚度T6的厚度T7。金属氮化物层650的部分沿着栅极盖帽的侧壁开口566形成得比栅极金属填充层144上的那些更薄，以便于选择性地去除沿着侧壁的部分。
金属氮化物层850的侧壁部分的选择性蚀刻可以包括通过使用WCl5气体、O2气体和氩气或其他合适气体的原子层蚀刻(ALE)工艺进行蚀刻。在一些实施例中，ALE工艺的每个循环可包括以下连续周期：(i)第一蚀刻气体(例如，WCl5)流，(ii)利用氩气的第一吹扫工艺，(iii)第二蚀刻气体(例如，O2)气流，以及(iv)利用氩气的第二次吹扫工艺。在一些实施例中，用于蚀刻侧壁部分的ALE工艺可以包括顺序操作：(i)使用图32所示的ALE控制系统3200的训练模块3270预测蚀刻配方，(ii)基于预测的蚀刻配方，使用ALE控制系统3200的通信模块3272调整蚀刻设备(未示出)的工艺参数，(iii)基于调整后的工艺参数，用蚀刻设备蚀刻侧壁部分，(iv)利用测量系统(未示出)测量剩余侧壁部分的厚度，(v)将测量数据发送到ALE控制系统3200的存储器3274，(vi)利用ALE控制系统3200的分析模块3276分析测量数据，以确定是否剩余侧壁部分的厚度等于约零纳米，以及(vii)如果厚度等于约零纳米，使用ALE控制系统3200的处理器3278和/或通信模块3272结束蚀刻设备中的蚀刻过程，或者重复操作(i)-(vi)直到厚度等于约零纳米并且GPL 150形成，如图9所示。在一些实施例中，训练模块3270、通信模块3272、存储器3274、分析模块3276和处理器3278彼此有线连接或无线连接。在一些实施例中，蚀刻设备的工艺参数的调整可以包括调整蚀刻持续时间、蚀刻气体流量和/或蚀刻温度。
使用ALE控制系统3200的蚀刻配方的预测可以包括执行计算程序以：(i)分析从使用蚀刻设备对其他结构执行的先前蚀刻工艺收集的蚀刻工艺数据，以及(ii)基于分析的数据，利用在不同的蚀刻工艺参数(例如安瓿寿命、蚀刻室的温度和湿度、蚀刻室内的光吸收或光反射、蚀刻室内的压力、载气条件、蚀刻气体供应管长度等)预测蚀刻侧壁部分的蚀刻工艺特性(例如蚀刻速率、蚀刻持续时间)。计算机程序可包括一个或多个数学运算、模式识别程序、大数据挖掘程序或机器学习程序(诸如神经网络算法)，以分析蚀刻工艺数据(例如，安瓿寿命、蚀刻室寿命、有效蚀刻密度、有效蚀刻面积大小、蚀刻气体参数等)并预测蚀刻工艺特性。类似地，利用ALE控制系统3200对测量数据的分析可以包括执行计算程序。在一些实施例中，栅极堆叠件132上的金属氮化物层850的部分可以在ALE工艺期间被蚀刻并且可以被减薄到厚度T4，如图9所示。
参考图2，在操作220中，在GPL上形成栅极盖帽结构的ESL。例如，如图10所示，ESL152形成在GPL 150上。在一些实施例中，ESL 152的形成可以包括使用自下向上在约300℃至约550℃的温度和约15托至约40托的压力下使用WCl5前体气体进行沉积工艺。其他厚度、温度和压力范围在本公开的范围内。ESL 152的不含氟W的使用，防止下面的栅极堆叠件132由于氟污染而恶化。
参考图2，在操作225中，在ESL上形成栅极盖帽结构的绝缘栅极盖帽。例如，如图11所示，绝缘栅极盖帽148形成在ESL 152上。绝缘栅极盖帽148的形成可以包括顺序操作：(i)在图10的结构上沉积绝缘氮化物层(未示出)，以及(ii)在绝缘氮化物层上进行化学机械抛光(CMP)工艺以形成图11的结构。在形成绝缘栅极盖帽148之后，可以在图11的结构上形成ILD层118B。
参考图2，在操作230中，在S/D区上形成S/D接触结构。例如，如参考图12-图20所描述的，S/D接触结构120形成在S/D区110A-110B上。S/D接触结构120的形成可包括顺序操作：(i)穿过ILD层118A-118B在S/D区110A-110B上形成接触开口1280，如图12所示，(ii)在图12的结构上沉积介电氮化物层1328，如图13所示，(iii)从ILD层118B和S/D区110A-110B的顶表面选择性地蚀刻介电氮化物层1328的部分以形成扩散阻挡层128，如图14所示，(iv)在S/D区域110A-110B内形成硅化物层122，如图14所示，(v)在图14的结构上沉积金属层(未示出)，(vi)使用氨(NH3)或氮气对沉积的金属层进行氮化处理以形成金属氮化物层1524，如图15所示，(vii)形成掩模层1582(例如，光阻层或抗反射涂层)在接触开口1280内的金属氮化物层1524的部分上并且顶表面基本上共面与ILD层118B的顶面，如图15所示，(viii)从ILD层118B的顶面蚀刻金属氮化物层1524的部分以形成金属氮化物层1624，如图16所示，(ix)去除掩模层1582，如图16所示，(ix)使用类似于操作215中所描述的ALE工艺，选择性地蚀刻金属氮化物层1624的侧壁部分以形成金属氮化物层1724，如图17所示，(x)在图17的结构上执行清洁工艺(例如，基于氟的干蚀刻工艺)以从金属氮化物层1724的顶表面去除天然氧化物，(xi)在清洁后的图17的结构结构上沉积金属氮化物层1824，如图18所示，(xii)在金属氮化物层1824上沉积金属层1826，如图18所示，(xiii)在图18的结构上沉积金属层1926形成图19的结构，以及(xiv)对图19的结构进行CMP工艺以形成粘附层124和接触插塞126，如图20所示。粘附层124由双金属氮化物层1724和1824形成以形成基部，在硅化物层122上具有厚度T8，比具有厚度T9的侧壁部分更厚，如图20所示。
在一些实施例中，金属氮化物层1824可以在约400℃至约450℃的温度下使用ALD工艺沉积为约1nm至约2nm的厚度。其他厚度和温度范围在本公开的范围内。在一些实施例中，金属氮化物层1824可包括与金属氮化物层1724中包含的金属相似或不同的金属。在一些实施例中，金属层1826可包含与金属层1926中包含的金属相似或不同的金属。在形成S/D接触结构120之后，可以在图20的结构上形成ESL 117B并且可以在ESL 117B上形成ILD层118C。
参考图2，在操作235中，在S/D接触结构上形成通孔。例如，如参考图21-图25，在S/D接触结构120上形成通孔130。通孔130的形成可以包括顺序操作：(i)使用各向同性蚀刻工艺在接触插塞126上形成通孔开口2184，如图21所示，(ii)在通孔开口2184内沉积金属层2230，如图22所示，(iii)在图22的结构上大致共形地沉积胶层2386，如图23所示，(iv)在胶层2386上沉积金属层2388，如图23所示，(v)在图23的结构上进行CMP工艺以形成通孔130，如图24所示，(vi)在图24的结构上形成图案化掩模层2590(例如，光刻胶层)，如图25所示，(vii)通过掩模层2590中的开口2592注入掺杂剂形成掺杂区131，如图25所示，以及(vii)去除图案化的掩模层2590。
在一些实施例中，金属层2230可以使用WF6和H2前体气体在约250℃至约300℃范围内的温度和约2托至约约10托范围内的压力下使用自下而上的沉积工艺来沉积。其他厚度、温度和压力范围在本公开的范围内。可以使用WF6和H2前体气体在约250℃至约300℃范围内的温度和约2托至约10托范围内的压力下沉积胶层2386，以促进厚度范围为约3nm至约5nm的金属层2388的沉积。其他厚度、温度和压力范围在本公开的范围内。
参考图2，在操作240中，在栅极结构上形成栅极接触结构。例如，如参考图26-图27所描述的，栅极接触结构154形成在栅极结构112A-112B上。栅极接触结构154的形成可以包括以下顺序操作：(i)形成延伸到ESL 152中的接触开口2694，如图26所示，(ii)在图26的结构上沉积衬垫156的材料，(iii)在沉积的衬垫156的材料上沉积接触插塞158的材料，以及(iv)对沉积的衬垫156和接触插塞158的材料进行CMP工艺以形成衬垫156和接触插塞158，如图27所示。
图28是根据一些实施例的用于制造具有图1D中所示的截面图的FET 100的示例方法2800的流程图。出于说明的目的，将参考用于制造如图3-图25和图29-图31所示的FET100的示例制造工艺来描述图28所示的操作。图3-图25和图29-图31是根据一些实施例的在制造的各个阶段沿图1A的线A-A的FET 100的截面图。操作可以按照不同的顺序执行，也可以不执行，具体取决于特定应用程序。应当注意，方法2800可能不会产生完整的FET 100。因此，应当理解，可以在方法2800之前、期间和之后提供额外的工艺，并且一些其他工艺可能仅在本文中简要描述。图3-图25和图29-图31与上面描述的图1A-图1E中的元件具有相同的注释。
参考图28，操作2805-2830类似于图2的操作205-230。在操作2830之后，形成类似于图20的结构的结构。
参考图28，在操作2835中，在S/D接触结构中的第一个上形成通孔。例如，如图29所示，在源/漏区110A上形成的源/漏接触结构120上形成具有围绕掺杂区131的通孔130。可以在类似于操作235的操作中形成通孔130和掺杂区131。
参考图28，在操作2840中，在栅极结构中的第一个上形成栅极接触结构并且在S/D接触结构中的第二个上和在栅极结构的第二个上形成合并通孔接触结构。例如，如参考图30-图31所描述的，同时形成栅极接触结构154和合并通孔接触结构160。栅极接触结构154和合并通孔接触结构160的形成可以包括顺序操作：(i)形成接触开口2694和3094，如图30所示，(ii)在图30的结构上沉积衬垫156和162的材料，(iii)在衬垫156和162的沉积材料上沉积接触插塞158和164的材料，以及(iv)对沉积的衬垫156和162材料以及接触插塞158和164执行CMP工艺，以形成衬垫156和162以及接触插塞158和164，如图31所示。
本公开提供具有栅极盖帽结构(在栅极结构中)的示例半导体器件(例如，finFET、全环栅(GAA)FET和/或MOSFET)。此外，本公开提供了形成这样的半导体器件的示例方法，该半导体器件在栅极结构和穿过栅极盖帽结构形成的栅极接触结构之间具有减小的接触电阻。栅极盖帽结构在栅极结构和栅极接触结构之间提供导电界面，同时在半导体器件的制造过程中保护栅极结构的完整性。
在一些实施例中，每个栅极结构可以包括具有高k栅极介电层、功函数金属(WFM)层、氧阻挡层和栅极金属填充层的栅极堆叠件。在一些实施例中，栅极盖帽结构可以包括设置在栅极堆叠件上的导电栅极盖帽和设置在导电栅极盖帽上的绝缘栅极盖帽。导电栅极盖帽在栅极堆叠件和栅接触结构之间提供导电界面以将栅极堆叠件电连接到栅接触结构，而不直接在栅极堆叠件上或栅极堆叠件内形成栅接触结构。栅极接触结构不直接形成在栅极堆叠件之上或之内，以防止栅极堆叠件被用于形成栅极接触结构的任何工艺材料污染。栅极堆叠件的污染会导致器件性能的下降。因此，通过使用导电栅极盖帽，栅极堆叠件可以电连接到栅接触结构而不损害栅极结构的完整性。
在一些实施例中，绝缘栅极盖帽保护下面的导电栅极盖帽和栅极堆叠件在半导体器件的后续工艺期间免于结构和/或成分恶化。在一些实施例中，导电栅极盖帽可以包括设置在栅极堆叠件上的生长促进层(GPL)和设置在GPL上的蚀刻停止层(ESL)。GPL和ESL可以包括彼此不同的导电材料。除了在栅极堆叠件和栅极接触结构之间提供导电界面之外，GPL还提供有利于ESL自下向上沉积的表面。在没有GPL的情况下，ESL可能无法选择性地沉积在栅极堆叠件上，而是可能沉积在FET结构上，该结构会与随后形成的相邻结构(例如源/漏(S/D)接触结构)发生电短路。GPL可以包括这样一种材料，其中ESL的沉积选择性高于栅极堆叠件的一种或多种材料(例如，高k栅极介电层和氧阻挡层的介电材料)的沉积选择性。换句话说，ESL在GPL上的沉积速率比在栅极堆叠件上的沉积速率高。ESL控制栅极接触结构的深度分布并防止栅极接触结构延伸到栅极堆叠件中，此外还提供栅极堆叠件和栅极接触结构之间的导电界面。
在一些实施例中，半导体器件包括衬底、设置在衬底上的鳍结构、设置在鳍结构上的源/漏(S/D)区以及设置在鳍结构上的栅极结构，该栅极结构与S/D区相邻。栅极结构包括设置在鳍结构上的栅极堆叠件和设置在栅极堆叠件上的栅极盖帽结构。栅极盖帽结构包括设置在栅极堆叠件上的导电栅极盖帽和设置在导电栅极盖帽上的绝缘栅极盖帽。半导体器件还包括设置在栅极堆叠件上方的第一接触结构。第一接触结构的部分设置在栅极盖帽结构内并且通过导电栅极盖帽的部分与栅极堆叠件分离。
在上述半导体器件中，导电栅极盖帽包括设置在栅极堆叠件上的生长促进层(GPL)和设置在生长促进层上的蚀刻停止层(ESL)。
在上述半导体器件中，生长促进层包括用于蚀刻停止层具有比包括在栅极堆叠件中的介电材料更高的沉积选择性的材料。
在上述半导体器件中，第一接触结构的部分设置在蚀刻停止层内。
在上述半导体器件中，第一接触结构的部分通过生长促进层与栅极堆叠件分离。
在上述半导体器件中，第一接触结构的部分通过蚀刻停止层的部分与生长促进层分离。
在上述半导体器件中，导电栅极盖帽包括设置在栅极堆叠件上的金属氮化物层和设置在金属氮化物层上的金属层。
在上述半导体器件中，栅极堆叠件包括延伸到导电栅极盖帽中的氧阻挡层。
在上述半导体器件中，导电栅极盖帽由栅极堆叠件的栅极介电层围绕。
在上述半导体器件中，还包括：第二接触结构，设置在源/漏区上；层间介电(ILD)层，设置在第二接触结构上；掺杂区，位于层间介电层内；和通孔，设置在层间介电层内并由掺杂区围绕。
在上述半导体器件中，掺杂区包括具有第一原子半径的第一组半导体原子和具有大于第一原子半径的第二原子半径的第二组半导体原子。
在一些实施例中，半导体器件包括衬底、设置在衬底上的鳍结构、设置在鳍结构上的第一和第二源/漏(S/D)区、设置在第一和第二S/D区上的第一和第二S/D接触结构、以及设置在鳍结构上的第一和第二栅极结构。第一和第二栅极结构中的每个包括栅极堆叠件和栅极盖帽结构，栅极盖帽结构包括导电栅极盖帽和绝缘栅极盖帽。该半导体器件还包括设置在第一源极接触结构上和第一栅极结构的栅极堆叠件上方的合并通孔接触结构。合并的通孔接触结构的部分设置在第一栅极结构的栅极盖帽结构内。
在上述半导体器件中，第一栅极结构的导电栅极盖帽包括生长促进层(GPL)和蚀刻停止层(ESL)。
在上述半导体器件中，合并通孔接触结构的部分设置在蚀刻停止层内并且通过生长促进层与第一栅极结构的栅极堆叠件分离。
在上述半导体器件中，还包括：层间介电(ILD)层，设置在第一源/漏接触结构和第二源/漏接触结构上；掺杂区，位于层间介电层内；和通孔，设置在第二源/漏接触结构上并且由掺杂区围绕。
在上述半导体器件中，还包括设置在第二栅极结构的栅极堆叠件上方的栅极接触结构，其中，栅极接触结构的部分设置在第二栅极结构的栅极盖帽结构内。
在一些实施例中，一种方法包括在衬底上形成鳍结构，在鳍结构上形成源/漏(S/D)区，在鳍结构上形成多晶硅结构，用栅极堆叠件代替多晶硅结构，在栅极堆叠件上形成导电栅极盖帽，在栅极堆叠件上形成绝缘栅极盖帽，在源/漏区上形成接触结构，在接触结构上形成通孔，其中形成通孔包括形成通孔周围的掺杂区。
在上述方法中，形成导电栅极盖帽包括：在栅极堆叠件上形成生长促进层(GPL)；和在生长促进层上形成蚀刻停止层(ESL)。
在上述方法中，形成导电栅极盖帽包括：在栅极堆叠件上沉积金属氮化物层；蚀刻金属氮化物层的侧壁部分；和在金属氮化物层上沉积金属层。
在上述方法中，形成绝缘栅极盖帽包括在导电栅极盖帽上沉积绝缘氮化物层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替代以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍结构，设置在所述衬底上；
源/漏(S/D)区设置在所述鳍结构上；
栅极结构，邻近所述源/漏区设置在相邻鳍结构上，
其中，所述栅极结构包括设置在所述鳍结构上的栅极堆叠件和设置在所述栅极堆叠件上的栅极盖帽结构，以及
其中，所述栅极盖帽结构包括设置在所述栅极堆叠件上的导电栅极盖帽和设置在所述导电栅极盖帽上的绝缘栅极盖帽；以及
第一接触结构，设置在所述栅极堆叠件上方，其中，所述第一接触结构的部分设置在所述栅极盖帽结构内并且通过所述导电栅极盖帽的部分与所述栅极堆叠件分离。
2.根据权利要求1所述的半导体器件，其中，所述导电栅极盖帽包括设置在所述栅极堆叠件上的生长促进层(GPL)和设置在所述生长促进层上的蚀刻停止层(ESL)。
3.根据权利要求2所述的半导体器件，其中，所述生长促进层包括用于所述蚀刻停止层具有比包括在所述栅极堆叠件中的介电材料更高的沉积选择性的材料。
4.根据权利要求2所述的半导体器件，其中，所述第一接触结构的所述部分设置在所述蚀刻停止层内。
5.根据权利要求2所述的半导体器件，其中，所述第一接触结构的所述部分通过所述生长促进层与所述栅极堆叠件分离。
6.根据权利要求2所述的半导体器件，其中，所述第一接触结构的所述部分通过所述蚀刻停止层的部分与所述生长促进层分离。
7.根据权利要求1所述的半导体器件，其中，所述导电栅极盖帽包括设置在所述栅极堆叠件上的金属氮化物层和设置在所述金属氮化物层上的金属层。
8.根据权利要求1所述的半导体器件，其中，所述栅极堆叠件包括延伸到所述导电栅极盖帽中的氧阻挡层。
9.一种半导体器件，包括：
衬底；
鳍结构，设置在所述衬底上；
第一源/漏(S/D)区和第二源/漏区，设置在所述鳍结构上；
第一源/漏接触结构和第二源/漏接触结构，分别设置在所述第一源/漏区和所述第二源/漏区上；
第一栅极结构和第二栅极结构，设置在所述鳍结构上，其中，所述第一栅极结构和所述第二栅极结构中的每个包括栅极堆叠件和栅极盖帽结构，所述栅极盖帽结构包括导电栅极盖帽和绝缘栅极盖帽；以及
合并通孔接触结构，设置在所述第一S/D接触结构上和所述第一栅极结构的所述栅极堆叠件上方，其中，所述合并通孔接触结构的部分设置在所述第一栅极结构的所述栅极盖帽结构内。
10.一种制造半导体器件的方法，包括：
在衬底上形成鳍结构；
在所述鳍结构上形成源/漏(S/D)区；
在所述鳍结构上形成多晶硅结构；
用栅极堆叠件代替所述多晶硅结构；
在所述栅极堆叠件上形成导电栅极盖帽；
在所述栅极堆叠件上形成绝缘栅极盖帽；
在所述S/D区上形成接触结构；以及
在所述接触结构上形成通孔，其中，所述形成所述通孔包括形成围绕所述通孔的掺杂区。
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