CN118073419A - 半导体元件及其制造方法 - Google Patents

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CN118073419A
CN118073419A CN202410250859.1A CN202410250859A CN118073419A CN 118073419 A CN118073419 A CN 118073419A CN 202410250859 A CN202410250859 A CN 202410250859A CN 118073419 A CN118073419 A CN 118073419A
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黄健宾
陈笋弘
林毓纯
黄鑫
吴家伟
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Fujian Jinhua Integrated Circuit Co Ltd
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Fujian Jinhua Integrated Circuit Co Ltd
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Abstract

本发明公开了一种半导体元件及其制造方法。半导体元件包括源极结构、栅极导电层、凹槽、栅极介质层、沟道层、绝缘层以及漏极结构。栅极导电层设置于源极结构上，其中栅极导电层由下而上依序包括第一导体层、阻障层以及第二导体层。凹槽贯穿设置于栅极导电层中。栅极介质层设置于栅极导电层朝向凹槽的侧面。沟道层设置于凹槽中，其中沟道层设置于栅极介质层远离栅极导电层的侧面以及凹槽的底部。绝缘层设置于凹槽中，漏极结构设置于绝缘层上，其中沟道层围绕绝缘层及部分漏极结构，且沟道层的端部及绝缘层的端部分别与漏极结构直接接触。

Description

半导体元件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体元件及其制造方法。
背景技术
半导体集成电路的技术随着时间不断地进步成长，每个新世代制造工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各晶片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提高，当然也就使得各元件几何尺寸需越来越小。由于传统的平面式(planar)金氧半导体(metal-oxide-semiconductor，MOS)晶体管制造工艺难以持续微缩，故业界已提出以立体或非平面(non-planar)式晶体管元件来取代传统的平面式晶体管元件，从而缩小晶体管元件的几何尺寸或/及提高晶体管元件的操作表现。
发明内容
本发明提供了一种半导体元件及其制造方法，特别是一种包括垂直式通道结构的半导体元件及其制造方法。
根据本发明一实施例所提供的半导体元件，包括源极结构、栅极导电层、凹槽、栅极介质层、沟道层、绝缘层以及漏极结构。栅极导电层设置于源极结构上，其中栅极导电层由下而上依序包括第一导体层、阻障层以及第二导体层。凹槽贯穿设置于栅极导电层中。栅极介质层设置于栅极导电层朝向凹槽的侧面。沟道层设置于凹槽中，其中沟道层设置于栅极介质层远离栅极导电层的侧面以及凹槽的底部。绝缘层设置于凹槽中，漏极结构设置于绝缘层上，其中沟道层围绕绝缘层及部分漏极结构，且沟道层的端部及绝缘层的端部分别与漏极结构直接接触。
根据本发明另一实施例所提供的半导体元件，包括源极结构、栅极导电层、凹槽、栅极介质层、沟道层、绝缘层以及漏极结构。栅极导电层设置于源极结构上，其中栅极导电层由下而上依序包括阻障层、第一功函数调整层、导体层以及第二功函数调整层。凹槽贯穿设置于栅极导电层中。栅极介质层设置于栅极导电层朝向凹槽的侧面。沟道层设置于凹槽中，其中沟道层设置于栅极介质层远离栅极导电层的侧面以及凹槽的底部。绝缘层设置于凹槽中，漏极结构设置于绝缘层上，其中沟道层围绕绝缘层及部分漏极结构，且沟道层的端部及绝缘层的端部分别与漏极结构直接接触。
根据本发明又一实施例所提供的半导体元件的制造方法，包括以下步骤。形成源极结构。形成栅极导电层于源极结构上，其中栅极导电层包括至少三层材料层，三层材料层包括至少一导体层以及至少一阻障层。形成凹槽贯穿于栅极导电层中。形成栅极介质层于栅极导电层朝向凹槽的侧面。形成沟道层于凹槽中，其中沟道层设置于栅极介质层远离栅极导电层的侧面以及凹槽的底部。形成绝缘层于凹槽中。形成漏极结构于绝缘层上。其中沟道层围绕绝缘层及部分漏极结构，且沟道层的端部及绝缘层的端部分别与漏极结构直接接触。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请提供的半导体元件及其制造方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
所附图示提供对于本发明实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图12为本发明一实施例的半导体元件的制造方法步骤示意图；
图13为本发明另一实施例的半导体元件的剖面示意图；
图14为本发明又一实施例的半导体元件的栅极导电层的剖面示意图。
附图标记说明：
10： 衬底；
10a： 表面；
12： 导电结构；
14： 介质层；
16： 导电结构；
18： 源极结构；
22： 第一介质层；
24： 栅极导电层；
26： 硬掩模层；
28： 间隙；
30： 介质层；
32： 第二介质层；
34： 介质层；
36： 图案化光刻胶层；
38： 凹槽；
40： 凹槽；
42： 栅极介质层；
44： 沟道层；
46： 绝缘层；
52： 漏极结构；
60： 间隙；
124： 栅极导电层；
224： 栅极导电层；
16a： 阻障层；
16b： 导体层；
18a： 阻障层；
18b： 导体层；
18c： 阻障层；
18d： 半导体层；
24’： 栅极材料层；
24a： 第一导体层；
24b： 阻障层；
24c： 第二导体层；
32a： 介质层；
32b： 介质层；
42a： 垂直部；
42b： 水平部；
44a： 第一沟道层；
44b： 第二沟道层；
52’： 漏极材料层；
52a： 半导体层；
52b： 阻障层；
52c： 导体层；
124a： 阻障层；
124b： 第一功函数调整层；
124c： 导体层；
124d： 第二功函数调整层；
124e： 导体层；
D1： 第一方向；
D2： 第二方向；
D3： 第三方向；
E1： 端部；
E2： 端部；
E3： 端部；
S1： 侧面；
S2： 侧面；
S3： 表面；
S4： 表面；
T1： 厚度；
T2： 厚度。
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的图示，详细说明本发明的技术方案以及所欲达成的功效。本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
本说明书附图中的多张图式只绘出半导体元件的一部分，图中各部件的数量及尺寸仅作为示意，并非用来限制本发明的范围。本说明书是以图式所示上下方位为基准来描述半导体元件的组成部件之间的位置关系以及定义组成部件的上部、顶部、顶端部、下部、底部、底端部等部分。本领域具有通常知识者皆应能理解其是指物件之相对位置而言，因此皆可以翻转而呈现相同之构件，此皆应同属本说明书所发明之范围。
为了便于说明及帮助理解本发明之半导体元件，图中示出了第一方向D1、第二方向D2和第三方向D3等空间参考方向，其中第二方向D2和第三方向D3大致上平行于衬底10的表面10a，第一方向D1大致上垂直于衬底10的表面10a。本文中第一方向D1也可被称为垂直方向，第二方向D2和第三方向D3也可被称为水平方向。
本文中“形成”或“设置”等描述方式泛指通过适合的半导体制造工艺对衬底10或材料层进行加工而于其中或其上获得半导体元件的组成部件，其中涉及的半导体制造工艺可包括成膜工艺、蚀刻工艺、化学机械抛光工艺、离子布植工艺、扩散工艺、清洗工艺，但不限于此。举例来说，成膜工艺可包括热生成、溅镀、蒸镀、物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、磊晶生长、电镀，但不限于此。蚀刻工艺可包括湿式蚀刻、干式蚀刻，但不限于此。
图1至图12为本发明一实施例的半导体元件的制造方法的步骤示意图。请参考图1，首先提供一衬底10，衬底10可以是任何适用于制造半导体元件的衬底，例如是硅(Si)衬底、磊晶硅(epi-Si)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底，或硅覆绝缘(silicon-on-insulator,SOI)衬底，但不限于此。接着，通过半导体制造工艺在衬底10上依序形成导电结构12、介质层14及设置在介质层14中的导电结构16，其中导电结构16与导电结构12直接接触。导电结构12例如是源极讯号线，沿着水平方向(例如第二方向D2)延伸。导电结构16例如是导电插塞，沿着垂直方向(即第一方向D1)穿过介质层14而与导电结构16直接接触，并且顶部自介质层14显露出来。介质层14包括电介质材料，适用的电介质材料可包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)电介质材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数电介质材料(porous low-kdielectric material)、有机高分子电介质材料，或者上述材料之组合，但不限于此。根据本发明一实施例，介质层14的材料包括氧化硅(SiO2)。导电结构12和导电结构16分别可包括金属导电材料、非金属导电材料，或其组合。适用的金属导电材料例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)，或前述金属之化合物、合金，及/或复合层，但不限于此。适用的非金属导电材料例如非晶硅(amorphous silicon)、多晶硅(poly silicon)或含掺杂硅(dopedsilicon)，但不限于此。根据本发明一实施例，导电结构12还可选择性包括阻障层(图未示)，例如氮化钛(TiN)，设置在导电结构12的底面和衬底10之间。导电结构16主要包括导体层16b，并且可选择性包括沿着导体层16b的侧壁和底面而介于导体层16b和介质层14以及导体层16b和导电结构12之间的阻障层16a。在一些实施例中，导电结构12和导体层16b可包括相同材料，例如钨(W)，但不限于此。阻障层16a的材料例如可包括氮化钛(TiN)，或者钛(Ti)与氮化钛(TiN)所形成的复合层，例如钛/氮化钛(Ti/TiN)，但不限于此。在一些实施例中，导电结构12和衬底10之间可包括其他介质层以及设置在其中的电路元件(图未示)。
请继续参考图1。接着形成源极结构18覆盖介质层14以及导电结构16从介质层14显露出来的顶面。源极结构18可包括金属导电材料、非金属导电材料，或其组合，其中适用的金属导电材料或非金属导电材料请参考前文导电结构16适用的材料，在此不再重述。根据本发明一实施例，源极结构18包括导体层18b和半导体层18d，并且可选择性地包括分别沿着导体层18b下表面和上表面设置的阻障层18a和阻障层18c。导体层18b的材料可包括钨(W)，阻障层18a和阻障层18c的材料可包括氮化钛(TiN)或者钛(Ti)与氮化钛(TiN)所形成的复合层，例如钛/氮化钛(Ti/TiN)，半导体层18d的材料可包括非晶硅、多晶硅、含掺杂硅等含硅半导体材料，但不限于此。
请继续参考图1。接着可选择性地形成第一介质层22于源极结构18上，第一介质层22包括电介质材料，适用的电介质材料可参考前文介质层14适用的材料，在此不再重述。根据本发明一实施例，第一介质层22的材料包括氧化硅(SiO2)。
请继续参考图1。接着可依序形成栅极材料层24’以及硬掩模层26于第一介质层22，栅极材料层24’包括至少三层材料层，前述三层材料层包括至少一导体层以及至少一阻障层，前述至少一导体层例如是图1中的第一导体层24a及第二导体层24c，前述至少一阻障层例如是图1中的阻障层24b。详细来说，栅极材料层24’由下而上依序包括第一导体层24a、阻障层24b以及第二导体层24c，然而，其仅为例示，本发明不限于此。硬掩模层26的材料可包括电介质材料，例如氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)，但不限于此。根据本发明一实施例，硬掩模层26的材料包括氧化硅(SiO2)。
请参考图2。接着对栅极材料层24’进行图案化工艺，以形成栅极导电层24于源极结构18上，在此，栅极导电层24是通过第一介质层22设置于源极结构18上。根据本发明一实施例，图案化栅极材料层24’的步骤可包括进行光刻工艺以在硬掩模层26上形成图案化光刻胶层(图未示)，然后用图案化光刻胶层为遮罩对硬掩模层26进行蚀刻，将图案转移至硬掩模层26中，接着以硬掩模层26为遮罩对栅极材料层24’进行蚀刻，进一步将图案转移至栅极材料层24’中，获得栅极导电层24。如图2所示，栅极导电层24的顶面上可包括剩余的硬掩模层26。在本实施例中，栅极导电层24的数量为三个，两相邻栅极导电层24之间具有间隙28，但栅极导电层24的数量不限于此，可依实际需求弹性调整。
由于栅极导电层24是藉由对栅极材料层24’进行图案化工艺而获得，因此，栅极导电层24的材料层与栅极材料层24’相同，亦即栅极导电层24包括至少三层材料层，前述三层材料层包括至少一导体层以及至少一阻障层，在本实施例中，栅极导电层24由下而上依序包括第一导体层24a、阻障层24b以及第二导体层24c，然而，其仅为例示，本发明不限于此。第一导体层24a的材料可包括硅、金属或其组合。阻障层24b的材料包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合。第二导体层24c的材料包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合。关于适用于第一导体层24a、阻障层24b以及第二导体层24c的材料，于图12有更详细的说明。
请参考图3。接着，形成介质层30于栅极导电层24上，其中介质层30共形地(conformally)覆盖第一介质层22的顶面、栅极导电层24的侧壁和硬掩模层26的侧壁及顶面，并填满栅极导电层24之间的间隙28。介质层30优选是通过原子层沉积(ALD)工艺形成而具有优良的阶梯覆盖能力，有利于填满栅极导电层24之间的间隙28。然后于介质层30上形成介质层32a并填满表面形貌中相对于栅极导电层24凹陷的部分。介质层30的材料可包括绝缘材料，适用的绝缘材料可包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)或者上述材料之组合，但不限于此。根据本发明一实施例，介质层30的材料包括氧化硅(SiO2)。介质层32a可包括电介质材料，适用的电介质材料可参考前文介质层14适用的材料，在此不再重述。根据本发明一实施例，介质层32a的材料包括氧化硅(SiO2)。
请参考图4。接着，进行抛光工艺移除栅极导电层24上方的介质层32a、介质层30和硬掩模层26，使栅极导电层24的顶面显露出来，此时，栅极导电层24的顶面与介质层32a的顶面大致齐平。
请参考图5及图6。接着，接着对栅极导电层24进行图案化工艺，以形成凹槽40贯穿栅极导电层24中。如图5所示，根据本发明一实施例，图案化栅极导电层24的步骤可包括依序形成介质层32b、介质层34全面性地覆盖栅极导电层24以及介质层32a，并进行光刻工艺以在介质层34上形成图案化光刻胶层36。介质层32b的材料可与介质层32a的材料相同而共同构成第二介质层32，亦即藉由图5的步骤，可形成第二介质层32于栅极导电层24上，在此以虚线绘示出介质层32b与介质层32a的界线，由于介质层32b与介质层32a的材料相同，在实务上可能无法观察到此界线。介质层34在此为单层结构，但不限于此，在一些实施例中，介质层34可为多层结构，例如可包括非晶硅炭层、氮氧化硅层、氧化硅层及/或光阻层等。图案化光刻胶层36中定义多个凹槽38，每一凹槽38对应一栅极导电层24。
如图6所示，接着，用图案化光刻胶层36为遮罩进行蚀刻，将图案转移至介质层34中，接着以介质层34为遮罩进行蚀刻，移除第二介质层32的一部分以及栅极导电层24的一部分以形成凹槽40，并使第一介质层22的顶部于凹槽40内显露出来。
请参考图7。接着，依序形成栅极介质层42与第一沟道层44a共形地覆盖第二介质层32的顶面以及凹槽40的侧壁和底部。栅极介质层42可以是由单层或多层电介质材料所构成，适用的电介质材料可包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高电介常数(high-k)电介质材料例如氧化铪(HfO2)、氧化铪硅(HfSiO4)、铪氧氮化硅(HfSiON)、氧化铝(AlO)氧化锌(ZrO2)、氧化钛(TiO2)等金属氧化物电介质，或者上述材料的组合，但不限于此。根据本发明一实施例，栅极介质层42包括HfO2:Al2O3(HAO)。第一沟道层44a的材料可包括半导体材料，例如非晶硅、多晶硅、含掺杂硅等含硅半导体材料，或者包括氧化铟镓锌(Indium-Gallium-Zinc Oxide,IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide,IZO)、氧化镓锌(Gallium-Zinc Oxide,GZO)、氧化锌锡(Zinc-TinOxide,ZTO)、氧化铟镓(IGO)、氧化铟锡锌(ITZO)或氧化铟锡(Indium-TinOxide,ITO)等金属氧化物半导体材料，但不限于此。根据本发明一实施例，第一沟道层44a可包括氧化铟镓锌(IGZO)。
请参考图8。接着，进行蚀刻工艺移除凹槽40外的第一沟道层44a和栅极介质层42以及凹槽40底部的第一沟道层44a、栅极介质层42和第一介质层22，直到凹槽40外的第二介质层32的顶部显露出来，且凹槽40内半导体层18d的顶部显露出来，在这个过程中，位于凹槽40的侧壁的第一沟道层44a也会部分被移除，而使第一沟道层44a在水平方向(例如第二方向D2)上的厚度T1减薄为厚度T2。剩余的栅极介质层42位于栅极导电层24朝向凹槽40的侧面S1，剩余的第一沟道层44a位于栅极介质层42上。换句话说，藉由图7、图8的步骤，可形成栅极介质层42于栅极导电层24朝向凹槽40的侧面S1，且栅极介质层42具有L型剖面。
请参考图9。接着，形成第二沟道层44b共形地覆盖第二介质层32的顶面以及凹槽40的侧壁和底面。第二沟道层44b的材料可与第一沟道层44a的材料相同而共同构成沟道层44，在此以虚线绘示出第一沟道层44a与第二沟道层44b的界线，由于第一沟道层44a与第二沟道层44b的材料相同，在实务上可能无法观察到此界线。藉由图7至图9的步骤，可形成沟道层44于凹槽40中，其中沟道层44设置于栅极介质层42远离栅极导电层24的侧面S2以及凹槽40的底部。
请继续参考图9。接着，形成绝缘层46于凹槽40中，可包括以下步骤。首先，形成绝缘材料全面性地覆盖沟道层44并填满凹槽40，接着可对绝缘材料进行回蚀刻工艺而移除绝缘材料的一部分，包括移除凹槽40外的绝缘材料使沟道层44的顶部显露出来，以及移除凹槽40内的部分绝缘材料，而获得位于凹槽40内的绝缘层46。在本实施例中，绝缘层46的顶面在垂直方向(即第一方向D1)上低于第二介质层32的顶面，且绝缘层46的顶面在垂直方向上低于凹槽40内的沟道层44的顶端。绝缘层46适用的绝缘材料可参考前文介质层30适用的材料，在此不再重述。根据本发明一实施例，绝缘层46的材料包括氧化硅(SiO2)。
请参考图10至图12。接着，形成漏极结构52于绝缘层46上。漏极结构52可包括金属导电材料、非金属导电材料，或其组合，其中适用的金属导电材料或非金属导电材料请参考前文导电结构16适用的材料，在此不再重述。根据本发明一实施例，漏极结构52包括半导体层52a和导体层52c，并且可选择性地包括沿着导体层52c下表面的阻障层52b。导体层52c的材料可包括钨(W)，阻障层52b的材料可包括氮化钛(TiN)或者钛(Ti)与氮化钛(TiN)所形成的复合层，例如钛/氮化钛(Ti/TiN)，半导体层52a的材料可包括多晶硅，但不限于此。
形成漏极结构52于绝缘层46上可包括以下步骤。请参考图10，首先，形成半导体材料全面性地覆盖沟道层44并填满凹槽40，然后进行抛光工艺移除凹槽40外且位于第二介质层32上方的半导体材料以及第二沟道层44b，而使位于凹槽40内的半导体材料与第二介质层32的顶面大致齐平，而获得位于凹槽40内的半导体层52a。
请参考图11。接着，依序形成阻障层52b及导体层52c于第二介质层32及半导体层52a上，以获得漏极材料层52’。请参考图12。接着，对漏极材料层52’进行图案化工艺，以形成漏极结构52于绝缘层46上。根据本发明一实施例，图案化漏极材料层52’的步骤可包括在漏极材料层52’上依序形成硬掩模层(图未示)以及图案化光刻胶层(图未示)，然后用图案化光刻胶层为遮罩进行蚀刻，将图案转移至硬掩模层中，接着以硬掩模层为遮罩进行蚀刻，进一步将图案转移至漏极材料层52’中，获得漏极结构52。在一些实施例中，可在显露出第二介质层32后进行过蚀刻，以确保漏极结构52之间无残留的漏极材料层52’，因此第二介质层32显露出来表面S3会低于被第二介质层32漏极结构52覆盖住的表面S4。在本实施例中，漏极结构52的数量为三个，两相邻漏极结构52之间具有间隙60，漏极结构52的数量是对应栅极导电层24的数量，可依据栅极导电层24的数量适应调整。完成此步骤后，即获得本发明之半导体元件。
请继续参考图12。本发明的半导体元件包括源极结构18、栅极导电层24、凹槽40、栅极介质层42、沟道层44、绝缘层46以及漏极结构52。栅极导电层24设置于源极结构18上，其中栅极导电层24由下而上依序包括第一导体层24a、阻障层24b以及第二导体层24c。凹槽40贯穿设置于栅极导电层24中。栅极介质层42设置于栅极导电层24朝向凹槽40的侧面S1。沟道层44设置于凹槽40中，其中沟道层44设置于栅极介质层42远离栅极导电层24的侧面S2以及凹槽40的底部。绝缘层46设置于凹槽40中。漏极结构52设置于绝缘层46上。沟道层44围绕绝缘层46及部分漏极结构52，且沟道层44的端部E1及绝缘层46的端部E2分别与漏极结构52直接接触。
图12中，沟道层44设置于栅极介质层42的侧面S2的部分沿着垂直方向(例如第一方向D1)延伸、源极结构18及漏极结构52沿着垂直方向设置于沟道层44的两侧并与沟道层44直接接触、栅极导电层24沿着水平方向(例如第二方向D2)设置在沟道层44的两侧、栅极介质层42设置在栅极导电层24以及沟道层44之间，藉此配置，半导体元件包括垂直式通道结构，相较于传统平面式通道结构的半导体元件，本发明的半导体元件有利于缩小晶体管元件的几何尺寸，而能满足微型化的需求。
半导体元件还包括第一介质层22，设置于源极结构18上且位于源极结构18及栅极导电层24之间。半导体元件还包括第二介质层32，设置于栅极导电层24上且位于栅极导电层24及漏极结构52之间。
图12中，沟道层44具有U型剖面，沟道层44位于上方的端部E1与漏极结构52直接接触、沟道层44位于下方的端部E3与源极结构18直接接触。栅极介质层42具有L型剖面。详细来说，栅极介质层42可包括垂直部42a以及与垂直部42a直接相连的水平部42b，垂直部42a沿着垂直方向延伸，而水平部42b沿着水平方向(例如第二方向D2)延伸且在垂直方向上设置在沟道层44与源极结构18之间。即栅极介质层42的垂直部42a可在水平方向上被夹设在沟道层44与栅极导电层24之间，栅极介质层42的水平部42b可在垂直方向上被夹设在沟道层44与第一介质层22之间。
如前所述，栅极导电层24中，第一导体层24a的材料可包括硅、金属或其组合，阻障层24b的材料可包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合，第二导体层24c的材料可包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合。例如，栅极导电层24可与半导体元件其他区域的导线(图未示)，例如位线(bit line)，具有相同的结构，而可使栅极导电层24可与半导体元件其他区域的导线一同制作，而有利于简化制作流程。
根据本发明一实施例，第一导体层24a的材料可包括多晶硅，阻障层24b的材料可包括氮化钛(TiN)，第二导体层24c的材料可包括钨(W)。
根据本发明一实施例，第一导体层24a的材料可包括金属硅化物和/或金属，阻障层24b的材料可包括氮化钛(TiN)，第二导体层24c的材料可包括钨(W)以及硅化钨(WSi)和/或氮化钨(WN)。
根据本发明一实施例，第一导体层24a的材料可包括多晶硅以及含碳和/或含氮的多晶硅，阻障层24b的材料可包括硅化钨(WSi)、氮化钨(WN)和/或氮化硅钨(WSiN)，第二导体层24c的材料可包括硅化钨(WSi)、氮化硅钨(WSiN)和/或钨(W)。
根据本发明一实施例，第一导体层24a的材料可包括多晶硅，阻障层24b的材料可包括氮化钛(TiN)、钛(Ti)与氮化钛(TiN)所形成的复合层(钛/氮化钛(Ti/TiN))、氮化硅钛(TiSiN)、氮化钽(TaN)和/或氮化钨(WN)，第二导体层24c的材料可包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)和/或钴(Co)。
根据本发明一实施例，阻障层24b的材料可包括钛(Ti)、钨(W)、钴(Co)、镍(Ni)、铂(Pt)和/或钌(Ru)，或者可包括金属硅化物、金属氮化物和/或金属碳化物，或者可包括导电掺杂的半导体材料(conductively-doped semiconductor material)，例如导电掺杂的硅(conductively-doped silicon)和/或导电掺杂的锗(conductively-doped germanium)，其中导电掺杂的硅例如为导电掺杂的多晶硅(conductively-doped polysilicon)，或者可包括钛(Ti)、钨(W)、氮化钛(TiN)和/或氮化钨(WN)，或者可包括前述材料中的一种或多种。第二导体层24c的材料可包括钛(Ti)、钨(W)、钴(Co)、镍(Ni)、铂(Pt)和/或钌(Ru)，或者可包括金属硅化物、金属氮化物和/或金属碳化物，或者可包括导电掺杂的半导体材料(conductively-doped semiconductor material)，例如导电掺杂的硅(conductively-doped silicon)和/或导电掺杂的锗(conductively-doped germanium)，其中导电掺杂的硅例如为导电掺杂的多晶硅(conductively-doped polysilicon)，或者可包括钛(Ti)、钨(W)、氮化钛(TiN)和/或氮化钨(WN)，或者可包括前述材料中的一种或多种。
根据本发明一实施例，第一导体层24a的材料可包括多晶硅。阻障层24b的材料可包括氮化硅钛(TiSiN)，其中氮化硅钛分为上半部(较靠近第二导体层24c的一侧)、中半部和下半部(较靠近第一导体层24a的一侧)，下半部的硅浓度大于上半部的硅浓度且上半部的硅浓度大于中半部的硅浓度，或者，下半部的硅浓度优选大于30atm％，上半部的硅浓度优选为20atm％至30atm％，而中半部的硅浓度则优选为15atm％至20atm％。第二导体层24c的材料可包括金属硅化物，例如硅化钨(WSi)。藉由调整氮化硅钛中的硅浓度，有利于防止硅原子扩散进入第二导体层24c中。
根据本发明一实施例，第一导体层24a的材料可包括多晶硅。阻障层24b的材料可包括氮化硅钨，其化学式为WSixNy，其中氮化硅钨的顶部(较靠近第二导体层24c的一侧)氮的含量较高，例如x与y的比(x:y)约落在以下范围：0.1:10-20，氮化硅钨底部(较靠近第一导体层24a的一侧)硅的含量较高，例如x与y的比(x:y)约落在以下范围：10-20:0.1。第二导体层24c的材料可包括钨(W)、铝(Al)和/或铜(Cu)。藉由阻障层24b中顶部氮的含量较高及底部硅的含量较高，有利于降低阻障层24b与第一导体层24a及第二导体层24c之间的阻值。
根据本发明一实施例，第一导体层24a的材料可包括第一硅导电层以及第二硅导电层，第一硅导电层与第二硅导电层均选自多晶硅、非晶硅或其他含硅的非金属导电材料，其中第一硅导电层与第二硅导电层之间还设有界面层，界面层包括氧化硅(SiO2)、氮氧化硅(SiON)或其他含有氧与硅的界面材料。阻障层24b的材料可包括钛(Ti)、氮化钛(TiN)、氮化钨(WN)或其他适合的阻障材料。第二导体层24c的材料可包括金属硅化物与金属，金属例如可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料。界面层可用以阻挡第二硅导电层中掺质向下穿透的状况(例如硼穿透效应)，而有利于提升半导体元件的电性表现。界面层也可用以阻挡阻障层24b中材料例如钛向下扩散而与硅反应生成硅化物或导致缺陷产生，而有利于改善生产良率。
请参考图13，图13为本发明另一实施例的半导体元件的剖面示意图。图13与图12的半导体元件不同的地方，主要在于图13中的栅极导电层124不同于图12中的栅极导电层24。在本实施例中，栅极导电层124由下而上依序包括阻障层124a、第一功函数调整层124b、导体层124c以及第二功函数调整层124d。藉由设置第一功函数调整层124b及第二功函数调整层124d，有利于降低栅极诱导漏极漏电(gate-induced drain leakage-like,GIDL-like)的现象。根据本发明一实施例，第一功函数调整层124b的功函数及第二功函数调整层124d的功函数小于导体层124c的功函数。
举例来说，导体层124c的功函数可为4.5eV至4.6eV，第一功函数调整层124b的功函数可小于4.5eV，第二功函数调整层124d的功函数可小于4.5eV，且第一功函数调整层124b与第二功函数调整层124d的材料可相同或不同。根据本发明一实施例，阻障层124a的材料包括氮化钛(TiN)，导体层124c的材料包括钨(W)，其功函数为4.5eV，第一功函数调整层124b的材料包括氮化钨(WN)，其功函数等于4.3eV，第二功函数调整层124d的材料包括氮化钨(WN)，其功函数等于4.3eV，但不限于此。
图13的半导体元件的制造方法，例如可将图1中的栅极材料层24’中的三层材料层(即第一导体层24a、阻障层24b以及第二导体层24c)改为四层材料层，即对应阻障层124a、第一功函数调整层124b、导体层124c以及第二功函数调整层124d的材料层，其余步骤可与图12的半导体元件的制造方法相同。关于图13的半导体元件及其制造方法的其他细节可参考图12的半导体元件，在此不再重述。
请参考图14，图14为本发明又一实施例的半导体元件的栅极导电层的剖面示意图。图14中，图14的栅极导电层224与图13的栅极导电层124不同的地方，主要在于图14中的栅极导电层224还包括导体层124e。在本实施例中，栅极导电层224由下而上依序还包括阻障层124a、第一功函数调整层124b、导体层124e、导体层124c以及第二功函数调整层124d。导体层124c的功函数可为4.5eV至4.6eV。根据本发明一实施例，导体层124e的材料包括可硅化钨(WSi)，其功函数为4.5eV至4.6eV，关于栅极导电层224的其他细节可参考图13的栅极导电层124，在此不再重述。
图14的半导体元件的制造方法，例如可将图1中的栅极材料层24’中的三层材料层(即第一导体层24a、阻障层24b以及第二导体层24c)改为五层材料层，即对应阻障层124a、第一功函数调整层124b、导体层124e、导体层124c以及第二功函数调整层124d的材料层，其余步骤可与图12的半导体元件的制造方法相同。关于图14的半导体元件及其制造方法的其他细节可参考图12的半导体元件，在此不再重述。
相较于先前技术，本发明提供了一种包括垂直式通道结构的半导体元件及其制造方法，相较于传统平面式通道结构的半导体元件，本发明的半导体元件有利于缩小晶体管元件的几何尺寸，而能满足微型化的需求。本发明的半导体元件的栅极导电层包括至少三层材料层，前述三层材料层包括至少一导体层以及至少一阻障层，例如栅极导电层可由下而上依序包括第一导体层、阻障层以及第二导体层，或者，栅极导电层由下而上依序包括阻障层、第一功函数调整层、导体层以及第二功函数调整层，藉此，可依据不同元件的设计需求调整栅极导电层的材料层的种类及配置，有利于扩大半导体元件的应用范围。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体元件，其特征在于，包括：
源极结构；
栅极导电层，设置于所述源极结构上，其中所述栅极导电层由下而上依序包括第一导体层、阻障层以及第二导体层；
凹槽，贯穿设置于所述栅极导电层中；
栅极介质层，设置于所述栅极导电层朝向所述凹槽的侧面；
沟道层，设置于所述凹槽中，其中所述沟道层设置于所述栅极介质层远离所述栅极导电层的侧面以及所述凹槽的底部；
绝缘层，设置于所述凹槽中；以及
漏极结构，设置于所述绝缘层上；
其中所述沟道层围绕所述绝缘层及部分所述漏极结构，且所述沟道层的端部及所述绝缘层的端部分别与所述漏极结构直接接触。
2.如权利要求1所述的半导体元件，其特征在于，还包括：
第一介质层，设置于所述源极结构上且位于所述源极结构及所述栅极导电层之间；
第二介质层，设置于所述栅极导电层上且位于所述栅极导电层及所述漏极结构之间。
3.如权利要求1所述的半导体元件，其特征在于，所述第一导体层的材料包括硅、金属或其组合。
4.如权利要求1所述的半导体元件，其特征在于，所述阻障层的材料包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合。
5.如权利要求1所述的半导体元件，其特征在于，所述第二导体层的材料包括金属、金属氮化物、金属硅化物、金属碳化物、掺杂半导体材料或其组合。
6.一种半导体元件，其特征在于，包括：
源极结构；
栅极导电层，设置于所述源极结构上，其中所述栅极导电层由下而上依序包括阻障层、第一功函数调整层、导体层以及第二功函数调整层；
凹槽，贯穿设置于所述栅极导电层中；
栅极介质层，设置于所述栅极导电层朝向所述凹槽的侧面；
沟道层，设置于所述凹槽中，其中所述沟道层设置于所述栅极介质层远离所述栅极导电层的侧面以及所述凹槽的底部；
绝缘层，设置于所述凹槽中；以及
漏极结构，设置于所述绝缘层上；
其中所述沟道层围绕所述绝缘层及部分所述漏极结构，且所述沟道层的端部及所述绝缘层的端部分别与所述漏极结构直接接触。
7.如权利要求6所述的半导体元件，其特征在于，所述第一功函数调整层的功函数及第二功函数调整层的功函数小于导体层的功函数。
8.一种半导体元件的制造方法，其特征在于，包括：
形成源极结构；
形成栅极导电层于所述源极结构上，其中所述栅极导电层包括至少三层材料层，所述三层材料层包括至少一导体层以及至少一阻障层；
形成凹槽贯穿于所述栅极导电层中；
形成栅极介质层于所述栅极导电层朝向所述凹槽的侧面；
形成沟道层于所述凹槽中，其中所述沟道层设置于所述栅极介质层远离所述栅极导电层的侧面以及所述凹槽的底部；
形成绝缘层于所述凹槽中；以及
形成漏极结构于所述绝缘层上；
其中所述沟道层围绕所述绝缘层及部分所述漏极结构，且所述沟道层的端部及所述绝缘层的端部分别与所述漏极结构直接接触。
9.如权利要求8所述的半导体元件的制造方法，其特征在于，在形成所述栅极导电层之前还包括：
形成第一介质层于所述源极结构上。
10.如权利要求8所述的半导体元件的制造方法，其特征在于，还包括：
形成第二介质层于所述栅极导电层上；以及
移除所述第二介质层的一部分以及所述栅极导电层的一部分以形成所述凹槽。
11.如权利要求8所述的半导体元件的制造方法，其特征在于，所述栅极导电层由下而上依序包括第一导体层、所述阻障层以及第二导体层。
12.如权利要求8所述的半导体元件的制造方法，其特征在于，所述栅极导电层由下而上依序包括所述阻障层、第一功函数调整层、所述导体层以及第二功函数调整层。
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