TW201732815A - 半導體記憶裝置 - Google Patents

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TW201732815A TW105121269A TW105121269A TW201732815A TW 201732815 A TW201732815 A TW 201732815A TW 105121269 A TW105121269 A TW 105121269A TW 105121269 A TW105121269 A TW 105121269A TW 201732815 A TW201732815 A TW 201732815A
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Koji Hosono
Tadashi Yasufuku
Noboru Shibata
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Abstract

本發明之實施形態係提供一種可降低消耗電力之半導體記憶裝置。實施形態之記憶系統具備：第1及第2記憶胞；及第1及第2位元線，其等分別連接於第1及第2記憶胞。對第1記憶胞寫入第1資料(A-level)，對第2記憶胞寫入第2資料(B-level)。於寫入動作之第1組(於圖7-8中為第1-2次之循環)中，於編程動作時對第1位元線施加第1電壓(0V)，將第2位元線設為電性浮動之狀態，於驗證動作時，不進行與第2資料(B-level)相關之驗證動作，而進行與第1資料(A-level)相關之驗證動作。

Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2015-246749號(申請日：2015年12月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置。
已知有記憶胞三維地排列之NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種可降低消耗電力之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1及第2記憶胞，其具備電荷儲存層；第1位元線，其連接於第1記憶胞；及第2位元線，其連接於第2記憶胞。資料之寫入動作係重複編程動作及驗證動作之組。藉由寫入動作，對第1記憶胞寫入第1資料，對第2記憶胞寫入與第1資料不同之第2資料。於寫入動作之第1組中，於編程動作時，對第1位元線施加第1電壓，將第2位元線為電性浮動之狀態，於驗證動作時，不進行與第2資料相關之驗證動作，而進行與第1資料相關之驗證動作。
1‧‧‧NAND型快閃記憶體
2‧‧‧記憶胞陣列
3‧‧‧列解碼器
4‧‧‧感測放大器
5‧‧‧控制電路
6‧‧‧NAND串
10‧‧‧p型井區域
11‧‧‧配線層
12‧‧‧配線層
13‧‧‧配線層
14‧‧‧導電體
15‧‧‧閘極絕緣膜
16‧‧‧電荷儲存層(絕緣膜或導電膜)
17‧‧‧區塊絕緣膜
18‧‧‧金屬配線層
19‧‧‧n+型雜質擴散層
20‧‧‧接觸插塞
21‧‧‧金屬配線層
22‧‧‧雜質擴散層
23‧‧‧接觸插塞
24‧‧‧金屬配線層
30‧‧‧預充電電路
32‧‧‧匯流排開關
40‧‧‧高耐壓n通道MOS電晶體
41~49‧‧‧低耐壓n通道MOS電晶體
50‧‧‧低耐壓p通道MOS電晶體
51‧‧‧電容器元件
60~63‧‧‧n通道MOS電晶體
64~67‧‧‧低耐壓之p通道MOS電晶體
70‧‧‧電晶體
72‧‧‧電晶體
80‧‧‧電晶體
81‧‧‧電晶體
82‧‧‧電晶體
A~G‧‧‧位準
BL‧‧‧位元線
BL0~BL(L-1)‧‧‧位元線
BLC‧‧‧信號
BLK‧‧‧區塊
BLK0‧‧‧區塊
BLK1‧‧‧區塊
BLK2‧‧‧區塊
BLQ‧‧‧控制信號
BLS‧‧‧信號
BLX‧‧‧控制信號
CLK‧‧‧時鐘
CPWELL‧‧‧井配線
DBUS‧‧‧匯流排
DSW‧‧‧控制信號
ICC‧‧‧電流
INV_S‧‧‧節點
INV_U‧‧‧節點
LAT_L‧‧‧節點
LAT_S‧‧‧節點
LAT_U‧‧‧節點
LBUS‧‧‧匯流排
LDL‧‧‧鎖存電路
LSL‧‧‧信號
LPC‧‧‧控制信號
MT‧‧‧記憶胞電晶體
MT0~MT7‧‧‧記憶胞電晶體
NLO‧‧‧信號
SA‧‧‧感測放大器部
SAU‧‧‧感測放大器單元
SAU0~SAU3‧‧‧感測放大器單元
SCOM‧‧‧節點
SDL‧‧‧鎖存電路
SEN‧‧‧節點
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0~SGS3‧‧‧選擇閘極線
SL‧‧‧源極線
SLL‧‧‧信號
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STL‧‧‧控制信號
SU‧‧‧串單元
SU0~SU3‧‧‧串單元
UDL‧‧‧鎖存電路
UTI‧‧‧信號
UTL‧‧‧信號
Vch‧‧‧通道電位
VDD‧‧‧電壓
VDDSA‧‧‧電源電壓
VfyA~VfyG‧‧‧電壓
VHSA‧‧‧電源電壓
VLSA‧‧‧電壓
Vmid‧‧‧中間電壓
VPASS‧‧‧電壓
VPGM‧‧‧電壓
VREAD‧‧‧電壓
VSS‧‧‧電壓
WL‧‧‧字元線
WL0~WL7‧‧‧字元線
XDL‧‧‧鎖存電路
XXL‧‧‧控制信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之區塊之電路圖。
圖3係第1實施形態之半導體記憶裝置所具備之區塊之剖視圖。
圖4係表示第1實施形態之記憶胞電晶體之臨限值分佈之圖表。
圖5係表示第1實施形態之半導體記憶裝置之寫入動作時之各種配線之電壓之時序圖。
圖6係表示第1實施形態之半導體記憶裝置之寫入動作時之情況之電路圖。
圖7係表示第1實施形態之半導體記憶裝置之寫入動作時之循環計數與編程驗證之關係之圖。
圖8係表示第1實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖9係表示第1實施形態之半導體記憶裝置之寫入時之選擇字元線及位元線之電壓之時序圖。
圖10係表示第1實施形態之半導體記憶裝置之寫入時之選擇字元線及位元線之電壓之時序圖。
圖11係第2實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖12係表示第2實施形態之半導體記憶裝置之寫入動作時之鎖存電路SDL與匯流排LBUS之狀態之圖。
圖13係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之電路圖。
圖14係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之電路圖。
圖15係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之電路圖。
圖16係第2實施形態之半導體記憶裝置之寫入動作時之感測放大 器單元之方塊圖。
圖17係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之方塊圖。
圖18係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之方塊圖。
圖19係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之方塊圖。
圖20係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之方塊圖。
圖21係第2實施形態之半導體記憶裝置之寫入動作時之感測放大器單元之方塊圖。
圖22係表示第3實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖23係表示第3實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖24係表示第3實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖25係表示第3實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖26係表示第3實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖27係表示第4實施形態之半導體記憶裝置之寫入動作時之循環計數與位元線電壓之關係之圖。
圖28係表示第4實施形態之半導體記憶裝置之編程動作時之位元線電壓之變化之模式圖。
圖29係表示第4實施形態之半導體記憶裝置之寫入動作時之消耗 電流、字元線電壓、及位元線電壓之變化之模式圖。
圖30係表示第4實施形態之半導體記憶裝置之寫入動作時之相對於循環計數之“0”寫入對象記憶胞數之圖表。
圖31係表示第4實施形態之半導體記憶裝置之寫入動作時之相對於循環計數之臨限值電壓及充電電荷量之變化之圖表。
圖32係表示第5實施形態之半導體記憶裝置之寫入動作時之各種配線之電壓之時序圖。
以下，參照附圖對實施形態進行說明。再者，於以下之說明中，關於具有相同之功能及構成之構成要素，標註共用之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞於半導體基板上三維地積層之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於半導體記憶裝置之整體構成
首先，使用圖1對本實施形態之半導體記憶裝置之整體構成進行說明。圖1係本實施形態之NAND型快閃記憶體之方塊圖。
如圖所示，NAND型快閃記憶體1具備記憶胞陣列2、列解碼器3、感測放大器4、及控制電路5。
記憶胞陣列2具備包含與列及行建立關聯之非揮發性之記憶胞電晶體之複數個區塊BLK(BLK0、BLK1、BLK2、…)。各區塊BLK例如包含4個串單元SU(SU0~SU3)。又，各串單元SU包含複數個NAND串6。記憶胞陣列2內之區塊數及區塊內之串單元數為任意。關於記憶胞陣列2之詳細情況將於下文敍述。
列解碼器3將列位址解碼，根據該解碼結果，選擇區塊BLK中之 任一者，進而選擇任一個串單元SU。然後，將需要之電壓輸出至區塊BLK。列位址例如係自控制NAND型快閃記憶體1之控制器提供。
感測放大器4於資料之讀出時，感測自記憶胞陣列2讀出之資料。又，將讀出資料輸出至控制器。於資料之寫入時，將自控制器接收之寫入資料傳送至記憶胞陣列2。
控制電路5控制NAND型快閃記憶體1整體之動作。
1.1.2關於區塊BLK之構成
其次，使用圖2對上述區塊BLK之構成進行說明。如上所述，區塊BLK例如包含4個串單元SU，各串單元SU包含複數個NAND串6。
NAND串6之各個例如包含8個記憶胞電晶體MT(MT0~MT7)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極及電荷儲存層，且非揮發地保持資料。又，記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0~SU3之各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3。相對於此，串單元SU0~SU3之各自之選擇電晶體ST2之閘極例如共同連接於選擇閘極線SGS。當然，亦可連接於針對每個串單元而不同之選擇閘極線SGS0~SGS3。又，處於相同之區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別共同連接於字元線WL0~WL7。
又，於記憶胞陣列2內處於同一行之NAND串6之選擇電晶體ST1之汲極共同連接於位元線BL(BL0~BL(L-1)，其中(L-1)為2以上之自然數)。即，位元線BL於複數個區塊BLK間將NAND串6共用地連接。進而，複數個選擇電晶體ST2之源極共同連接於源極線SL。
即，串單元SU為連接於不同之位元線BL，且連接於相同之選擇閘極線SGD之NAND串6之集合體。又，區塊BLK為使字元線WL共用之複數個串單元SU之集合體。又，記憶胞陣列2為使用位元線BL共用 之複數個區塊BLK之集合體。
圖3係區塊BLK之一部分區域之剖視圖。如圖所示，於p型井區域10上，形成有複數個NAND串6。即，於井區域10上，依次積層著作為選擇閘極線SGS而發揮功能之例如4層之配線層11、作為字元線WL0~WL7而發揮功能之8層之配線層12、及作為選擇閘極線SGD而發揮功能之例如4層之配線層13。於所積層之配線層間，形成有未圖示之絕緣膜。
又，形成有貫通該等配線層13、12、11而到達井區域10之柱狀之導電體14。於導電體14之側面，依次形成有閘極絕緣膜15、電荷儲存層(絕緣膜或導電膜)16、及區塊絕緣膜17，由此形成有記憶胞電晶體MT、以及選擇電晶體ST1及ST2。導電體14成為作為NAND串6之電流路徑而發揮功能，且形成各電晶體之通道之區域。又，導電體14之上端連接於作為位元線BL而發揮功能之金屬配線層18。
於井區域10之表面區域內，形成有n+型雜質擴散層19。於擴散層19上形成有接觸插塞20，接觸插塞20連接於作為源極線SL而發揮功能之金屬配線層21。進而，於井區域10之表面區域內，形成有p+型雜質擴散層22。於擴散層22上形成有接觸插塞23，接觸插塞23連接於作為井配線CPWELL而發揮功能之金屬配線層24。井配線CPWELL為用來經由井區域10而對導電體14施加電位之配線。
以上之構成於記載了圖3之紙面之深度方向排列有複數個，藉由並列於深度方向之複數個NAND串6之集合而形成串單元SU。
又，資料之刪除可以區塊BLK單位、或比區塊BLK更小之單位進行。關於刪除方法，例如記載於稱為“非揮發性半導體記憶裝置”之2011年9月18日申請之美國專利申請案13/235,389號。又，記載於稱為“非揮發性半導體記憶裝置”之2010年1月27日申請之美國專利申請案12/694,690號。進而，記載於稱為“非揮發性半導體記憶裝置及其 資料擦除方法”之2012年5月30日申請之美國專利申請案13/483,610號。該等專利申請案之整體於本申請案說明書中藉由參照而引用。
進而，關於記憶胞陣列2之構成亦可為其他之構成。即，關於記憶胞陣列2之構成，例如，記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之整體於本申請案說明書中藉由參照而引用。
1.1.3關於記憶胞電晶體之臨限值分佈
其次，使用圖4對本實施形態之記憶胞電晶體MT之可取得之臨限值分佈進行說明。
如圖所示，各記憶胞電晶體MT之臨限值電壓取包含於離散之例如8個分佈之任一者中之值。將該8個分佈按照臨限值由低到高之順序分別稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準。
“Er”位準例如相當於資料之刪除狀態。又，包含於“Er”位準中之臨限值小於電壓VfyA，具有正或負之值。
“A”~“G”位準相當於對電荷儲存層注入電荷而寫入資料之狀態，包含於各分佈中之臨限值例如具有正之值。包含於“A”位準中之臨限值為電壓VfyA以上，且未達電壓VfyB(其中，VfyB>VfyA)。包含於“B”位準中之臨限值為電壓VfyB以上，且未達電壓VfyC(其中，VfyC>VfyB)。包含於“C”位準中之臨限值為電壓VfyC以上，且未達電壓VfyD(其中，VfyD>VfyC)。包含於“D”位 準中之臨限值為電壓VfyD以上，且未達電壓VfyE(其中，VfyE>VfyD)。包含於“E”位準中之臨限值為電壓VfyE以上，且未達電壓VfyF(其中，VfyF>VfyE)。包含於“F”位準中之臨限值為電壓VfyF以上，且未達電壓VfyG(其中，VfyG>VfyF)。又，包含於“G”位準中之臨限值為電壓VfyG以上，且未達電壓VREAD及VPASS(其中，VREAD>VfyG)。再者，VREAD及VPASS為分別於資料之讀出時及寫入時施加至非選擇字元線之電壓。
如以上，各記憶胞電晶體MT具有8個臨限值分佈中之任一個，由此可取8種狀態。藉由將該等狀態以二進制數標記分配為“000”~“111”，而各記憶胞電晶體MT可保持3位元之資料。
又，有時將該3位元資料之各位元分別稱為上位位元、中位位元、及下位位元。進而，詳細情況將於下文敍述，資料係相對於連接於任一個字元線之複數個記憶胞電晶體(例如連接於所有位元線之L個記憶胞電晶體)一次寫入。將該單位稱為頁。又，有時將一次寫入之上位位元之集合稱為上位頁，將中位位元之集合稱為中位頁，將下位位元之集合稱為下位頁。
再者，於圖4中以8個位準離散地分佈之情況為例進行了說明，此例如為資料之剛寫入後之理想之狀態。因此，事實上可引起相鄰之位準重疊。例如，存在資料之寫入後，因干擾等而“Er”位準之上端與“A”位準之下端重疊之情況。於此種情況下，例如使用ECC(Error Correcting Code，錯誤校正碼)技術等而校正資料。
1.2關於寫入動作
其次，對本實施形態之資料之寫入動作進行說明。
1.2.1關於寫入動作之概念
首先，對本實施形態之寫入動作簡單地進行說明。首先，寫入動作大概包含編程動作及驗證動作。
編程動作係藉由將電子注入至電荷儲存層而使臨限值上升(或藉由禁止注入而維持臨限值)之動作。以下，將使臨限值上升之動作稱為「“0”編程」或「“0”寫入」，對成為“0”編程對象之位元線BL賦予“0”資料。另一方面，將維持臨限值之動作稱為「“1”編程」、「“1”寫入」、或「寫入禁止」，對成為“1”編程對象之位元線BL賦予“1”資料。又，於本實施形態中，使與並非“1”編程對象，亦不進行“0”編程之記憶胞電晶體MT對應之位元線BL浮動。關於該情況將於下文詳細地說明。
驗證動作係於編程動作之後，藉由將資料讀出，而判定記憶胞電晶體MT之臨限值是否達到目標位準之動作。達到目標位準之記憶胞電晶體MT然後被寫入禁止。
藉由重複以上之編程動作與驗證動作之組合，而記憶胞電晶體MT之臨限值上升至目標位準。
圖5表示編程動作時之各配線之電位變化。如圖所示，首先，感測放大器4將編程資料傳送至各位元線BL。對賦予了“0”資料之位元線BL施加“L”位準，例如0V。對賦予了“1”資料之位元線BL施加“H”位準，例如2.5V。浮動之位元線BL之電位藉由與周圍之配線之電容耦合，而上升至例如1V左右。
又，列解碼器3選擇任一個區塊BLK，進而選擇任一個串單元SU。又，對所選擇之串單元SU中之選擇閘極線SGD施加例如5V，而使選擇電晶體ST1為導通狀態。另一方面，藉由對選擇閘極線SGS施加0V，而使選擇電晶體ST2為斷開狀態。
進而，列解碼器3將選擇區塊BLK中之非選擇串單元SU及非選擇區塊BLK中之非選擇串單元SU之選擇閘極線SGD及SGS設為0V，而使選擇電晶體ST1及ST2為斷開狀態。
又，源極線SL被設為例如1V(較選擇閘極線SGS之電位更高之電 位)。
然後，列解碼器3將選擇區塊BLK中之選擇串單元SU中之選擇閘極線SGD之電位設為例如2.5V。該電位為使與賦予了“0”資料(0V)之位元線BL對應之選擇電晶體ST1導通，但使與賦予了“1”資料(2.5V)之位元線BL對應之選擇電晶體ST1截止之電壓。
又，列解碼器3於選擇區塊BLK中選擇任一個字元線WL，對選擇字元線施加電壓VPGM，對其他之非選擇字元線WL施加電壓VPASS。電壓VPGM為用來藉由隧道現象而將電子注入至電荷儲存層之高電壓，且VPGM>VPASS。將此時之串單元SU之情況示於圖6。
於圖6中，圖示了與“0”寫入對象之位元線BL、“1”寫入對象之位元線BL、及浮動之位元線BL對應之3個NAND串。又，表示了選擇字元線WL3時之情況。
如圖所示，對選擇字元線WL3施加電壓VPGM，對非選擇字元線WL0~WL2及WL4~WL7施加電壓VPASS。
又，於與“0”寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為導通狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電位Vch成為0V。即，控制閘極與通道之間之電位差變大，其結果，電子被注入至電荷儲存層，而記憶胞電晶體MT3之臨限值上升。
於與“1”寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為截止狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電性浮動，藉由與字元線WL等之電容耦合，使通道電位Vch上升至電壓VPGM附近。即，控制閘極與通道之間之電位差變小，其結果，電子未被注入至電荷儲存層，而維持記憶胞電晶體MT3之臨限值(越向臨限值分佈位準較高之分佈轉變則臨限值越不變動)。
位元線BL被設為浮動之NAND串之選擇電晶體ST1係根據位元線 BL之電位而成為導通或斷開狀態。又，即便為導通或斷開狀態，亦根據位元線BL之電位而成為較強之導通狀態或較弱之導通狀態、或者較強之斷開狀態或較弱之斷開狀態。根據該狀態，決定NAND串之通道電位，記憶胞電晶體MT3之臨限值略微上升或大致維持不變。
1.2.2關於寫入動作之具體例
使用圖7及圖8，對本實施形態之寫入動作更具體地進行說明。於圖7及圖8中，以藉由將編程動作與驗證動作之組合重複19次而寫入資料之情況為例而表示。將該重複動作稱為「循環」。
於圖7中，表示於各循環中進行之驗證動作之目標位準。如圖所示，於第1次及第2次之循環中，驗證僅以“A”位準為對象而進行。即，於驗證動作時對選擇字元線WL施加電壓VfyA，而不施加電壓VfyB~VfyG。繼而，於第3次及第4次之循環中，驗證動作以“A”位準與“B”位準為對象而進行。即，於驗證動作時，對選擇字元線WL依次施加電壓VfyA及VfyB，而不施加電壓VfyC~VfyG。
於第5次及第6次之循環中，驗證動作以“A”位準、“B”位準、及“C”位準為對象而進行。即，於驗證動作時，對選擇字元線WL依次施加電壓VfyA、VfyB、及VfyC，而不施加電壓VfyD~vfyG。又，以“A”位準為對象之驗證動作係於第6次之循環中完成。此係以統計方法求出例如於6次之循環次數中對“A”位準之編程大致完成之結果。
又，於第7次及第8次之循環中，驗證動作以“B”位準、“C”位準、及“D”位準為對象而進行。即，於驗證動作時，對選擇字元線WL依次施加電壓VfyB、VfyC、及VfyD。且，以“B”位準為對象之驗證動作於第8次之寫入動作完成。進而，於第9次及第10次之循環中，驗證動作以“C”位準、“D”位準、及“E”位準為對象而進行。即，於驗證動作時，對選擇字元線WL依次施加電壓VfyC、 VfyD、及VfyE。且，以“C”位準為對象之驗證動作於第10次之循環中完成。
之後同樣地進行至“G”位準之寫入為止，循環最多重複19次。
圖8係與圖7對應，表示各循環中之與臨限值之目標位準對應之位元線之狀態。於圖8中，“1”之標記係指對所對應之位元線BL賦予“1”資料，“0”之標記係指賦予“0”資料，“FL”之標記係指位元線BL浮動。
如圖所示，於將儲單元電晶體MT之臨限值維持為“Er”位準之情況下，遍及所有循環而對位元線BL賦予“1”資料。即，於寫入動作之期間，始終將選擇電晶體ST1設為截止狀態。
於臨限值之目標位準為“A”位準之情況下，即，相對於應使臨限值自“Er”位準內之值向“A”位準內之值上升之記憶胞電晶體MT，於第1次至第6次之循環中可進行“0”編程動作。這與進行相對於“A”位準之驗證動作之循環對應。直至驗證通過為止對位元線BL賦予“0”資料，於通過之後賦予“1”資料。又，於完成了編程動作之第7次以後之循環中，亦對位元線BL賦予“1”資料，而設為寫入禁止。
於目標位準為“B”位準之情況下，即，相對於應使臨限值從“Er”位準內之值向“B”位準內之值上升之記憶胞電晶體MT，於第3次至第8次之循環中可進行“0”編程動作。這與進行相對於“B”位準之驗證動作之循環對應。於第1次及第2次之循環中，位元線BL浮動。於之後之第3次至第8次之循環中，直至驗證通過為止對位元線BL賦予“0”資料，於通過之後賦予“1”資料。又，即便於完成了編程動作之第9次以後之循環中，亦對位元線BL賦予“1”資料，而設為寫入禁止。
於目標位準為“C”位準之情況下，於第5次至第10次之循環中 可進行“0”編程動作。於第1次至第4次之循環中，位元線BL被設為浮動。於之後之第5次至第10次之循環中，直至驗證通過為止對位元線BL賦予“0”資料，於通過之後賦予“1”資料。又，即便於完成了編程動作之第11次以後之循環中，亦對位元線BL賦予“1”資料，而設為寫入禁止。
然後同樣地，進行“G”位準之前之編程動作。
將以上之動作時之各配線之電位之情況示於圖9及圖10。圖9及圖10表示了第1次至第12次之循環中之選擇字元線WL之電位、與應維持“Er”位準之記憶胞電晶體MT對應之位元線BL(於圖9及圖10中BL標記為(“Er”))之電位、及與應使臨限值上升至“A”~“C”位準內之值之記憶胞電晶體MT對應之位元線BL(於圖9中分別標記為BL(“A”)、BL(“B”)、及BL(“C”))之電位之時間變化。
如圖所示，於第1次之循環中，對位元線BL(“A”)進行“0”編程，而位元線BL(“B”)及BL(“C”)設為浮動。又，僅對“A”位準進行驗證動作。即，將位元線BL(“A”)預充電為例如0.7V，對選擇字元線WL施加驗證電壓VfyA。其他之位元線BL(“Er”)、BL(“B”)、及BL(“C”)固定為例如0V等，偏離驗證對象。於第2次之循環中，電壓VPGM增加，進行與第1次之循環相同之動作。於第3次之循環中，對位元線BL(“A”)及BL(“B”)進行“0”編程，而位元線BL(“C”)設為浮動。又，對“A”位準及“B”位準進行驗證動作。即，將位元線BL(“A”)及BL(“B”)預充電為例如0.7V，對選擇字元線WL依次施加驗證電壓VfyA及VfyB。其他之位元線BL(“Er”)及BL(“C”)固定為例如0V等，偏離驗證對象。
於第4次之循環中，電壓VPGM增加，進行與第3次之循環相同之動作。
於第5次之循環中，對位元線BL(“A”)、BL(“B”)、及 BL(“C”)進行“0”編程。又，對“A”位準、“B”位準、及“C”位準進行驗證動作。於第6次之循環中，電壓VPGM增加，進行與第5次之循環相同之動作。
以下同樣地進行寫入動作，於第11次之循環中，位元線BL(“A”)、BL(“B”)、及BL(“C”)全部設為寫入禁止。
再者，將與“0”資料或“1”資料對應之電壓施加至位元線BL之時機與將位元線BL設為浮動之時機大致同時。然而，該“同時”之用語容許例如最大2μs之誤差。
1.3本實施形態之效果
如以上，若為本實施形態之半導體記憶裝置，則可降低消耗電力。以下，對本效果進行說明。
若為本實施形態之構成，則於編程動作時，使一部分之位元線BL為電性浮動之狀態。設為浮動之位元線BL為編程動作實質上無助於資料之寫入之位元線。所謂實質上無助於之意思如下上述。
例如，於圖8中，著眼於位元線BL(“G”)。“G”位準為保持3位元之記憶胞電晶體MT之可取得之臨限值中最高之臨限值。因此，必須施加相對較高之電壓VPGM而將大量之電子注入至電荷儲存層。因此，於第1次或第2次之循環等初始之循環中，電壓VPGM設定得較低。其原因在於，編程之目標位準為“A”位準或“B”位準等之電壓相對較低之臨限值分佈。使用此種較低之電壓VPGM之編程之臨限值變動與從“Er”位準向“G”位準之變動幅度相比為幾乎可忽視之程度。又，向“G”位準之臨限值變動係藉由電壓VPGM充分高之例如第14次以後之循環而實質地進行。這係上述“實質上無助於寫入”之意思。
因此，於本實施形態中，於僅產生幾乎可忽視之程度之臨限值變動之第1次至第13次之循環中，使位元線BL(“G”)為浮動之狀 態。其他之位元線BL(“B”)~BL(“F”)亦相同(參照圖8)。設為浮動之位元線BL之電位係藉由與周圍之配線，尤其位元線BL之電容耦合而上升。
其結果，與對未通過驗證之位元線BL之全部賦予“0”資料之情形相比，可削減賦予“0”資料之位元線BL之根數。即，可減少賦予“0”資料之位元線BL與賦予“1”資料之位元線BL相鄰之部位。 即，可減小位元線間之電位差。因此，可降低用來對位元線BL進行充電之消耗電力。進而，由於可增加設為寫入禁止之位元線BL，故可降低將非選擇字元線WL充電為電壓VPASS時之充電電流。
如以上，可降低對位元線BL及字元線WL充電時之消耗電力，其結果，該等配線之充電速度亦可提高，亦可使NAND型快閃記憶體之寫入動作高速化。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1實施形態中之感測放大器4之詳細情況。以下，僅對與第1實施形態不同之方面進行說明。
2.1關於感測放大器4之構成
感測放大器4具備針對每個位元線BL而設置之感測放大器單元SAU。圖11係1個感測放大器單元SAU之電路圖。
如圖所示，感測放大器單元SAU具備感測放大器部SA、4個鎖存電路SDL、LDL、UDL、及XDL、預充電電路30、以及匯流排開關32。
感測放大器部SA感測讀出至位元線BL之資料，且根據編程資料對位元線BL施加電壓。即，感測放大器部SA為對位元線BL直接地進行控制之模組。進而，為進行使用鎖存電路SDL、UDL、及LDL內之資料之運算之模組。鎖存電路SDL、UDL、及LDL相互間之資料之發 送接收係經由感測放大器部SA而進行。
如圖所示，感測放大器部SA具備高耐壓n通道MOS電晶體40、低耐壓n通道MOS電晶體41~49、低耐壓p通道MOS電晶體50、及電容器元件51。
電晶體40對閘極施加信號BLS，且電流路徑之一端連接於所對應之位元線BL。電晶體41之電流路徑之一端連接於電晶體40之電流路徑之另一端，且對閘極施加信號BLC，電流路徑之另一端連接於節點SCOM。電晶體41用來使所對應之位元線BL箝位為與信號BLC對應之電位。
電晶體44之電流路徑之一端連接於電晶體40、41之連接節點，對另一端賦予電壓VLSA，對閘極賦予信號NLO。電晶體42之電流路徑之一端連接於節點SCOM，對閘極輸入控制信號BLX。電晶體50之電流路徑之一端連接於電晶體42之電流路徑之另一端，對另一端賦予電源電壓VHSA，閘極連接於節點INV_S。電晶體43之電流路徑之一端連接於節點SCOM，另一端連接於節點SEN，對閘極輸入控制信號XXL。電容器元件52之一個電極連接於節點SEN，對另一個電極輸入時鐘CLK。對電晶體46之電流路徑之一端輸入時鐘CLK，閘極連接於節點SEN。電晶體47之電流路徑之一端連接於電晶體46之電流路徑之另一端，另一端連接於匯流排LBUS，對閘極輸入控制信號STB。
電晶體45之電流路徑之一端連接於節點SEN，另一端連接於匯流排LBUS，對閘極輸入控制信號BLQ。電晶體49之電流路徑之一端接地，閘極連接於匯流排LBUS。電晶體48之電流路徑之一端連接於電晶體49之電流路徑之另一端，另一端連接於節點SEN，對閘極輸入信號LSL。
鎖存電路SDL、UDL、及LDL暫時保持資料。於資料之寫入時，根據該3個鎖存電路中之鎖存電路SDL之保持資料，而感測放大器部 SA對位元線BL進行控制。其他之鎖存電路UDL及LDL係各個記憶胞電晶體保持2位元以上之資料之多值動作用，或者係為了進行所謂之快傳寫(Quick pass write)動作而使用。
鎖存電路SDL具備低耐壓n通道MOS電晶體60~63及低耐壓之p通道MOS電晶體64~67。
電晶體60之電流路徑之一端連接於匯流排LBUS，另一端連接於節點LAT_S，對閘極輸入控制信號STL。電晶體61之電流路徑之一端連接於匯流排LBUS，另一端連接於節點INV_S，對閘極輸入控制信號STI。電晶體62之電流路徑之一端接地，另一端連接於節點LAT_S，閘極連接於節點INV_S。電晶體63之電流路徑之一端接地，另一端連接於節點INV_S，閘極連接於節點LAT_S。電晶體64之電流路徑之一端連接於節點LAT_S，閘極連接於節點INV_S。電晶體65之電流路徑之一端連接於節點INV_S，閘極連接於節點LAT_S。電晶體66之電流路徑之一端連接於電晶體64之電流路徑之另一端，對另一端施加電源電壓VDDSA，對閘極輸入信號SLL。電晶體67之電流路徑之一端連接於電晶體65之電流路徑之另一端，對另一端施加電源電壓VDDSA，對閘極輸入控制信號SLI。
於鎖存電路SDL中，由電晶體62、64構成第1反相器，由電晶體63、65構成第2反相器。又，第1反相器之輸出及第2反相器之輸入(節點LAT_S)經由資料傳送用之電晶體60而連接於匯流排LBUS，第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳送用之電晶體61而連接於匯流排LBUS。鎖存電路SDL將資料由節點LAT_S保持，將其反轉資料由節點INV_S保持。
由於鎖存電路LDL及UDL具有與鎖存電路SDL相同之構成，故省略說明，各電晶體之參照編號及信號名如圖11所示與鎖存電路SDL之參照編號及信號名加以區別而作以下說明。又，於各感測放大器單元 SAU中，感測放大器部SA、以及3個鎖存電路SDL、UDL、及LDL係以可相互發送接收資料之方式藉由匯流排LBUS而連接。
預充電電路30對匯流排LBUS進行預充電。預充電電路30例如包含低耐壓n通道MOS電晶體31，電流路徑之一端連接於匯流排LBUS，對另一端賦予電壓VHLB，對閘極賦予控制信號LPC。又，預充電電路30藉由將電壓VHLB傳送至匯流排LBUS，而對匯流排LBUS進行預充電。
匯流排開關32將匯流排LBUS與匯流排DBUS連接。即，匯流排開關32例如包含低耐壓n通道MOS電晶體33，電流路徑之一端連接於匯流排LBUS，另一端連接於匯流排DBUS，對閘極賦予控制信號DSW。
鎖存電路XDL連接於匯流排DBUS，用於感測放大器單元SAU與外部之間之資料之發送接收。即，例如將自控制器等發送之資料首先保持於鎖存電路XDL，然後，經由匯流排DBUS及LBUS而傳送至鎖存電路SDL、LDL、及UDL之任一個。相反亦相同。由於鎖存電路XDL之構成與上述鎖存電路SDL大致相同，故省略說明。
再者，上述構成之感測放大器單元SAU中之各種信號例如係藉由控制電路5而賦予。
2.2關於感測放大器單元SAU之動作
其次，對資料寫入時之感測放大器單元SAU之動作進行說明。圖12表示了於“1”寫入之情況下、“0”寫入之情況下、使位元線浮動之情況下、及快傳寫(quick pass write)動作之情況下之鎖存電路SDL所保持之資料及對匯流排LBUS賦予之資料。
<“1”寫入之情況>
首先，對“1”寫入之情況進行進行說明。如圖12所示，於進行“1”寫入之情況下，將“1”資料保持於鎖存電路SDL。即，設為節 點LAT_S=“H”位準、INV_S=“L”位準。又，對匯流排LBUS賦予“0”資料。即，設為LBUS=“L”位準。
將此時之感測放大器部SA之動作示於圖13。如圖所示，電晶體41~43、48、50設為導通狀態，電晶體49設為斷開狀態。因此，藉由從電晶體50至位元線BL之路徑，而位元線BL充電被為例如正電壓VDD(於第1實施形態中圖5中所說明之例如2.5V)。
<“0”寫入之情況>
其次，對“0”寫入之情況進行說明。如圖12所示，於進行“0”寫入之情況下，將“0”資料保持於鎖存電路SDL。即，設為節點LAT_S=“L”位準、INV_S=“H”位準。又，對匯流排LBUS賦予“1”資料。即，設為LBUS=“H”位準。
將此時之感測放大器部SA之動作示於圖14。與圖13不同點在於，電晶體50成為斷開狀態，電晶體49成為導通狀態。因此，利用從電晶體49至位元線BL之路徑，而位元線BL之電位設為例如VSS(於第1實施形態中圖5所說明之例如0V)。
<快傳寫動作之情況>
其次，對快傳寫動作之情況進行說明。所謂快傳寫動作，係指於成為寫入對象之記憶胞電晶體MT之臨限值比目標位準充分低之情況下，即小於第1驗證電壓之期間，如圖14所說明進行“0”寫入。又，達到第1驗證電壓以上之後，使位元線BL之電壓上升，且使用相當於成為最終之目標之目標位準之第2驗證電壓進行寫入之方法。藉由使位元線BL之電壓上升，而減小記憶胞電晶體MT之臨限值之變動幅度，可高精度地控制臨限值分佈。以下，為方便起見，將記憶胞電晶體MT之臨限值達到第1驗證電壓以上之後之動作作為快傳寫動作進行說明。
如圖12所示，於快傳寫動作中，將“0”資料保持於鎖存電路 SDL，對匯流排LBUS賦予“1”資料。該條件與“0”寫入時相同。
快傳寫動作與“0”寫入不同之方面為信號BLC之電位。即，快傳寫動作時之信號BLC之電位與“0”寫入時相比設定得較低。由此，從位元線BL流通至電晶體49之電流量得到抑制，位元線BL之電位設為例如VDD(例如2.5V)與VSS(例如0V)之間之值。
<使位元線浮動之情況>
其次，對使位元線BL浮動之情況進行說明。於該情況下，如圖12所示，將“0”資料保持於鎖存電路SDL，設為節點LAT_S=“L”位準、INV_S=“H”位準。又，亦對匯流排LBUS賦予“0”資料，設為LBUS=“L”位準。
將此時之感測放大器部SA之動作示於圖15。如圖15所示，於該情況下，電晶體49、50之兩者成為斷開狀態。即，節點SCOM既未連接於電源電位亦未連接於接地電位，成為電性浮動之狀態。其結果，位元線BL亦成為電性浮動之狀態。
2.4關於感測放大器單元SAU之動作之具體例
其次，對資料寫入時之感測放大器單元SAU之動作之具體例，特別著眼於用來獲得圖12之條件之動作，使用圖16至圖21進行說明(關於快傳寫動作省略)。圖16至圖21係感測放大器單元SAU之方塊圖。
以下，為了說明之簡化，以各記憶胞電晶體MT保持2位元資料之情況為例進行說明。保持2位元資料之記憶胞電晶體MT之臨限值分佈從較低者起依次為“E”位準、“A”位準、“B”位準、及“C”位準。又，以4根位元線BL0~BL3之寫入目標位準分別為“E”位準、“A”位準、“B”位準、及“C”位準之情況為例進行說明。又，將與位元線BL0~BL3對應之感測放大器單元SAU分別標記為SAU0~SAU3。
首先，如圖16所示，自控制器對感測放大器單元SAU0~SAU3之 鎖存電路XDL傳送編程資料(2位元資料)。又，鎖存電路XDL內之編程資料之上位位元經由匯流排LBUS而傳送至鎖存電路UDL，下位位元傳送至鎖存電路LDL。其結果，於感測放大器單元SAU0之鎖存電路UDL及LDL中保持“1”資料。又，於感測放大器單元SAU1之鎖存電路UDL中保持“0”資料，於LDL中保持“1”資料。進而，於感測放大器單元SAU2之鎖存電路UDL及LDL中保持“0”資料。又，於感測放大器單元SAU3之鎖存電路UDL中保持“1”資料，於LDL中保持“0”資料。
其次，進行用來執行第1次之寫入循環之準備。於本例中，於第1次之循環中，將BL(“A”)設為“0”寫入對象，將BL(“B”)及BL(“C”)設為浮動。即，如圖17所示，於各感測放大器單元SAU0~SAU3之感測放大器部SA中，進行鎖存電路LDL之保持資料與鎖存電路UDL之保持資料之邏輯積(AND)運算，並將其傳送至鎖存電路SDL。
更具體而言，匯流排LBUS係藉由預充電電路30而預充電為“H”位準。然後，將信號LTL及UTL設為“H”位準而使電晶體70及80為導通狀態。其結果，將節點LAT_L及LAT_U之電位輸出至匯流排LBUS。於是，若節點LAT_L及LAT_U之兩者為“H”位準，則匯流排LBUS維持“H”位準。另一方面，若節點LAT_L及LAT_U中之任一者為“L”位準，則利用電晶體72或82，而匯流排LBUS之電位降低至“L”位準。由此，進行AND運算。該匯流排LBUS之電位被暫時傳送至感測放大器部SA，並從感測放大器部SA傳送至鎖存電路SDL。其結果，於感測放大器單元SAU0之鎖存電路SDL中保持“1”資料，於感測放大器單元SAU1~SAU3之鎖存電路SDL中保持“0”資料。
其次，如圖18所示，於各感測放大器單元SAU0~SAU3中，進行鎖存電路LDL之保持資料與鎖存電路UDL之保持資料之反轉資料之 AND運算，並將其輸出至匯流排LBUS。
該運算方法與圖17之情況不同點在於，於鎖存電路UDL中，藉由將並非信號UTL而是信號UTI設為“H”位準，而電晶體81成為導通狀態。由此，對預充電為“H”位準之匯流排LBUS，輸出節點LAT_L之電位與節點INV_U之電位，匯流排LBUS之位準成為兩者之位準之AND運算結果。又，由於無須將匯流排LBUS之資料傳送至其他之鎖存電路，故感測放大器部SA亦可無助於本動作。
以上之結果，於感測放大器單元SAU0中成為SDL=1、LBUS=“0”，位元線BL0被設為寫入禁止。又，於感測放大器單元SAU1中成為SDL=0、LBUS=“1”，位元線BL0被設為“0”寫入對象。又，於感測放大器單元SAU2及SAU3中成為SDL=0，LBUS=“0”，位元線BL2及BL3被設為浮動之狀態。
圖19表示根據圖18之結果進行編程動作，繼而進行針對“A”位準之驗證動作之後之情況。如圖所示，成為驗證對象者為位元線BL1。因此，於感測放大器單元SAU1中，將感測放大器部SA中之驗證結果傳送至鎖存電路SDL。即，若通過驗證則設為SDL=“1”，若失敗則設為SDL=“0”。又，於與設為寫入禁止之位元線BL0對應之感測放大器單元SAU0中，維持SDL=“1”。又，於非成為驗證對象之感測放大器單元SAU2及SAU3中，維持SDL=“0”。再者，鎖存電路LDL及UDL保持圖18中所說明之狀態。
其次，進行用來執行第2次之寫入循環之準備。於本例中，以於第1次之循環中，BL(“A”)根據驗證結果設為“0”寫入對象，BL(“B”)及BL(“C”)設為浮動之情況為例進行說明。即，如圖20所示，於各感測放大器單元SAU0~SAU3之感測放大器部SA中，進行鎖存電路LDL之保持資料與鎖存電路SDL之保持資料之反轉資料之AND運算，並將其保持於匯流排LBUS。
本動作與圖18大致相同，不同之方面為，於圖20中將信號STI設為“H”位準，且將節點INV_S之電位輸出至匯流排LBUS。其結果，於感測放大器單元SAU0中成為SDL=1、LBUS=“0”，位元線BL0被設為寫入禁止。又，於感測放大器單元SAU1中成為SDL=0、LBUS=“1”或“0”，位元線BL0若通過驗證則設為寫入禁止，若失敗則設為“0”寫入對象。又，於感測放大器單元SAU2及SAU3中成為SDL=0、LBUS=“0”，位元線BL2及BL3被設為浮動之狀態。
其後，進行編程動作及驗證動作，與圖19同樣地將驗證結果傳送至鎖存電路SDL。於第3次之循環中，不僅將位元線BL(“A”)而且亦將位元線BL(“B”)設為“0”寫入對象。此時，將鎖存電路UDL之保持資料之反轉資料與SDL之保持資料之反轉資料之AND運算結果輸出至匯流排LBUS。又，根據該狀態中之SDL及LBUS之資料來進行編程動作。然後，如圖21所示，將“A”驗證及“B”驗證之結果傳送至鎖存電路SDL。
以下，同樣地，進行“C”位準之寫入。
2.4本實施形態之效果
如上所述，第1實施形態中所說明之寫入動作可藉由本實施形態中所說明之感測放大器4之動作來實現。再者，本實施形態中所說明之各感測放大器單元SAU中之具體之動作僅為一例，只要可達成圖12中所說明之條件，則其運算方法並不受限定。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態係與上述第1實施形態中所說明之圖8之變化例相關。以下，僅對與第1實施形態不同之方面進行說明。
3.1第1例
圖22與第1實施形態中所說明之圖8對應，表示了各循環中之與 臨限值之目標位準對應之位元線之狀態。
本例與圖8之模式不同之方面為，與臨限值之目標位準為“E”位準、“F”位準、及“G”位準之記憶胞電晶體MT對應之位元線BL(“E”)、BL(“F”)、及BL(“G”)於進行“0”編程之前，暫時被設為寫入禁止(“1”編程)對象。
即，位元線BL(“E”)於第1次至第6次之循環中被設為浮動之狀態，於第7次及第8次之循環中被設為寫入禁止。位元線BL(“F”)於第1次至第6次之循環中被設為浮動之狀態，於第7次至第10次之循環中被設為寫入禁止。又，位元線BL(“G”)於第1次至第6次之循環中被設為浮動之狀態，於第7次至第13次之循環中被設為寫入禁止。
3.2第2例
圖23表示第2例。如圖所示，於本例中，於圖22中於第7次至第13次之循環中被設為寫入禁止之位元線BL(“E”)、BL(“F”)、及BL(“G”)被設為“0”編程對象。
3.3第3例
圖24表示第3例。如圖所示，本例係於圖23中所說明之第2例中，將位元線BL被設為浮動之條件與被設為“0”寫入對象之條件調換。
即，位元線BL(“B”)於第1次及第2次之循環中被設為“0”寫入對象，位元線BL(“C”)於第1次至第4次之循環中被設為“0”寫入對象，位元線BL(“D”)於第1次至第6次之循環中被設為“0”寫入對象。又，位元線BL(“E”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次及第8次之循環中被設為浮動，位元線BL(“F”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次至第10次之循環中被設為浮動，位元線BL(“G”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次至第13次之循環中被設為浮動。
3.4第4例
圖25表示第4例。如圖所示，於本例中，於圖24中於第1次至第6次之循環中被設為“0”寫入對象之位元線BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)、及BL(“G”)被設為寫入禁止。
3.5第5例
圖26表示第5例。如圖所示，本例係於第1實施形態中所說明之圖8中，代替將位元線BL設為浮動，而將中間電壓Vmid施加至位元線BL。Vmid例如為具有對應於“0”資料之電壓VSS(例如0V)與對應於“1”資料之電壓VDD(例如2.5V)之中間之值之電壓。
再者，該第5例亦可應用於上述第1至第4例。即，於圖22至圖25中，亦可代替將位元線BL設為浮動，而施加中間電壓Vmid。
3.6本實施形態之效果
於本實施形態中，對與第1實施形態中所說明之圖8不同之幾個資料模式進行了說明，即便為本實施形態之資料模式，亦可獲得與第1實施形態相同之效果。
例如，於使用圖22所說明之第1例中，於第7次至第13次之循環中，藉由對較多之位元線BL賦予“1”資料，可相對地減少賦予“0”資料之位元線BL之根數。第2例則相反，於第7次至第13次之循環中，藉由對較多之位元線BL賦予“0”資料，可相對地減少賦予“1”資料之位元線BL之根數。
又，於使用圖24所說明之第3例中，於第1次至第6次之循環中，藉由對較多之位元線BL賦予“0”資料，可相對地減少賦予“1”資料之位元線BL之根數。第4例則相反，於第1次至第6次之循環中，藉由對較多之位元線BL賦予“1”資料，可相對地減少賦予“0”資料之位元線BL之根數。 進而，於使用圖26所說明之第5例中，藉由對位元線BL賦予中間電壓Vmid，可減小於位元線間所產生之電位差。
再者，由於用來獲得本實施形態中所說明之資料模式之感測放大器4之動作亦可應用第2實施形態中所說明之方法，故省略詳細之說明。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。本實施形態與上述第3實施形態同樣地係關於第1實施形態中所說明之圖8之變化例。以下，僅對與第1及第2實施形態不同之方面進行說明。
4.1關於資料模式
將本實施形態之資料模式示於圖27。圖27與第1實施形態中所說明之圖22及第3實施形態中所說明之圖22至圖26對應。
如圖所示，於本例中，於第1實施形態中所說明之圖8之模式中，對浮動對象之位元線BL，於第1次至第6次之循環中賦予“0”資料，於第7次至第13次之循環中賦予“1”資料(寫入禁止)。
即，位元線BL(“B”)於第1次及第2次之循環中被設為“0”寫入對象，位元線BL(“C”)於第1次至第4次之循環中被設為“0”寫入對象，位元線BL(“D”)於第1次至第6次之循環中被設為“0”寫入對象。又，位元線BL(“E”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次及第8次之循環中被設為“1”寫入對象，位元線BL(“F”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次至第10次之循環中被設為“1”寫入對象，位元線BL(“G”)於第1次至第6次之循環中被設為“0”寫入對象，於第7次至第13次之循環中被設為“1”寫入對象。
即，與應將臨限值位準提高至較高之位準為止之記憶胞電晶體MT對應之位元線BL於寫入循環之初始階段進行“0”寫入，於某階 段禁止寫入，然後再次進行“0”寫入，然後，通過驗證而禁止寫入。即，隔著寫入禁止期間進行2次之“0”寫入動作。其中，實質上藉由第2次之寫入動作而臨限值變動，設定為成為目標之臨限值位準。將該情況示於圖28。圖28表示了編程動作時之位元線BL(“F”)之電位變動(省略了驗證動作期間之圖示)。
如圖所示，於第1次至第6次之循環中，位元線BL(“F”)之電位維持為0V，寫入“0”資料。即，將電荷注入至電荷儲存層。於該階段中，寫入為“F”位準之記憶胞之臨限值與寫入為其他之臨限值位準之記憶胞同樣地位移，因而遠達不到目標之臨限值。因此，不需要與“F”位準相關之驗證動作。
然後，於第7次至第10次之循環中，位元線BL(“F”)之電位被設為VDD，禁止寫入。這係用來抑制對單元陣列整體之位元線充電之電荷量之控制。關於寫入為“F”位準之記憶胞，例如，以即便將3循環左右切換為寫入禁止狀態，亦不會對之後之寫入速度帶來較大之影響為前提而設定。
然後，於第7次至第10次之循環中，位元線BL(“F”)之電位被設為VDD，禁止寫入。
然後，從第11次之循環開始再次將位元線BL(“F”)之電位設為0V，寫入“0”資料。該期間亦於編程動作之後進行與“F”位準相關之驗證動作，實際上進行將“F”位準設為目標之寫入動作。
於圖28之例中，於第16次之循環中通過驗證。因此，第17次以後之循環以後，對位元線BL(“F”)再次施加VDD，設為寫入禁止對象。
4.2本實施形態之效果
根據本實施形態之構成，與第1實施形態同樣地，可降低半導體記憶裝置之消耗電力。以下對本效果詳細地進行說明。
圖29係模式性地表示3種資料模式、於寫入該等資料模式時之編程時及驗證時流通於半導體記憶裝置之電流ICC、選擇字元線WL之電壓、及位元線BL之電壓之時序圖。電流ICC例如為流通於設置於半導體記憶裝置之電源電壓產生電路之輸出端子之電流。
於資料模式為“0000”之情況下，即，於對所有位元線BL賦予相同之資料之情況下，幾乎不產生位元線間之電位差。因此，電流ICC較小。另一方面，於資料模式為“1111”之情況下，即，於對幾乎所有BL賦予“1”資料之情況下，由於將VDD充電至位元線，故寫入時之位元線充電電流增加，但因位元線間無電位差，故不會成為明顯大之峰電流。又，於資料模式為“0101”之情況下，即，於賦予“0”資料與“1”資料之位元線BL之根數各半之情況下，位元線間之充電電容變得最大，消耗電流變得非常大(於圖29中於記載為“電流峰”之點成為最大)。
然而，根據本實施形態，於像“0101”一樣之資料模式時，如圖28中所說明，將位元線BL之一部分設為寫入禁止。例如，於圖29中將“0101”設為“1101”。由此，資料模式中之“0”資料之比例降低。由此，如圖29中虛線所示，可降低消耗電流。
圖30係表示相對於循環計數之“0”寫入對象之記憶胞數之關係之圖表。於圖30中，粗實線表示本實施形態之情況，粗虛線表示於將位元線BL設為“0”寫入之前不禁止寫入之情況(即便於圖28中之第7次至第10次之循環中亦進行“0”寫入之情況)。
如圖所示，於循環初始之階段中，連接於選擇字元線WL之大致全部之記憶胞電晶體MT為“0”寫入對象。又，隨著將循環計數重疊，而“0”寫入對象之記憶胞電晶體數量減少。於是，於某循環期間，“0”寫入之記憶胞電晶體數量與“1”寫入之記憶胞電晶體數量大致為相同數量。如圖29中所說明，該期間為消耗電流變得特大之期 間。
因此，於本實施形態中，於圖30之例中，從第7次之循環開始，禁止一部分之位元線BL(於圖27之例中，為BL(“E”)、BL(“F”)、及BL(“G”))之寫入。即，如圖30所示，於第7次之循環中，成為“0”寫入對象之記憶胞電晶體數量急劇減少。然後，於循環第9次中將向“E”之寫入單元返回至“0”寫入對象，於循環第11次中將向“F”之寫入單元返回至“0”寫入對象，於循環第14次中將“G”寫入單元返回至“0”寫入對象。於該時間點，已經通過驗證之記憶胞電晶體MT亦較多，“0”寫入對象之記憶胞電晶體數量較少。
如此，若著眼於記憶胞陣列中所包含之位元線BL之根數，則藉由於資料之寫入動作之過程中，避免產生“0”寫入對象之記憶胞電晶體數量與“1”寫入對象之記憶胞電晶體數量成為大致相同數量之資料模式，可降低消耗電流。
同樣地，將著眼於某1個記憶胞電晶體MT時之相對於循環計數之臨限值電壓之變化、與充電電荷量之變化示於圖31。於圖31中，作為一例表示了連接於圖27中之位元線BL(“G”)之記憶胞電晶體MT之情況。
如圖所示，於第7次之循環中，對位元線BL(“G”)賦予“1”資料。因此，記憶胞電晶體MT之臨限值保持大致固定。然後，從第14次之循環開始再次開始“0”編程。此時，由於將編程電壓VPGM設定為充分高之值，故記憶胞電晶體MT之臨限值急劇上升至成為目標之“G”位準附近。又，於禁止寫入之第7次至第13次之循環中，所需要之充電電荷量亦削減。
如以上，根據本實施形態，於重複寫入循環之過程中，以“0”與“1”成為大致相同數量或固定之比率之範圍內之方式，控制資料模式。更具體而言，於某循環中，將“0”寫入對象之記憶胞電晶體 MT設為寫入禁止。由此，可將資料模式中所包含之“0”之數量與“1”之數量之差設為固定以上，始終保持“1”為固定程度較多或“0”為固定程度較多之狀態。其結果，可降低半導體記憶裝置之消耗電力。
再者，用來獲得本實施形態中所說明之資料模式之感測放大器4之動作亦可應用第2實施形態中所說明之方法，故省略詳細之說明。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第4實施形態中，將寫入循環之最後階段中之非選擇之選擇閘極線SGD之電位設定為比VSS更高之電位。以下，僅對與第1至第4實施形態不同之方面進行說明。
5.1關於編程動作時之電位
圖32表示了寫入循環最後階段中之編程動作時之各配線之電位變化。如圖所示，與第1實施形態中所說明之圖5不同之方面為，選擇區塊BLK中之非選擇串單元SU之選擇閘極線SGD、及非選擇區塊中之選擇閘極線SGD之電位例如設為1V左右。該值只不過為一例，只要為連接於該等選擇閘極線SGD之選擇電晶體ST1截止之電壓即可。
5.2本實施形態之效果
若寫入循環進入最後階段，則相當比例之記憶胞電晶體MT通過驗證。其結果，對與該等記憶胞電晶體MT對應之位元線BL賦予“1”資料。於是，該位元線BL與非選擇串單元SU之選擇閘極線SGD之間之充電電容與循環之初期相比增大。
因此，於本實施形態中，使非選擇串單元SU之選擇閘極線SGD於可將選擇電晶體ST1截止之範圍內上升。由此，可降低充電電容，進而削減消耗電力。
6.變化例等
如以上，根據上述實施形態之半導體記憶裝置，可降低配線間之充電電容，降低資料之寫入動作時之消耗電力。
再者，上述實施形態並不限定於上述說明之方式，可進行各種變化。例如，第1實施形態中所說明之圖7之驗證時機只不過為一例，於哪個循環計數中進行關於哪個位準之驗證為任意。這可藉由編程電壓VPGM之大小、記憶胞電晶體MT之特性等來決定。又，於第1實施形態之圖5或圖9中，以設為浮動之位元線BL之電位為1V左右之情況為例進行了說明，然而這只不過為一例，根據周圍之配線之電位而變化。然而，設為浮動之位元線BL之電位設為對應於“0”資料之電位與對應於“1”資料之電位之間之值。
又，第2實施形態中所說明之感測放大器4之構成亦只不過一例，亦可具有其他之構成。又，如第2實施形態上述，感測放大器單元SAU內之資料之運算方法可使用各種方法。又，如圖12中所說明，“1”資料及“0”資料與“L”位準及“H”位準之對應關係亦只不過為一例，可適當選擇。即，若為圖12之例，將對節點INV保持“L”、對節點LAT保持“H”位準之情況定義為「鎖存電路保持“1”」，但亦可為相反之關係。又，將位元線BL設為浮動之方法亦並不限定於上述第2實施形態中所說明之方法，例如亦可對信號BLC或BLS之電位進行控制而將電晶體41、40截止。
進而，於第3實施形態中所說明之圖22至圖25中，以對設為浮動之位元線BL賦予“1”資料或“0”資料之時機、及將賦予了“1”資料或“0”資料之位元線BL設為浮動之時機為第7次之循環之情況為例進行了說明。然而，這亦只不過為一例，於哪個時機切換位元線BL之狀態為任意。然而，如圖31上圖所示，於循環計數與臨限值電壓之變動量之間，存在統計之相關關係。因此，只要根據該相關關係，於可降低消耗電力之適當之時機切換位元線BL之狀態即可。進 而，於上述第3實施形態中，以與目標位準無關，根據循環計數而切換位元線BL之狀態之情況為例進行了說明。然而，亦可根據目標位準而改變切換之時機。例如，於圖22中，亦可將位元線BL(“E”)從第7次之循環開始設為寫入禁止，將位元線BL(“F”)從第9次之循環開始設為寫入禁止，將位元線BL(“G”)從第11次之循環開始設為寫入禁止。圖23至圖25之情況下亦相同。又，以上之情況於代替將位元線BL設為浮動而賦予中間電壓Vmid之情況下亦相同。進而，上述內容於第4實施形態中所說明之圖27之情況下亦相同。即，於圖27之情況下，亦於第7次之循環中，將賦予至位元線BL之資料從“0”切換為“1”。然而，並不限定於第7次之循環，另外亦可根據寫入目標位準而改變切換時機。
又，第5實施形態亦可與第1至第4實施形態獨立地實施。即便於此情況下，亦可降低位元線BL與選擇閘極線SGD之間之充電電容，削減消耗電力。又，從第幾次之循環開始使選擇閘極線SGD之電位上升為任意。控制電路5可針對每個循環識別“1”寫入對象之位元線數量。因此，例如於控制電路5於內部之寄存器等具有臨限值，且“1”寫入對象之位元線數量超過該臨限值時，亦可提高選擇閘極線SGD之電位。或者，例如，於圖22、圖24、及圖27之情況下，亦可於對位元線BL(“E”)、BL(“F”)、及BL(“G”)賦予“1”資料之時機、或設為浮動之時機，提高選擇閘極線SGD之電位。或者，於圖25之情況下，亦可於並非循環之最後階段，而是循環之初期(第1次至第6次之循環)，提高選擇閘極線SGD之電位。其原因在於，若為圖25之例，則於循環之初始，對多數之位元線(位元線BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)、及BL(“G”))賦予“1”資料。當然，於該情況下，例如亦可於第14次以後之循環等循環之最後階段中提高選擇閘極線SGD之電位。即，第5實施形態並不限定在於 循環之最後階段中提高選擇閘極線SGD之電位之情況，相反亦可於最先階段提高，亦可於最先階段提高，於中間階段下降，於最後階段再次提高。當然，該等組合可於位元線BL之狀態中任意地選擇。
進而，於上述實施形態中，列舉記憶胞三維地積層之NAND型快閃記憶體為例進行了說明，但亦可應用於記憶胞於半導體基板上二維地排列之平面型NAND型快閃記憶體。進而，電荷儲存層並不限定於由絕緣膜形成之MONOS型，電荷儲存層亦可應用於由導電膜形成之FG型。
又，於1個記憶胞電晶體MT保持2位元資料之情況下，其臨限值電壓與保持資料對應而取4種位準之任一者。於將4種位準以由低到高之順序設為刪除位準、A位準、B位準、及C位準之情況下，於A位準之讀出動作時施加至選擇字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、04V~0.5V、0.5V~0.55V等之任一者之間。於B位準之讀出時施加至選擇字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等之任一者之間。於C位準之讀出動作時施加至選擇字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等之任一者之間。作為讀出動作之時間(tR)，例如亦可為25μs~38μs、38μs~70μs、70μs~80μs等之任一者之間。
寫入動作包含編程及編程驗證。於寫入動作中，於編程時對所選擇之字元線最先施加之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可為13.7V~14.0V、140V~14.6V等之任一者之間。亦可使寫入第奇數個字元線時之對所選擇之字元線最先施加之電壓與寫入第偶數個字元線時之對所選擇之字元線最先施加之電壓不同。於 將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步進脈衝程式)時，作為增加之電壓，列舉例如0.5V左右。作為施加至非選擇之字元線之電壓，例如亦可為6.0V~7.3V之間。並不限定於此，例如亦可為7.3V~8.4V之間，亦可為6.0V以下。亦可藉由非選擇之字元線係第奇數個字元線還係第偶數個字元線，而使施加之藉由電壓不同。作為寫入動作之時間(tProg)，例如亦可為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
於刪除動作中，對配置於半導體基板上部且記憶胞配置於上方之井最先施加之電壓例如為12V~13.6V之間。並不限定於此，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V等之任一者之間。作為刪除動作之時間(tErase)，例如亦可為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
又，記憶胞例如亦可為如以下之構造。記憶胞具有於矽基板等半導體基板上隔著膜厚為4nm~10nm之隧道絕緣膜而配置之電荷儲存膜。該電荷儲存膜可形成為膜厚為2nm~3nm之氮化矽(SiN)膜、或氮氧化矽(SiON)膜等絕緣膜與膜厚為3nm~8nm之多晶矽(Poly-Si)膜之積層構造。亦可於多晶矽膜中添加釕(Ru)等金屬。記憶胞於電荷儲存膜之上具有絕緣膜。該絕緣膜例如具有由膜厚為3nm~10nm之下層High-k膜與膜厚為3nm~10nm之上層High-k膜夾持之膜厚為4nm~10nm之氧化矽(SiO)膜。作為High-k膜之材料，可列舉氧化鉿(HfO)等。又，可使氧化矽膜之膜厚比High-k膜之膜厚更厚。於絕緣膜上，隔著膜厚為3nm~10nm之功函數調整用之膜，而設置膜厚為30nm~70nm之控制電極。此處，功函數調整用膜例如為氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極可使用鎢(W)等。可於記憶胞間配置氣隙。
再者，上述實施形態包含下述之態樣。
[1]第1實施形態：圖32實施形態之半導體記憶裝置包括：第1及第2記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；及第2位元線，其連接於上述第2記憶胞；資料之寫入動作重複編程動作及驗證動作之組(編程循環)，藉由上述寫入動作，對上述第1記憶胞寫入第1資料(A-level)，對上述第2記憶胞寫入與上述第1資料不同之第2資料(B-level)，上述寫入動作之第1組(於圖7-8為第1-2次之循環)中，於上述編程動作時，對上述第1位元線施加第1電壓(0V)，將上述第2位元線設為電性浮動之狀態，於上述驗證動作時，不進行與上述第2資料(B-level)相關之驗證動作而進行與上述第1資料(A-level)相關之驗證動作。
[2]於上述[1]中，進而包括連接於上述第1及第2記憶胞之閘極之第1字元線，於上述第1組中之上述驗證動作時，對上述第1字元線施加與上述第1資料(A-level)對應之第2電壓(於圖7中為VfyA)，不施加與上述第2資料(B-level)對應之第3電壓(VfyB)。
[3]於上述[2]中，於上述第1組之後執行之第2組(於圖7-8為第3-8次之循環)中之編程動作時，對上述第2位元線施加第3電壓(0V)，於驗證動作時，對上述第1字元線施加上述第3電壓(VfyB)，由此進行與上述第2資料相關之驗證動作。
[4]於上述[1]中，保持上述第2資料(B-level)之記憶胞之臨限值高於保持上述第1資料(A-level)之記憶胞之臨限值。
[5]於上述[1]中，包括：第3記憶胞，其具備電荷儲存層；第1選擇電晶體，其連接於上述第1記憶胞與上述第1位元線之 間；及第2選擇電晶體，其連接於上述第3記憶胞與上述第1位元線之間；於上述寫入動作之第1組之編程動作時，對上述第1選擇電晶體(選擇串單元)之閘極賦予第2電壓(於圖8中為2.5V)，對上述第2選擇電晶體(非選擇串單元)之閘極賦予小於上述第2電壓之第3電壓(於圖8中為0V)，
於上述第1組之後執行之第2組之編程動作時，對上述第1選擇電晶體之閘極賦予高於上述第3電壓之第4電壓(於圖32中為2.5V)，對上述第2選擇電晶體之閘極賦予高於上述第3電壓(0V)且低於上述第2電壓及第4電壓(2.5V)之第5電壓(於圖32中為1V)。
[6]於上述[5]中，上述第3電壓(0V)及上述第5電壓(1V)使上述第1選擇電晶體為斷開狀態。
[7]進而，上述實施形態之半導體記憶裝置包括：第1記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；及感測放大器，其對上述第1位元線施加電壓；資料之寫入動作重複編程動作及驗證動作之組(編程循環)，上述第1位元線於上述重複之第1組之編程動作時被設為電性浮動且被設為第1電位，於上述第1組之後之第2組之編程動作時，藉由利用上述感測放大器施加第2電壓，而設為低於上述第1電位之第2電位(0V)，於上述第2組之後之第3組之編程動作時，藉由利用上述感測放大器施加第3電壓，而設為高於上述第1電位及第2電位之第3電位(VDD)。
[8]於上述[7]中，上述第1組為上述重複之最先之組。
[9]於上述[7]中，上述第3組係於通過驗證之後執行(寫入禁止電壓)。
[10]於上述[7]中，當於上述第2組與上述第3組之間執行之第4組之編程動作時，上述第1位元線藉由利用上述感測放大器施加第4電壓，而設為高於上述第1電位及第2電位之第4電位(VDD)(圖22)。
[11]於上述[7]中，當於上述第2組與上述第3組之間執行之第4組之編程動作時，上述第1位元線藉由利用上述感測放大器施加第4電壓，而設為低於上述第1電位之第4電位(0V)(圖23)。
[12]於上述[7]中，當於上述第1組之前執行之第4組之編程動作時，上述第1位元線藉由利用上述感測放大器施加第4電壓，而設為低於上述第1電位之第4電位(0V)(圖24)。
[13]於上述[7]中，當於上述第1組之前執行之第4組之編程動作時，上述第1位元線藉由利用上述感測放大器施加第4電壓，而設為高於上述第1電位及第2電位之第4電位(VDD)(圖25)。
[14]進而，上述實施形態之半導體記憶裝置包括：第1至第3記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；第2位元線，其連接於上述第2記憶胞；第3位元線，其連接於上述第3記憶胞；及感測放大器，其對上述第1至第3記憶胞施加電壓；資料之寫入動作重複編程動作及驗證動作之組(編程循環)，於上述寫入動作之任一個組中，於上述編程動作時，利用上述感測放大器對上述第1位元線施加第1電壓(VDD)，對上述第2位元線施加小於上述第1電壓之第2電壓(0V)，對上述第3位元線施加小於上述第1電壓且大於上述第2電壓之第3電壓(Vmid)(圖26)。
[15]於上述[14]中，上述第2位元線於上述寫入動作之第1組中被 施加上述第2電壓(Vmid)，於上述第1組之前執行之第2組中利用上述感測放大器施加上述第3電壓(Vmid)，於上述第1組之後執行之第3組中利用上述感測放大器施加上述第1電壓(VDD)(圖26：著眼於1根BL時，電位變化為Vmid→0V→VDD)。
[16]第5實施形態：圖32上述實施形態之半導體記憶裝置包括：第1及第2記憶胞，其具備電荷儲存層；第1選擇電晶體，其連接於上述第1記憶胞；第2選擇電晶體，其連接於上述第2記憶胞；及第1位元線，其連接於上述第1及第2選擇電晶體；向上述第1記憶胞之資料之寫入動作分別包括包含編程動作及驗證動作之第1及第2寫入動作(初始循環與最後階段循環)，於上述第1寫入動作之編程動作時，上述第1選擇電晶體(選擇串單元)之閘極電位被設為第1電位(於圖8中為2.5V)，上述第2選擇電晶體(非選擇串單元)之閘極電位被設為小於上述第1電位之第2電位(於圖8中為0V)，於上述第1寫入動作後之上述第2寫入動作之編程動作時，上述第1選擇電晶體之閘極電位被設為高於上述第2電位之第3電位(於圖32中為2.5V)，上述第2選擇電晶體之閘極電位被設為高於上述第2電位(0V)且低於上述第1電位及第3電位(2.5V)之第4電位(於圖32中為1V)。
[17]於上述[16]中，上述第2電位(0V)及上述第4電位(1V)使上述第1選擇電晶體為斷開狀態。
[18]於上述[16]中，於上述編程動作時，上述第1位元線之電位與 上述第2及上述第4電位(0V、1V)之電位差小於上述第1選擇電晶體之臨限值(ST1：截止)。
[19]於上述[16]中，於上述第1寫入動作中N個記憶胞被設為寫入禁止狀態，於上述第2寫入動作中M個記憶胞被設為寫入禁止狀態，N為1以上之自然數，M為2以上之自然數，M>N。
[20]第4實施形態：圖27-28進而，上述實施形態之半導體記憶裝置包括：第1記憶胞，其具備電荷儲存層；及第1位元線，其連接於上述第1記憶胞；向上述第1記憶胞之資料之寫入動作分別包括包含編程動作及驗證動作之第1至第4寫入動作(於圖28中為循環計數1、7、11、17)，於上述第1寫入動作之編程動作時(於圖28中為循環計數1)，上述第1位元線之電位被設為第1電位(於圖28中為0V)，於上述第1寫入動作後之第2寫入動作之編程動作時(於圖28中為循環計數7)，上述第1位元線之電位被設為高於上述第1電位之第2電位(於圖28中為VDD)，於上述第2寫入動作後之第3寫入動作之編程動作時(於圖28中為循環計數11)，上述第1位元線之電位被設為低於上述第2電位之第3電位(於圖28中為0V)，於上述第3寫入動作後之第4寫入動作之編程動作時(於圖28中為循環計數17)，上述第1位元線之電位被設為高於上述第1電位及第3電位之第4電位(於圖28中為VDD)。
[21]於上述[20]中，上述第1電位及第3電位(0V)容許對於上述第1記憶胞之資料編程， 上述第2電位及第4電位(VDD)禁止對於上述第1記憶胞之資料編程。
[22]於上述[20]中，進而包括連接於上述第1記憶胞與上述第1位元線之間之第1選擇電晶體(ST1)，於將上述第1位元線之電位設為上述第1電位或第3電位(0V)時，上述第1選擇電晶體設為導通狀態，於將上述第1位元線之電位設為上述第2電位或第4電位(VDD)時，上述第1選擇電晶體設為截止狀態。
[23]於上述[20]中，進而包括連接於上述第1記憶胞與上述第1位元線之間之第1選擇電晶體(ST1)，於上述編程動作時，上述第1選擇電晶體之閘極之電位設為第5電位(於圖5中為2.5V)，上述第1電位及第3電位(0V)與上述第5電位之電位差大於上述第1選擇電晶體之臨限值(ST1：導通)，上述第2電位及第4電位(VDD)與上述第5電位之電位差小於上述第1選擇電晶體之臨限值(ST1：截止)。
[24]於上述[20]中，上述第1電位與上述第3電位相等(0V)，上述第2電位與上述第4電位相等(VDD)。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態或實施形態之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (15)

  1. 一種半導體記憶裝置，其特徵在於具備：第1及第2記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；及第2位元線，其連接於上述第2記憶胞；且資料之寫入動作係重複編程動作及驗證動作之組，藉由上述寫入動作，對上述第1記憶胞寫入第1資料，對上述第2記憶胞寫入與上述第1資料不同之第2資料，於上述寫入動作之第1組中，於上述編程動作時，對上述第1位元線施加第1電壓，將上述第2位元線設為電性浮動之狀態，於上述驗證動作時，不進行與上述第2資料相關之驗證動作，而進行與上述第1資料相關之驗證動作。
  2. 如請求項1之半導體記憶裝置，其進而包括連接於上述第1及第2記憶胞之閘極之第1字元線，於上述第1組之上述驗證動作時，對上述第1字元線，施加與上述第1資料對應之第2電壓，而不施加與上述第2資料對應之第3電壓。
  3. 如請求項2之半導體記憶裝置，其中於上述第1組之後執行之第2組之編程動作時，對上述第2位元線施加第3電壓，於驗證動作時，對上述第1字元線施加上述第3電壓，藉此進行與上述第2資料相關之驗證動作。
  4. 如請求項1之半導體記憶裝置，其中保持上述第2資料之記憶胞之臨限值高於保持上述第1資料之記憶胞之臨限值。
  5. 如請求項1之半導體記憶裝置，其具備： 第3記憶胞，其具備電荷儲存層；第1選擇電晶體，其連接於上述第1記憶胞與上述第1位元線之間；及第2選擇電晶體，其連接於上述第3記憶胞與上述第1位元線之間；於上述寫入動作之第1組之編程動作時，對上述第1選擇電晶體之閘極賦予第2電壓，對上述第2選擇電晶體之閘極賦予小於上述第2電壓之第3電壓，於上述第1組之後執行之第2組之編程動作時，對上述第1選擇電晶體之閘極賦予高於上述第3電壓之第4電壓，對上述第2選擇電晶體之閘極賦予高於上述第3電壓且低於上述第2電壓及第4電壓之第5電壓。
  6. 如請求項5之半導體記憶裝置，其中上述第3電壓及上述第5電壓係使上述第1選擇電晶體為斷開狀態。
  7. 一種半導體記憶裝置，其特徵在於具備：第1記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；及感測放大器，其對上述第1位元線施加電壓；且資料之寫入動作係重複編程動作及驗證動作之組，上述第1位元線係於上述重複之第1組之編程動作時被設為電性浮動，且設為第1電位，於上述第1組之後之第2組之編程動作時，藉由利用上述感測放大器施加第2電壓，而設為低於上述第1電位之第2電位，於上述第2組之後之第3組之編程動作時，藉由利用上述感測放大器施加第3電壓，而設為高於上述第1電位及第2電位之第3電位。
  8. 如請求項7之半導體記憶裝置，其中上述第1組為上述重複之最先之組。
  9. 如請求項7之半導體記憶裝置，其中上述第3組係於通過驗證之後執行。
  10. 如請求項7之半導體記憶裝置，其中於上述第2組與上述第3組之間執行之第4組之編程動作時，上述第1位元線係藉由利用上述感測放大器施加第4電壓，而設為高於上述第1電位及第2電位之第4電位。
  11. 如請求項7之半導體記憶裝置，其中於上述第2組與上述第3組之間執行之第4組之編程動作時，上述第1位元線係藉由利用上述感測放大器施加第4電壓，而設為低於上述第1電位之第4電位。
  12. 如請求項7之半導體記憶裝置，其中於上述第1組之前執行之第4組之編程動作時，上述第1位元線係藉由利用上述感測放大器施加第4電壓，而設為低於上述第1電位之第4電位。
  13. 如請求項7之半導體記憶裝置，其中於上述第1組之前執行之第4組之編程動作時，上述第1位元線係藉由利用上述感測放大器施加第4電壓，而設為高於上述第1電位及第2電位之第4電位。
  14. 一種半導體記憶裝置，其特徵在於具備：第1至第3記憶胞，其具備電荷儲存層；第1位元線，其連接於上述第1記憶胞；第2位元線，其連接於上述第2記憶胞；第3位元線，其連接於上述第3記憶胞；及感測放大器，其對上述第1至第3記憶胞施加電壓；且資料之寫入動作係重複編程動作及驗證動作之組，於上述寫入動作之任一組中，於上述編程動作時，利用上述感測放大器對上述第1位元線施加第1電壓，對上述第2位元線施 加小於上述第1電壓之第2電壓，對上述第3位元線施加小於上述第1電壓且大於上述第2電壓之第3電壓。
  15. 如請求項14之半導體記憶裝置，其中上述第2位元線係於上述寫入動作之第1組中被施加上述第2電壓，於上述第1組之前執行之第2組中藉由上述感測放大器而被施加上述第3電壓，於上述第1組之後執行之第3組中藉由上述感測放大器而被施加上述第1電壓。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
JP2017111847A (ja) 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
JP6490018B2 (ja) 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
JP6779819B2 (ja) * 2017-03-22 2020-11-04 キオクシア株式会社 半導体記憶装置
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP6983617B2 (ja) 2017-10-17 2021-12-17 キオクシア株式会社 半導体記憶装置
JP2020009509A (ja) * 2018-07-03 2020-01-16 キオクシア株式会社 半導体記憶装置
CN110838321A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
JP2020047354A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020095766A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 半導体記憶装置
JP2020140747A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置
US11776596B2 (en) * 2019-11-11 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Data processing device and method for operating data processing device
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN112992201B (zh) * 2021-03-24 2022-05-10 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
JP2022170342A (ja) 2021-04-28 2022-11-10 キオクシア株式会社 半導体記憶装置
WO2022256956A1 (en) * 2021-06-07 2022-12-15 Yangtze Memory Technologies Co., Ltd. Methods of reducing program disturb by array source coupling in 3d nand memory devices

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5705811A (en) * 1996-10-30 1998-01-06 Raytheon Ti Systems, Inc. System and apparatus for calibrating an image detector
US6606267B2 (en) * 1998-06-23 2003-08-12 Sandisk Corporation High data rate write process for non-volatile flash memories
JP3629144B2 (ja) * 1998-06-01 2005-03-16 株式会社東芝 不揮発性半導体記憶装置
JP2000269366A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 不揮発性半導体メモリ
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6864530B2 (en) * 2002-03-05 2005-03-08 Hynix Semiconductor America, Inc. High density flash memory architecture with columnar substrate coding
KR100475119B1 (ko) * 2002-11-26 2005-03-10 삼성전자주식회사 Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ
JP4817615B2 (ja) * 2004-05-31 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
JP4832767B2 (ja) * 2005-02-03 2011-12-07 株式会社東芝 半導体集積回路装置及びそのデータプログラム方法
US7203092B2 (en) * 2005-05-12 2007-04-10 Micron Technology, Inc. Flash memory array using adjacent bit line as source
US7257013B2 (en) * 2005-09-08 2007-08-14 Infineon Technologies Ag Method for writing data into a memory cell of a conductive bridging random access memory, memory circuit and CBRAM memory circuit
JP2007128583A (ja) * 2005-11-02 2007-05-24 Sharp Corp 不揮発性半導体記憶装置
US7813170B2 (en) * 2005-11-11 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device capable of memorizing multivalued data
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
KR100851546B1 (ko) * 2006-09-22 2008-08-11 삼성전자주식회사 비휘발성 기억 장치 및 그 동작 방법
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
JP2009230818A (ja) * 2008-03-24 2009-10-08 Toshiba Corp 半導体記憶装置
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
US7719902B2 (en) 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
KR20100043935A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8218381B2 (en) * 2009-11-24 2012-07-10 Sandisk Technologies Inc. Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling
JP2011150749A (ja) * 2010-01-20 2011-08-04 Toshiba Corp 不揮発性半導体記憶装置
KR101141381B1 (ko) * 2010-08-16 2012-07-13 삼성전기주식회사 크로스토크 저감을 위한 통신 회로
US8369149B2 (en) * 2010-09-30 2013-02-05 Sandisk Technologies Inc. Multi-step channel boosting to reduce channel to floating gate coupling in memory
JP2012084207A (ja) * 2010-10-13 2012-04-26 Toshiba Corp 不揮発性半導体記憶装置
US8426306B1 (en) * 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
KR101762828B1 (ko) * 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
FR2976115B1 (fr) * 2011-05-30 2013-07-05 St Microelectronics Rousset Memoire non volatile a compensation de couplage capacitif entre lignes de bit
JP5514158B2 (ja) 2011-06-16 2014-06-04 株式会社東芝 不揮発性半導体記憶装置
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design
US8902659B2 (en) * 2012-03-26 2014-12-02 SanDisk Technologies, Inc. Shared-bit-line bit line setup scheme
JP2014053056A (ja) * 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
JP2014186763A (ja) * 2013-03-21 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
CN105518794A (zh) * 2013-09-05 2016-04-20 株式会社东芝 半导体存储装置和数据写入方法
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
WO2015092879A1 (ja) * 2013-12-18 2015-06-25 株式会社 東芝 半導体記憶装置
US9251903B2 (en) * 2014-03-13 2016-02-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
WO2016028717A1 (en) * 2014-08-17 2016-02-25 Aplus Flash Technology, Inc Vsl-based vt-compensation and analog program scheme for nand array without csl
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
US9613713B2 (en) * 2014-09-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US9318204B1 (en) * 2014-10-07 2016-04-19 SanDisk Technologies, Inc. Non-volatile memory and method with adjusted timing for individual programming pulses
KR102333738B1 (ko) * 2015-02-03 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP6313244B2 (ja) * 2015-02-24 2018-04-18 東芝メモリ株式会社 半導体記憶装置
US9627046B2 (en) * 2015-03-02 2017-04-18 Sandisk Technologies Llc Programming techniques for non-volatile memories with charge trapping layers
KR20160125114A (ko) * 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
KR102470606B1 (ko) * 2015-11-26 2022-11-28 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
JP6783682B2 (ja) * 2017-02-27 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム

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