TW201601157A - 非揮發性半導體記憶體裝置 - Google Patents

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Abstract

一控制電路將一至少部分負臨限電壓分佈提供至一記憶體胞，因而擦除該記憶體胞所保持之資料，並且對其提供多位準之正臨限電壓分佈，因而將多位準之資料程式化至該記憶體胞。當對該記憶體胞執行一程式化操作時，該控制電路執行一第一程式化操作，該第一程式化操作將多位準之正臨限電壓分佈提供至為經歷程式化之一記憶體胞的一第一記憶體胞，並且執行一第二程式化操作，該第二程式化操作將一正臨限電壓分佈提供至鄰近該第一記憶體胞之一第二記憶體胞，而不考慮(不管)待程式化至該第二記憶體胞之資料是否(已)存在於該第二記憶體胞中。

Description

非揮發性半導體記憶體裝置
本發明係關於一種非揮發性半導體記憶體裝置。
本申請案係基於且主張2010年9月24日申請之先前日本專利申請案第2010-214243號、以及2011年2月1日申請之先前日本專利申請案第2011-020117號之優先權，該二案之全文以引用的方式併入本文中。
近幾年，已提出具有三維地佈置之記憶體胞的若干非揮發性半導體記憶體裝置(堆疊型非揮發性半導體記憶體裝置)。
[引用清單]
[專利文獻]
[PTL1]JP 2010-161132 A
[PTL2]JP 2008-525933 W
下文所述之一實施例中之一非揮發性半導體記憶體裝置包括：包含複數個記憶體胞之一記憶體胞陣列；以及用於控制施加至該複數個記憶體胞之一電壓之一控制電路。
本文之記憶體胞之各者包括一電荷儲存膜，該電荷儲存膜用於儲存一電荷且經組態能夠根據所儲存之一電荷量保持多位準之臨限電壓分佈。
此外，該控制電路經組態以將一至少部分負臨限電壓分佈提供至該等記憶體胞，因而擦除該等記憶體胞所保持之資料，且將多位準之正臨限電壓分佈提供至該等記憶體胞，因而將多位準之資料寫入至該等記憶體胞。
此外，此控制電路經組態以當對該等記憶體胞執行一程式化操作時執行一第一程式化操作，該第一程式化操作將多位準之正臨限電壓分佈提供至為經歷程式化之一記憶體胞的一第一記憶體胞，並且執行一第二程式化操作，該第二程式化操作將一正臨限電壓分佈提供至鄰近該第一記憶體胞之一第二記憶體胞。
下文將參考附圖描述根據本發明之非揮發性半導體記憶體裝置的實施例。
[第一實施例]
[組態]
首先，參考圖1描述根據第一實施例之非揮發性半導體記憶體裝置的一整體組態。圖1係根據本發明之第一實施例之非揮發性半導體記憶體裝置的一方塊圖。
如圖1所展示，根據第一實施例之非揮發性半導體記憶體裝置包括一記憶體胞陣列11、一列解碼器12、一資料電路/頁面緩衝器13、一行解碼器14、一控制電路15、一輸入/輸出電路16、一位址/命令暫存器17、一內部電壓產生電路18，以及一核心驅動器19。
如圖2所展示，記憶體胞陣列11包含在一行方向上延伸之複數個位元線BL、在一列方向上延伸且與該等位元線BL交叉之複數個源極線CELSRC，以及其中電可重寫記憶體胞MTr係串聯連接的一記憶體串MS。在本實施例中，假定一記憶體晶片中存在兩個記憶體胞陣列11下繼續描述。然而，本實施例中所述之技術不限於兩個記憶體胞陣 列之情形，且亦可應用於其中記憶體晶片中僅存在一個記憶體胞陣列11之一裝置，或者應用於其中一個記憶體晶片中存在三個或多個記憶體胞陣列11的一裝置。應注意，在以下實施例之描述中，一個別記憶體胞陣列11有時稱為一「PLANE」，且兩個平面有時稱為「平面PLANE0」及「平面PLANE1」。
如圖2所展示，記憶體胞陣列11係組態成具有配置成一三維矩陣的記憶體胞MTr，該等記憶體胞MTr之各者電儲存資料。亦即，該等記憶體胞MTr同樣係在一堆疊方向上佈置成一矩陣，亦在正交於該堆疊方向之一水平方向上佈置成一矩陣。在堆疊方向上對準之複數個記憶體胞MTr係串聯連接以組態一記憶體串MS。
連接至該等記憶體串MS之兩端者為一汲極側選擇電晶體SDTr及一源極側選擇電晶體SSTr，其等在被選擇時係呈現為一導電狀態。此記憶體串MS係配置成使堆疊方向作為一較長方向。該汲極側選擇電晶體SDTr之一端係連接至位元線BL。該源極側選擇電晶體SSTr之一端係連接至源極線CELSRC。
如圖1所展示，列解碼器12解碼從位址/命令暫存器17輸入之一區塊位址信號等等，且接收從核心驅動器19輸出之一字線控制信號或選擇閘極控制信號以控制記憶體胞陣列11。
在一讀取操作期間，資料電路/頁面緩衝器13從記憶體胞陣列11讀取資料且在一頁面緩衝器中暫時保持該資料。此外，在一程式化操作期間，資料電路/頁面緩衝器13具有從晶片外部載入至頁面緩衝器中之程式化資料，接著將該資料程式化至一已選擇之一記憶體胞。
在本實施例中，資料電路/頁面緩衝器13係與在一個記憶體胞中保持二位元資料的一每記憶體胞二位元儲存方案相容，且因此包括三個快取記憶體C0至C2。快取記憶體C0、C1各保持二位元資料之下頁資料LOWER或上頁資料UPPER之一者。此外，快取記憶體C2經設置 以例如在程式化操作中基於一驗證讀取操作之一結果而在一逐位元基礎上保持暫時資料TEMP用於程式化控制。
行解碼器14解碼從位址/命令暫存器17輸入之一行位址信號以實行資料之輸入/輸出控制。控制電路15從該位址/命令暫存器17接收用於執行讀取、程式化及擦除操作等等的一信號。根據一特定序列，該控制電路15控制產生核心操作中所需之各種電壓的內部電壓產生電路18，且此外，控制實行字線及位元線之控制的核心驅動器19。輸入/輸出電路16實行命令、位址、以及資料之輸入/輸出控制。
接著，參考圖3描述記憶體胞陣列11的一電路組態。圖3係沿記憶體胞陣列11之行方向上之一橫截面形成之記憶體胞MTr、汲極側選擇電晶體SDTr、源極側選擇電晶體SSTr，以及其周邊電路的一等效電路圖。
如圖3所展示，記憶體胞陣列11包含複數個位元線BL及複數個記憶體區塊MB。該等位元線BL在行方向上延伸成跨越該複數個記憶體區塊MB的條紋且在列方向上具有一特定間距。該等記憶體區塊MB係按一特定間距而重複設置在行方向上。
如圖3所展示，記憶體區塊MB包含在列方向與正交於該列方向之行方向上配置成一矩陣的複數個記憶體單元MU。在記憶體區塊MB中，一位元線BL具有共同連接的複數個記憶體單元MU。
該等記憶體單元MU之各者包含記憶體串MS、源極側選擇電晶體SSTr，以及汲極側選擇電晶體SDTr。該等記憶體單元MU係在列方向與行方向上配置成一矩陣。在列方向上配置成一線之複數個記憶體單元MU組態一子區塊SB。
記憶體串MS係由串聯連接之記憶體胞MTr0-MTr15及後閘極電晶體BTr組態。記憶體胞MTr0-MTr7係在堆疊方向上串聯連接。記憶體胞MTr8-MTr15亦係同樣在堆疊方向上串聯連接。該等記憶體胞MTr0- MTr15藉由在一電荷儲存層中儲存電荷而儲存資訊。
後閘極電晶體BTr係連接於一最低層中之記憶體胞MTr7與記憶體胞MTr8之間。因此，該等記憶體胞MTr0-MTr15及該後閘極電晶體BTr係沿行方向而在一橫截面中連接成一U形。源極側選擇電晶體SSTr之一汲極係連接至記憶體串MS的一端(記憶體胞MTr0之源極)。汲極側選擇電晶體SDTr之一源極係連接至該記憶體串(MS)之另一端(記憶體胞MTr15之汲極)。
一記憶體區塊MB中之記憶體單元MU中之記憶體胞MTr0之閘極係共同連接至一字線WL0。類似地，一記憶體區塊MB中之記憶體胞MTr1-MTr15之閘極係分別共同連接至對應字線WL1-WL15。另外，在列方向與行方向上配置成一矩陣之後閘極電晶體BTr之閘極係共同連接至一後閘極線BG。
在列方向上配置成一線之記憶體單元MU中之汲極側選擇電晶體SDTr之各者之閘極係共同連接至在列方向上延伸的一汲極側選擇閘極線SGD。另外，在行方向上配置成一線之汲極側選擇電晶體SDTr之汲極係共同連接至位元線BL。
在列方向上配置成一線之記憶體單元MU中之源極側選擇電晶體SSTr之各者之閘極係共同連接至在列方向上延伸的一源極側選擇閘極線SGS。另外，行方向上鄰近之記憶體單元MU對中在列方向上配置成一線之源極側選擇電晶體SSTr的源極係共同連接至在列方上延伸之源極線CELSRC。
接著，參考圖4描述實現圖3所展示之電路組態之記憶體胞陣列11的一堆疊結構。圖4係根據第一實施例之記憶體胞陣列11的一橫截面圖，且圖5係圖4之部分的一放大圖。
如圖4所展示，記憶體胞陣列11包含一基板20，以及循序從一下層起，一後閘極層30、一記憶體胞層40、一選擇電晶體層50，以及一 配線層60。該後閘極層30用作後閘極電晶體BTr。該記憶體胞層40用作記憶體電晶體MTr0-MTr15。該選擇電晶體層50用作汲極側選擇電晶體SDTr及源極側選擇電晶體SSTr。該配線層60用作源極線CELSRC及位元線BL。
如圖4所展示，後閘極層30包含經由一絕緣層21而形成於基板20上的一後閘極導電層31。該後閘極導電層31用作後閘極線BG且用作後閘極電晶體BTr之閘極。該後閘極導電層31係形成為在列方向與行方向上延伸的一板形。該後閘極導電層31係形成為圍繞後文所述之一U形半導體層45之一接合部45B。該後閘極導電層31係由多晶矽(poly-Si)加以組態。
另外，如圖4所展示，後閘極層30包含經形成以便掘出後閘極導電層31的一後閘極溝渠32。該後閘極溝渠32係由在列方向上具有一較短方向且在行方向上具有一較長方向的一開口。該等後閘極溝渠32係在列方向與行方向上以特定間隔形成為一矩陣。
如圖4所展示，記憶體胞層40包含經由絕緣層42而在堆疊方向上形成的字線導電層41a-41h。該等字線導電層41a-41h用作字線WL0-WL15且用作記憶體胞MTr0-MTr15的控制閘極。該等字線導電層41a-41h係以一記憶體區塊MB為基礎而加以劃分，且係形成為在列方向上互相面對的梳齒形對。一獨立接觸件係連接至形成為梳齒形狀之字線導電層。
應注意，為使字線WL基於一記憶體單元MU獨立驅動，字線導電層41a-41h亦可基於一單個記憶體單元而連接至一獨立接觸件。
字線導電層41a-41h包含形成為在列方向上延伸之條紋的一部分且在行方向上具有一特定間距。該等字線導電層41a-41h係由多晶矽(poly-Si)或多晶矽化物加以組態。
另外，如圖4所展示，記憶體胞層40包含經形成以便穿透字線導 電層41a-41h及絕緣層42的一記憶體孔43。該記憶體孔43經形成以便與各後閘極溝渠32之行方向上之兩端附近的一位置對準。該等記憶體孔43係在列方向與行方向上形成為一矩陣。
另外，如圖4所展示，上述後閘極層30及記憶體胞層40包含一記憶體閘極絕緣層44及U形半導體層45。該U形半導體層45用作後閘極電晶體BTr之記憶體胞MTr0-MTr15的一本體。
如圖4所展示，該記憶體閘極絕緣層44係連續形成於記憶體孔43的一側表面上且形成於後閘極溝渠32的一內表面(側表面及下表面)上。如圖5所展示，記憶體閘極絕緣層44包含一區塊絕緣層44a、一電荷儲存層44b，以及一隧道絕緣層44c。該區塊絕緣層44a係沿記憶體孔43之側表面以及後閘極溝渠32之內表面形成。該區塊絕緣層44a經形成以便與字線導電層41a-41h及後閘極導電層31接觸。該區塊絕緣層44a係由氧化矽(SiO2)加以組態。電荷儲存層44b係形成於區塊絕緣層44a上。為儲存電荷而採用電荷儲存層44b來保持記憶體胞MTr0-MTr15之資料。該電荷儲存層44b係由氮化矽(SiN)加以組態。隧道絕緣44c係形成於電荷儲存層44b上。隧道絕緣層44c係由氧化矽(SiO2)加以組態。
如圖4所展示，從列方向觀之，U形半導體層45係形成為一U形。如圖5所展示，U形半導體層45係形成為與隧道絕緣層44c接觸以便填充後閘極溝渠32及記憶體孔43。U形半導體層45包含：從列方向觀之在相對於基板20之一垂直方向上延伸之一對柱狀部45A；以及經形成以便接合該對柱狀部45A之下端的接合部45B。該U形半導體層45係由多晶矽(poly-Si)加以組態。
換句話來表述記憶體胞層40之上述組態，隧道絕緣層44c係形成為圍繞柱狀部45A的一側表面。電荷儲存層44b係形成為圍繞隧道絕緣層44c的一側表面。區塊絕緣層44a係形成為圍繞電荷儲存層44b。 字線導電層41a-41h係形成為圍繞區塊絕緣層44a的一側表面。應注意，電荷儲存層44b不僅係形成於字線導電層41a-41h的一側表面上，而且亦形成於字線導電層41a-41h之間之中間層絕緣膜的一側表面上，且係在一上/下方向上連續形成於柱狀部45A的一側表面上。此同樣應用於區塊絕緣層44a及隧道絕緣層44c。
如圖4所展示，選擇電晶體層50包含一汲極側導電層51及形成於與汲極側導電層51相同之層中的一源極側導電層52。該汲極側導電層51用作汲極側選擇閘極線SGD且用作汲極側選擇電晶體SDTr的一閘極電極。源極側導電層52用作源極側選擇閘極線SGS且用作源極側選擇電晶體SSTr的一閘極電極。
汲極側導電層51及源極側導電層52在列方向上延伸成條紋且在行方向上具有一特定間距。汲極側導電層51及源極側導電層52在行方向上每次交替設置兩個。汲極側導電層51及源極側導電層52係由多晶矽(poly-Si)加以組態。
另外，如圖4所展示，選擇電晶體層50包含一汲極側孔53及一源極側孔54。該汲極側孔53經形成以便穿透汲極側導電層51。該源極側孔54經形成以便穿透源極側導電層52。該汲極側孔53及該源極側孔54係形成於與記憶體孔43對準之一位置。
另外，如圖4所展示，選擇電晶體層50包含一汲極側閘極絕緣層55、一源極側閘極絕緣層56、一汲極側柱狀半導體層57，以及一源極側柱狀半導體層58。汲極側柱狀半導體層57用作汲極側選擇電晶體SDTr之一本體。源極側柱狀半導體層58用作源極側選擇電晶體SSTr之一本體。
汲極側閘極絕緣層55係形成於汲極側孔53的一側表面上。源極側閘極絕緣層56係形成於源極側孔54的一側表面上。汲極側閘極絕緣層55及源極側閘極絕緣層56係由氧化矽(SiO2)加以組態。
汲極側柱狀半導體層57係形成為在堆疊方向上延伸成與汲極側閘極絕緣層55接觸之一圓柱形狀且經形成以便填充汲極側孔53。源極側柱狀半導體層58係形成為在堆疊方向上延伸成與源極側閘極絕緣層56接觸的一圓柱形狀且經形成以便填充源極側孔54。汲極側柱狀半導體層57及源極側柱狀半導體層58係由多晶矽(poly-Si)加以組態。
換句話來表述選擇電晶體層50之上述組態，汲極側閘極絕緣層55係形成為圍繞汲極側柱狀半導體層57的一側表面。汲極側導電層51係形成為圍繞汲極側閘極絕緣層55的一側表面。源極側閘極絕緣層56係形成為圍繞源極側柱狀半導體層58的一側表面。源極側導電層52係形成為圍繞源極側閘極絕緣層56的一側表面。
如圖4所展示，配線層60包含一第一配線層61、一第二配線層62，以及一插塞層63。該第一配線層61用作源極線CELSRC。該第二配線層62用作位元線BL。
如圖4所展示，第一配線層61經形成以便共同接觸兩個鄰近源極側柱狀半導體層58的上表面。該第一配線層61在列方向上延伸成條紋且在行方向上具有一特定間距。該第一配線層61係由諸如鎢(W)之金屬加以組態。
如圖4所展示，第二配線層62係經由插塞層63連接至汲極側柱狀半導體層57的上表面。該第二配線層62在行方向上延伸成條紋且在列方向上具有一特定間距。該第二配線層62係由諸如銅(Cu)之金屬加以組態及該插塞層63係由諸如鎢(W)之金屬加以組態。
接著，參考圖6描述此非揮發性半導體記憶體裝置中之資料程式化的一方法。為便利描述，採用其中在實行資料程式化之前對能夠保持二位元資料之一記憶體胞(每記憶體胞二位元系統)實行一擦除操作的一實例。
應注意，下文所述之實施例亦可應用於在一個記憶體胞中保持 三位元或更多位元之多個位元的情形。此外，下文所述之實施例亦可應用於在一個記憶體胞中保持一位元資料的情形。
在實行資料程式化之前對記憶體胞MC實行一擦除操作時，記憶體胞之臨限電壓分佈變成圖6所展示之臨限電壓分佈E。本文之臨限電壓分佈E係設定成使得一下限側之至少部分為一負電壓值(一正電壓係用作一擦除驗證電壓)。應注意，亦可採用其中採用一負電壓作為擦除驗證電壓使得臨限電壓分佈之一上限達到一負值的一組態。
藉由根據待程式化至記憶體胞之二位元資料對具有臨限電壓分佈E之記憶體胞MC提供圖6所展示之四個臨限電壓分佈E'、A、B，以及C(E'<A<B<C)而對記該憶體記憶體胞MC實行二位元資料之一程式化操作。臨限電壓分佈E'為四個臨限電壓分佈的最小分佈。臨限電壓分佈具有依A、B及C之順序而逐漸增高之電壓位準。二位元資料係分開成下頁資料(LP)及上頁資料(UP)來供應。
在圖6之實例中，當下頁資料(LP)及上頁資料(UP)二者為「1」時，對記憶體胞MC提供臨限電壓分佈E'。另外，當下頁資料(LP)與上頁資料(UP)分別為「1」與「0」時，對記憶體胞MC提供臨限電壓分佈A。當下頁資料(LP)與上頁資料(UP)二者為「0」時，對記憶體胞MC提供臨限電壓分佈B。當下頁資料(LP)與上頁資料(UP)分別為「0」與「1」時，對記憶體胞MC提供臨限電壓分佈C。應注意，此僅為一實例，且不言可喻，對臨限電壓分佈之資料分配不限於圖6所展示之資料分配。
圖6所展示之程式化方法基於下頁資料(LP)執行程式化(下頁資料程式化)且基於上頁資料(UP)執行程式化(上頁資料程式化)。亦即，分別執行下頁資料程式化及上頁資料程式化。
在圖6之程式化方法中，在對一個記憶體胞MC執行下頁資料程式化(2)及上頁資料程式化(3)之前，執行一程式化操作(E'分佈程式化(第 二程式化操作))。該E'分佈程式化將記憶體胞MC之臨限電壓分佈E提升為臨限電壓分佈E'。該臨限電壓分佈E'係分配資料「11」的一分佈，其與分配給在擦除後之臨限電壓分佈E的分佈相同。
對鄰近其上實行一般程式化操作(下頁資料程式化、或上頁資料程式化或兩者)之記憶體胞(例如，MCn)的記憶體胞(例如，MCn+1)執行此E'分佈程式化。
應注意，E'分佈程式化可在一個別時間從一般資料程式化操作中實行或者可執行為一系列步驟。
另外，較佳在記憶體胞陣列中儲存指示是否已完成執行沿一特定字線WL之E'分佈程式化(E'旗標資料)之資料(E'旗標資料)。控制電路15可在記憶體胞陣列之一部分中(例如，在沿一字線WL形成之記憶體胞MC之一者中)儲存E'旗標資料。
在完成此E'分佈程式化(圖6之(1))後，依序執行下頁資料程式化(2)及上頁資料程式化(3)。
如圖6所展示，在E'分佈程式化後，對具有臨限電壓分佈E'的記憶體胞MC執行下頁資料程式化(2)。若下頁資料為「1」，則相關記憶體胞之臨限電壓分佈E'維持原狀。若下頁資料為「0」，則實行提供一中間分佈LM的一程式化操作及程式化驗證操作。換言之，中間分佈LM係對應於下頁資料「0」的一臨限電壓分佈。
應注意，在程式化操作及程式化驗證操作中施加至各記憶體胞之電壓係與習知上所施加之電壓相同，因此省略其細節。此中間分佈LM係例如位於粗略在臨限電壓分佈A與B之間之一電壓範圍中的一臨限電壓分佈，且在進行上頁資料程式化後，不會保留在記憶體胞MC中。
上頁資料程式化係基於從外部提供給頁面緩衝器13之快取記憶體C0或C1的上頁資料及下頁資料來實行。在圖6之系統之情形中，若 下頁資料及上頁資料二者為「1」，則相關記憶體胞MC維持為臨限電壓分佈E'時之原狀。另一方面，若下頁資料及上頁資料分別為「1」及「0」，則相關記憶體胞MC經歷將臨限電壓分佈E'變成臨限電壓分佈A的一程式化操作。
此外，若下頁資料及上頁資料二者為「0」，則相關記憶體胞MC已藉由下頁資料程式化具有中間分佈LM。因此，相關記憶體胞MC經受從中間分佈LM變成臨限電壓分佈B的一進一步程式化操作。同時，若下頁資料及上頁資料分別為「0」及「1」，則相關記憶體胞MC已藉由下頁資料程式化具有中間分佈LM。因此，相關記憶體胞MC經受從中間分佈LM變成臨限電壓分佈C的一進一步程式化操作。
應注意，在實行此類程式化操作後之記憶體胞MC之一讀取操作中，類似於習知技術將讀取電壓AR、BR及CR施加至一個記憶體串中已選擇之記憶體胞MC的控制閘極。讀取電壓AR係在臨限電壓分佈E'之一上限與臨限電壓分佈A之一下限之間。讀取電壓BR係在臨限電壓分佈A之一上限與臨限電壓分佈B之一下限之間。讀取電壓CR係在臨限電壓分佈B之一上限與臨限電壓分佈C之一下限之間。另一方面，將大於臨限電壓分佈CR之一上限之一讀取脈衝電壓施加至一未經選擇之記憶體胞MC的控制閘極。
在完成下頁資料之程式化及上頁資料之程式化二者且已獲得臨限電壓分佈E'至C之一狀態中，可藉由使用電壓BR的單次讀取操作而實行下頁資料之讀取。另一方面，在僅完成下頁資料程式化，仍未完成上頁資料之程式化，且記憶體胞MC具有臨限電壓分佈LM或E'之任一者之一狀態中，變得需要使用兩個電壓(亦即電壓AR及電壓BR)之兩次讀取操作實行下頁資料讀取。
應注意，為指示是否已完成下頁資料之此類程式化操作(中間分佈LM之程式化操作)，舉例而言，可在記憶體胞陣列之一部分中儲存 LM旗標資料。此LM旗標資料可適當稱為在資料之程式化操作及讀取操作中。
在圖6所展示之資料程式化方法中，中間分佈LM之程式化操作係在下頁資料程式化中執行。中間分佈LM最終不會保留為指示資料的一分佈，因此相較於臨限電壓分佈E'至C之分佈寬度，可加寬中間分佈LM之分佈寬度。結果，相較於直接寫入臨限電壓分佈E'至C之情形，可減小程式化下頁資料所需的時間，且可縮短程式化操作整體所需的時間。
[另一資料程式化方法]
接著，參考圖7描述此非揮發性半導體記憶體裝置中的另一資料程式化方法。圖7亦係類似於圖6而使用其中在實行資料程式化之前對能夠保持二位元資料之一記憶體胞(每記憶體胞二位元系統)實行一擦除操作的一實例來描述。當實行擦除操作時，該記憶體胞之臨限電壓分佈變成具有圖7所展示之至少一部分為負的臨限電壓分佈E。
然而，在此程式化方法中，執行一程式化操作以在不實行提供如圖6中之中間分佈LM之一程式化操作的情況下直接提供最終臨限電壓分佈E'至C。
同樣地，在圖7中之程式化操作中，在執行下頁程式化(2)及上頁程式化(3)之前，一記憶體胞MC經歷執行E'分佈程式化(1)。在隨後執行之下頁程式化(2)中，具有臨限電壓分佈E'之記憶體胞MC取決於下頁資料(LP)而具有臨限電壓分佈A。明確言之，若下頁資料為「1」，則相關記憶體胞MC之臨限電壓分佈E'維持原狀。若下頁資料為「0」，則實行一程式化操作及程式化驗證操作以提供臨限電壓分佈A。
上頁程式化(3)係基於從外部提供至頁面緩衝器13之快取記憶體C0至C1的上頁資料及下頁資料來實行。在圖7之系統之情形中，若下 頁資料及上頁資料二者為「1」，則相關記憶體胞MC維持為處於臨限電壓分佈E'。另一方面，若下頁資料及上頁資料分別為「1」及「0」，則相關記憶體胞MC經歷將臨限電壓分佈E'變成臨限電壓分佈C的一程式化操作。
此外，若下頁資料及上頁資料二者為「0」，則相關記憶體胞MC已藉由下頁資料程式化而具有臨限電壓分佈A。因此，相關記憶體胞MC經受從臨限電壓分佈A變成臨限電壓分佈B的一進一步程式化操作。另一方面，若下頁資料及上頁資料分別為「0」及「1」，則相關記憶體胞MC已藉由下頁資料程式化而具有臨限電壓分佈A。因此，相關記憶體胞MC維持為處於臨限電壓分佈A。
如上所述，在本實施例之全部情形中，不管採用圖6之程式化系統、圖7之程式化系統，或一些其他程式化系統，均在一般資料程式化操作之前執行一E'分佈程式化操作。該E'分佈程式化操作從擦除操作後之臨限電壓分佈E變成臨限電壓分佈E'。此E'分佈程式化操作係對鄰近經歷一般程式化操作(提供一臨限電壓分佈之一操作而非擦除狀態之操作，諸如臨限電壓分佈E'至C或中間分佈LM)之記憶體胞MCn之至少一記憶體胞MCn+1執行。參考圖8闡釋之所以如此之原因。
如圖8所展示，舉例而言，此處假定沿字線WL6形成之記憶體胞MC6經歷執行以臨限電壓分佈E'、A、B或C之任一者提供記憶體胞MC6的一程式化操作。另一方面，在未經歷執行一程式化操作的情況下使鄰近記憶體胞MC5及MC7維持在臨限電壓分佈E。
此時，在記憶體胞MC6之電荷儲存膜44b中捕獲電子(e)。另一方面，在記憶體胞MC5及MC7之電荷儲存膜44b中捕獲電洞(h)。現在，在圖8中，一非揮發性半導體記憶體裝置具有其中甚至在未由記憶體胞之間之一部分分開的情況下一記憶體串MS中之電荷儲存膜44b仍為 連續(在中間層絕緣膜42之側)的一結構。在此情形中，於資料程式化操作之後經過一段長時間後，存在電洞及電子遷移導致電洞及電子之再結合的風險，此造成保持於記憶體胞MC中之資料之變更(資料毀損)。因此，關於鄰近已完成某種資料之程式化之記憶體胞MCn的記憶體胞MCn+1，不希望使此一記憶體胞MCn+1保持臨限電壓分佈E。
因此，在本實施例中，如圖9所展示，當執行一程式化操作以在經歷程式化之記憶體胞MC6中提供臨限電壓分佈E'、A、B、C或中間分佈LM時，必須將鄰近記憶體胞MC6之記憶體胞MC5及MC7之臨限電壓分佈設定成一正分佈。亦即，對記憶體胞MC5及MC7執行改變臨限電壓分佈E至E'的一E'分佈程式化操作。實行此操作造成少量的電子(e)取代電洞(h)而被保持在記憶體胞MC5及MC7的電荷儲存膜44b中。結果，在記憶體胞MC5至MC7之電荷儲存膜44b中捕獲電子(e)。因此，可抑制歸因於電洞與電子之再結合而發生資料變更之風險。
接著，參考圖10A及圖10B描述本實施例中之非揮發性半導體記憶體裝置中的程式化操作。此程式化操作採用圖9之原理。描述其中對字線WL0執行包含程式化中間分佈LM之一操作之一程式化操作之情形的一實例。然而，描述假定藉由E'分佈程式化已經完成對字線WL0之臨限電壓分佈E'的程式化(已經程式化)(圖10A之(i))。
應注意，在本實施例中，從控制電路15發出如圖10A及圖10B所展示的一真就緒/忙碌信號(下文稱為「真RBB」)及一快取就緒/忙碌信號(下文稱為「快取RBB」)。程式化資料之載入係基於此等信號來實行。真RBB指示是否在記憶體胞陣列11中執行多種操作(讀取操作、程式化操作、擦除操作等等)。快取RBB指示快取記憶體C0至C2是否處於其等能夠從外部載入新資料至其處的一狀態。應注意，圖10A及圖10B展示其中將程式化資料連續載入至兩個平面PLANE0及PLANE1且在此等兩個平面上同時執行資料程式化的一實例。
當首先在時間T0至T1對字線WL0實行程式化操作時，從外部將指示平面PLANE0中字線WL0之一位址之位址資料(Add)及待程式化之下頁資料(LP)連同一命令Cmd0一起輸入至輸入/輸出電路16。所輸入之下頁資料(LP)經受從輸入/輸出電路16適當資料載入至快取記憶體C0的控制電路15之控制。應注意，當假定同時程式化多個頁面之資料之一操作時，一命令Cmd1「11h」為輸入的一偽程式化執行命令。此命令Cmd1「11h」實現後續頁面之資料載入。為實現後續頁面之資料載入，快取RBB必須為「H」。相應地，真RBB及快取RBB在時間T1變為「L」，且保持「L」達一特定時段。其後，真RBB及快取RBB再次在時間T2變為「H」。若在具有一四平面組態之一半導體記憶體裝置中實行一四平面同時程式化操作，則發佈三次實行四頁面資料載入的命令Cmd1「11h」。
在時間T3至T4處，將平面PLANE1中之字線WL0之位址資料(Add)及待程式化之下頁資料(LP)連同一命令Cmd0一起輸入至輸入/輸出電路16。將所輸入之程式化資料循序資料載入(DL)至快取記憶體C0。應注意，在圖10A中，一命令「15h」指示若內部狀態就緒，則一旦已完成一系列之程式化資料載入，便開始該等資料之程式化操作。
在繼輸入命令15h後之時間T4，真RBB及快取RBB變為「L」達一特定時段。接著，在時間T5，僅快取RBB再次返回「H」。亦即，真RBB保持為「L」。相應地，在時間T4至T7，載入至快取記憶體C0之下頁資料(LP)係傳送至快取記憶體C1。從時間T4起，開始對鄰近字線WL1之E'分佈程式化操作(圖10A之(ii)中之箭頭)。若在例如時間T6結束對字線WL1之E'分佈程式化操作，則在時間T6或其後，開始對資料WL0之下頁資料程式化(LPpro)(圖10A之(iii)中之箭頭)。亦即，繼完成對字線WL1之E'分佈程式化操作之後，基於下頁資料(LP)而開始 對平面PLANE0及平面PLANE1中之字線WL0的下頁資料程式化。
對字線WL0之下頁程式化造成記憶體胞MC0具有中間分佈LM或臨限電壓分佈E'。程式化操作之此階段所需之資料係暫時儲存於快取記憶體C2中作為暫時保持之資料TEMP。應注意，在開始對字線WL1之E'分佈程式化操作之前，可執行一操作以讀出所儲存之關於字線WL1之E'旗標資料且判定該E'分佈程式化操作是否為必要。
在時間T8至T12，繼在時間T7完成對字線WL0之下頁程式化之後，將待程式化至平面PLANE0及平面PLANE1中之字線WL0的上頁資料(UP)輸入至輸入/輸出電路16，且其後資料載入至快取記憶體C0。在時間T8至T9，將待程式化至平面PLANE0之上頁資料(UP)輸入至輸入/輸出電路16，且接著，在時間T11至T12，將待程式化至平面PLANE1之上頁資料(UP)輸入至輸入/輸出電路16，以待適當傳送至快取記憶體C0。
當在時間T12完成將上頁資料(UP)資料載入至快取記憶體C0且真RBB及快取RBB變為「L」時，開始對字線WL0之上頁程式化。應注意在時間T13，當完成對臨限電壓分佈A之程式化時，下頁資料(LP)變為不必要。因此，放棄儲存於快取記憶體C1中的下頁資料(LP)，且取代此已放棄之下頁資料(LP)，將儲存於快取記憶體C0中之上頁資料(UP)傳送至快取記憶體C1。隨後，當分別在時間T14及T15完成對臨限電壓分佈B及C之程式化操作時，亦放棄儲存於快取記憶體C1中的上頁資料。透過以上操作，完成包含對鄰近字線WL1之E'分佈程式化操作的對字線WL0之程式化操作。
以上參考圖10A及圖10B所述者為其中在字線WL0上之一程式化操作之前，對鄰近字線WL1執行一E'分佈程式化操作的實例。類似地，在對另一字線WLn(n≧1)之一程式化之前，可對沿鄰近字線WLn+1形成之記憶體胞MCn+1執行E'分佈程式化操作。在以一字線 WL順序WL0、1、2、...、執行程式化之情形中，鄰近字線WLn之字線WLn-1已經受執行E'分佈程式化操作或程式化操作。因此，若在開始字線WLn上之程式化操作之前對字線WLn+1執行E'分佈程式化操作，則可抑制沿字線WLn形成之記憶體胞MCn中之資料變更。
圖11A及圖11B展示其中執行圖7所展示之程式化方法之情形的一實例。在其他方面，圖11A及圖11B係類似於圖10A及圖10B。
[第二實施例]
接著，參考圖12A、圖12B及圖12C描述根據一第二實施例的一非揮發性半導體記憶體裝置。根據第二實施例之非揮發性半導體記憶體裝置在對字線WL0及WL1連續執行一程式化操作的一程式化操作上不同於根據第一實施例之非揮發性半導體記憶體裝置。然而，根據第二實施例之非揮發性半導體記憶體裝置關於其他組態等等係類似的，因此省略此類其他組態之一詳細描述。應注意，為便利描述，假定已藉由E'分佈程式化完成對字線WL0之臨限電壓分佈E'的程式化(圖12A中之(i))。
在此等圖12A、圖12B及圖12C中，在對字線WL0之程式化操作中，將待程式化至字線WL0之下頁資料(LP)及上頁資料(UP)連續輸入至輸入/輸出電路16，且進一步資料載入至快取記憶體C0及C1中。
在時間T0至T1，資料載入待程式化至沿平面PLANE0中之字線WL0形成之記憶體胞MC0的下頁資料。另外，類似如上所述般實行虛設程式化命令Cmd1之後，在時間T3至T4，資料載入待程式化至沿平面PLANE1中之字線WL0形成之記憶體胞MC0的下頁資料(LP)。在時間T4，當發佈快取程式化執行命令Cmd2時，由於頁面緩衝器13中存在一空區，故而可將載入至快取記憶體C0中之資料立即傳送至快取記憶體C1。因此，繼完成該資料傳送之後，快取記憶體C0處於可接收下個資料載入的一狀態，因此，在時間T5，快取RBB變為「H」。 結果，在時間T6至T7，資料載入待程式化至沿平面PLANE0中之字線WL0形成之記憶體胞MC0的上頁資料(UP)。另外，在類似於如上所述般實行虛設程式化命令Cmd1之後，在時間T9至T10，資料載入待程式化至沿平面PLANE1中之字線WL0形成之記憶體胞MC0的上頁資料(UP)。
同時，在時間T4或其後開始沿鄰近經歷程式化之字線WL0之字線WL1形成之記憶體胞MC1上的E'分佈程式化操作。在時間T4，發佈快取程式化命令Cmd2(時間T4及其後，E'pro_next，圖12A之(ii)中之箭頭)。此外，在於時間T11完成此E'分佈程式化之情形中，已在時間T10發佈上頁資料(UP)之資料載入及用於該上頁資料(UP)之快取程式化命令Cmd2之發佈。在已完成E'分佈程式化時之時間點處，控制電路15根據是否已發佈下個程式化執行命令而將對已選擇之字線WL0之一程式化方法從一初始方法改變為另一方法。在此情形中，已發佈下個快取程式化命令Cmd2，且由於下頁資料(LP)及上頁資料(UP)二者已儲存於快取記憶體C0及C1中，故而完全指定一最終程式化目的地。因此，當實行程式化時變得不需要暫時分開下頁資料程式化及上頁資料程式化，因而實現同時程式化待執行之臨限電壓分佈E'至C的一程式化操作(下文中，此一程式化操作稱為一「全序列程式化」)。在基於圖6之程式化控制方法中，上頁程式化操作造成實行從臨限電壓分佈E'至其他臨限電壓分佈A、B及C之全部的程式化。因此，在執行圖6之程式化控制方法之情形中，全序列程式化所需之時間實質上與僅上頁程式化所需之時間相同。因此，若以一般方式貫徹執行下頁程式化操作之後執行上頁程式化操作之程序，實行下頁程式化操作之時間似乎成為一多餘的程式化時間。換言之，一般言之，需要使用下頁程式化操作之時間及上頁程式化操作之時間二者作為一總程式化時間。然而，如在本實施例中於下頁程式化操作之前實行E'分佈程式化 操作可執行全序列程式化操作，因而獲得可省略下頁程式化時間的一時間優點。
相較於第一實施例，第二實施例可歸因於在一內部操作(在此情形中，沿鄰近字線WL1形成之記憶體胞MC1上之E'分佈程式化)期間實行隨後之程式化資料之載入而減小一般快取程式化操作上的時間。另外，第二實施例可減小內部操作時間(E'分佈程式化時間及初始選擇字線WL0之程式化時間)。
當此全序列程式化(FSpro)在時間T12繼續以完成對臨限電壓分佈A之程式化時，不再需要下頁資料(LP)。因此，從快取記憶體C1中放棄下頁資料(LP)。因此，取代被放棄之下頁資料而將上頁資料(UP)傳送至快取記憶體C1，且快取記憶體C0達到可接收下個資料載入的一狀態。
如圖12B所展示，當快取記憶體C0在時間T12變得可利用時，從時間T13開始將待程式化至鄰近字線WL1之下頁資料(LP)載入至輸入/輸出電路16。在圖12B之實例中，在時間T13至T14，載入待程式化至沿平面PLANE0中之字線WL1形成之記憶體胞MC1的下頁資料(LP)。另外，在時間T16至T17，載入待程式化至沿平面PLANE1中之字線WL1形成之記憶體胞MC1的下頁資料(LP)。
現在，儘管在時間T17(直至時間T18)發佈快取程式化命令Cmd2，但頁面緩衝器13填滿了資料。因此，快取RBB處於「L」的忙碌狀態。在時間T18，當將沿字線WL0的記憶體胞MC0的上頁資料程式化操作完成為臨限電壓分佈B(BE)時，隨後所需之資訊僅為關於是否程式化為臨限電壓分佈C的資訊。因此，可由其他資料程式化掉用於該點之快取記憶體之內容(用於字線WL0的上頁資料)。相應地，將快取記憶體C0中所儲存用於字線WL1之下頁資料(LP)傳送至快取記憶體C1，因而快取記憶體C0變得可再次利用。因此，在時間T18，快取 RBB變為「H」。
結果，在時間T19至T20，載入待程式化至沿平面PLANE0中之字線WL1形成之記憶體胞MC1的上頁資料(UP)。另外，在時間T22至T23，載入待程式化至沿平面PLANE1中之字線WL1形成之記憶體胞MC1的上頁資料(UP)。
因此，分別在快取記憶體C0及C1中儲存用於寫入至沿字線WL1形成之記憶體胞MC1的下頁資料(LP)及上頁資料(UP)。如圖12B所展示，當例如在時間T24已將沿字線WL0形成之記憶體胞MC0上之程式化操作全部完成為臨限電壓分佈C時，且在開始對字線WL1之程式化操作之前，控制電路15開始沿鄰近字線WL1之字線WL2形成之記憶體胞MC2上的E'分佈程式化操作(E'pro_next)。隨後，類似於在沿字線WL0形成之記憶體胞MC0中，該控制電路15從時間T25開始上述全序列程式化操作(參考圖12C)。
如在此圖12B中，假設可在一特定字線WLn一個字線之前之字線WLn-1上之全序列程式化操作期間完全實行待程式化至沿該字線WLn形成之記憶體胞MC之下頁資料之資料載入與上頁資料之載入。因而，變得可將程式化效能提升至最大。亦即，快取程式化操作發揮最大效用。
在此第二實施例中，在一特定字線WL上之每記憶體胞二位元程式化操作中，連續載入下頁資料及上頁資料，且毫無時間差異地執行用於同時實行下頁資料之程式化及上頁資料之程式化的一全序列程式化。另外，與載入程式化資料並行地實行對鄰近記憶體胞的E'分佈程式化操作。因而，亦在此點中，相較於第一實施例可減小程式化操作所需的時間。
圖13A至圖13C展示根據第二實施例之一第一修飾實例的一程式化操作。如圖13B所展示，此等圖13A至圖13C中所展示之程式化操作 在將時間T23處之命令設定成一「10h」命令上與圖12A至圖12C中之程式化操作不同。因而使快取RBB維持為「L」(忙碌)直至將對字線WL1之程式化操作完成為臨限電壓分佈C。
圖14A至圖14C展示根據第二實施例之一第二修飾實例的一程式化操作。此等圖14A至圖14C繪示在應用如圖7中之程式化程序時執行一連續程式化操作的一實例。
在圖14A中之時間T6，當偵測到快取RBB為「H」時，開始上頁資料之程式化處理。類似地，在不浪費任何時間的情況下接連繼續資料載入且發佈程式化命令繼續。因此，甚至在採用如圖7所展示之臨限電壓分佈之程式化控制時，半導體記憶體裝置中實際執行之操作僅包含E'分佈程式化及前述之全序列程式化操作。此與圖12A至圖12C中之操作相同。
[第三實施例]
接著，將參考圖15A及圖15B描述根據一第三實施例的一非揮發性半導體記憶體裝置。其整體組態類似於圖1至圖5所展示之組態。然而，如圖15A及圖15B所展示，在此實施例中，繼完成E'分佈程式化操作之後之程式化操作之控制方法不同於第一實施例之控制方法。應注意，省略類似於圖10A及圖10B之內容之描述。圖15A及圖15B亦展示對沿著字線WL0形成之記憶體胞MC0執行一程式化操作之情形。描述在假定已由E'分佈程式化完成對字線WL0之臨限電壓分佈E'之程式化的情況下(圖15A中之(i))繼續進行。
參考圖15A至圖15B描述第三實施例中的程式化程序。在時間T4之前，第三實施例中之程式化程序實質上類似於第一實施例之程式化程序。然而，在此第三實施例中，在快取RBB在時間T5變為「H」因而實現下個程式化資料之資料載入之後，在經過足夠之時間後在時間T6開始上頁資料(UP)之資料載入。結果，在時間T11，完成兩個平面 (PLANE0及PLANE1)之下頁資料及上頁資料之資料載入，且發佈快取程式化命令。當完成E'分佈程式化操作時，時間T11遲於時間T7。
以此方式，存在在完成字線WL1上之E'分佈程式化操作時(時間T7)未完成上頁資料(UP)之載入的一情形。在此情形中，實行下列操作。亦即，如圖15A所展示，從時間T7起，在不等待完成將上頁資料(UP)載入至快取記憶體C0的情況下，基於已儲存之下頁資料(LP)首先開始沿字線WL0形成之記憶體胞MC0上之下頁資料程式化操作(時間T7至T11之LPpro)。當簡單查閱圖15A之說明時，看起來似乎預先已知將在時間T7開始下頁程式化之後進行上頁資料程式化。然而，實際上，在完成E'分佈程式化操作之時間T7點處，未判定繼時間T7之後是否存在一上頁資料程式化。此外，即使確認存在一上頁資料程式化，發佈上頁資料程式化操作之執行命令時之時段等仍不確定。因此，希望首先開始下頁資料程式化(LPpro)，除非在已完成E'分佈程式化時(時間T7)輸入上頁資料的程式化執行命令。
然而，在時間T11完成將上頁資料(UP)載入至快取記憶體C0且發佈快取程式化命令Cmd2(15h命令)時，在快取記憶體C0及C1中準備下頁資料(LP)及上頁資料(UP)，實現了執行前述之全序列程式化。此外，控制電路15可偵測準備下頁資料及上頁資料二者，且已發佈快取程式化執行命令之狀況。因此，在時間T11，控制電路15中止對記憶體胞MC0之進行中之下頁資料程式化操作(LPpro)，且轉變為全序列程式化(FSpro)。其後，如圖15B所展示，繼續操作直至完成全序列程式化。
以此方式，在本實施例中，控制電路15經組態以在完成對沿鄰近字線WLn+1形成之記憶體胞之E'分佈程式化操作時之階段處未將上頁資料儲存於快取記憶體中時，首先開始一下頁資料程式化，接著隨後，一旦準備上頁資料及下頁資料二者，便可轉變為全序列程式化。 此容許本實施例之非揮發性半導體記憶體裝置用於甚至在第一或第二實施例之中間操作狀態中減小程式化操作時間。
[第四實施例]
接著，參考圖16至圖17描述根據一第四實施例的一非揮發性半導體記憶體裝置。整體組態類似於圖1至圖5所展示之組態。
在此實施例中，類似於前述實施例，在對沿經歷程式化之字線WLn形成之記憶體胞MCn上之程式化操作之前，對鄰近字線WLn+1實行一E'分佈程式化操作。本實施例包含除前述實施例之特徵之外的一額外特徵。亦即，本實施例在其中在任何經選擇之字線中開始一上頁程式化操作之情形中，在一控制方法上有其特徵。
圖16展示在過去之一特定時間點僅將下頁資料(LP)程式化至沿字線WL0形成之記憶體胞MC0，且其後在任何時序下開始其處之上頁資料(UP)之程式化的一情形。圖16展示此一情形中之一操作。因此，沿字線WL0形成之記憶體胞MC0已具有臨限電壓分佈E'或中間分佈LM(圖16中之(i))。E'分佈程式化操作之一結果為，沿字線WL1形成之記憶體胞MC1亦已具有臨限電壓分佈E'(圖16中之(i))。
在此一狀態中，本實施例中之控制電路15從時間T4開始沿字線WL0形成之記憶體胞MC0上之一讀取操作(T_IDL)，且儲存讀取資料於快取記憶體C1中作為記憶體胞MC0之下頁資料(LP)。此外，與此並行的是，亦執行字線WL1之E'旗標資料之一讀取操作，並且判斷是否已完成對字線WL1執行E'分佈程式化操作。現在，在此情形中，E'旗標資料為沿字線WL0形成之特定數目個記憶體胞中所儲存的資料。對字線WL之各者分配一區用於儲存E'旗標資料。儲存於由沿字線WL0形成之特定數目個記憶體胞所形成之E'旗標資料區中者為沿字線WL1形成之記憶體胞MC1中之臨限電壓分佈A的一程式化狀態。類似地，儲存於由沿字線WL1形成之特定數目個記憶體胞所形成之E'旗標資料 區中者為沿字線WL2形成之記憶體胞MC2中之臨限電壓分佈E'的一程式化狀態。亦即，儲存於經選擇之字線WLn之E'旗標資料區中者為沿在字線WLn之後經歷資料程式化之鄰近字線WLn+1的記憶體胞MCn+1中之臨限電壓分佈E'的一程式化狀態。
若基於E'旗標資料之判斷結果展示未完成對沿字線WL1形成之記憶體胞MC1之E'分佈程式化，則對該記憶體胞MC1實行一E'分佈程式化。
若完成在沿字線WL1形成之記憶體胞MC1中執行E'分佈程式化，則基於儲存於快取記憶體C0及C1之下頁資料(LP)及上頁資料(UP)開始記憶體胞MC0上的上頁程式化操作(UPpro)(至時間T7)。
在圖16中，展示其中由命令Cmd3(10h)執行上頁程式化，因此將快取RBB設定成「L」至時間T7的一實例。但是，如圖10B所展示，當由命令Cmd2(15h)執行上頁程式化時，將在完成對臨限電壓分佈B之程式化時之時間點將快取RBB設定成「H」。
圖17展示儘管未完成對沿字線WL0形成之記憶體胞MC0之下頁資料(LP)之程式化，仍出於某個原因而首先將上頁資料(UP)輸入至輸入/輸出電路16的一情形。圖17繪示此情形中之一操作。結果，沿字線WL0形成之記憶體胞MC0僅具有臨限電壓分佈A。另一方面，在沿字線WL1形成之記憶體胞MC1中，E'分佈程式化未完成，因此沿字線WL1形成之記憶體胞MC1具有臨限電壓分佈E(圖17中之(i))。
在此一狀態中，本實施例中之控制電路15從時間T4開始沿字線WL0形成之記憶體胞MC0上的一讀取操作(T_IDL)，並且在快取記憶體C1中儲存讀取資料作為記憶體胞MC0的下頁資料(LP)。此外，與此並行的是，亦執行字線WL1之E'旗標資料的一讀取操作，並且判斷是否已完成對字線WL1執行E'分佈程式化操作。
若對字線WL1之E'分佈程式化未完成，則執行E'分佈程式化(圖17 中之(ii))。
繼完成E'分佈程式化之後，對字線WL0執行僅基於上頁資料之一程式化操作。若上頁資料為「1」，則禁止對將維持臨限電壓分佈E'之記憶體胞MC0的程式化。另一方面，若上頁資料為「0」，則執行改變臨限電壓分佈E'至A的一程式化操作。
如上所述，根據本實施例，甚至在其中出於某些原因而未對鄰近字線實行E'分佈程式化的一狀態中實行上頁程式化時，可完成一程式化操作同時獲得類似於上述實施例之優點。
[第五實施例]
接著，參考圖18A至圖18B描述根據一第五實施例的一非揮發性半導體記憶體裝置。整體組態類似於圖1至圖5所展示之組態。此實施例不同於前述第一至第四實施例之處在於，繼對經歷程式化之記憶體胞MCn執行資料程式化操作之至少一部分之後，對鄰近此記憶體胞MCn之記憶體胞MCn+1執行一E'分佈程式化操作(下文中，第一至第四實施例稱為「前程式化」方案，且第五實施例稱為「後程式化」方案)。
如圖18A所展示，類似於第一實施例，在時間T5之前，載入待提供至沿平面PLANE0及PLANE1中之字線WL0形成之記憶體胞MC0的下頁資料(LP)。隨後，在時間T4，開始基於此下頁資料的下頁資料程式化(LPpro)(圖18A中之(ii))。在完成此之後，在時間T6，開始沿鄰近字線WL1形成之記憶體胞MC1的一E'分佈程式化操作(E'pro_next)(圖18A中之(iii))。
隨後，在時間T7完成E'分佈程式化操作時，在時間T8至T12載入沿待提供至沿平面PLANE0及PLANE1中之字線WL0形成之記憶體胞MC0的上頁資料(UP)。其後，以一實質上類似於第一實施例中之方式執行上頁資料程式化(UPpro)(圖18B中之(iv))。
應注意，在圖18B中，在時間T12使用命令Cmd3(10h)實行程式化操作。然而，可使用命令Cmd2(15h)實行程式化操作。在該情形中，快取RBB之波形改變且在已將程式化完成為臨限電壓分佈A之後，快取RBB在時間T13變為「H」。
如上所述，此第五實施例在不採用前述實施例之「前程式化」方案而是採用「後程式化」方案上與前述實施例不同。在「後程式化」方案中，繼完成對經歷程式化之字線WLn之程式化操作之至少一部分之後，對鄰近字線WLn+1開始一E'分佈程式化操作。類似於第一實施例之優點的優點甚至可由此一「後程式化」方案之程序獲得。
[第六實施例]
接著，參考圖19A、19B及19C描述根據一第六實施例的一非揮發性半導體記憶體裝置。整體組態類似於圖1至圖5所展示之組態。類似於第五實施例，此實施例亦採用「後程式化」方案。在「後程式化」方案中，繼對經歷程式化之記憶體胞MCn執行資料程式化操作之至少一部分之後，對鄰近此記憶體胞MCn之記憶體胞MCn+1執行一E'分佈程式化操作。
下文參考圖19A至圖19C描述第六實施例中之程式化操作。圖19A至圖19C展示對字線WL0及WL1執行程式化操作的情形。描述在假定已由E'分佈程式化完成對字線WL0之臨限電壓分佈E'之程式化的情況下(圖19A中之(i))繼續進行。
圖19A展示其中類似於第二實施例使用快取程式化命令在時間T0與時間T10之間連續實行待程式化至沿字線WL0形成之記憶體胞MC0之下頁資料(LP)及上頁資料(UP)之載入的情形。
在時間T4，發佈下頁資料(LP)的快取程式化命令Cmd2。因此，在不等待將隨後之上頁資料(LP)儲存於快取記憶體C0中的情況下開始對記憶體胞MC0的下頁資料程式化(LPpro)(圖19A之(ii)中之箭頭)。
接著，在時間T10，在快取記憶體C0中儲存上頁資料(UP)且發佈快取程式化命令Cmd2時，控制電路15中止下頁資料程式化且使用下頁資料及上頁資料二者而轉變為全序列程式化操作(FSpro)(圖19A之(iii)中之箭頭)。以此一方式，在此實施例中，在僅在快取記憶體C0中完成準備下頁資料時之時間點首先開始下頁資料程式化(LPpro)。接著，在已準備下頁資料及上頁資料二者時之時間點，中止下頁資料程式化操作，並且開始全序列程式化。
舉例而言，當對字線WL0之此全序列程式化繼續進行且在時間T11完成臨限電壓分佈A的程式化時，不再需要下頁資料(LP)。因此，從快取記憶體C1放棄下頁資料(LP)，且替代此已放棄之下頁資料(LP)，將上頁資料(UP)傳送至該快取記憶體C1，因而快取記憶體C0變得可接收下個資料載入。
如圖19B所展示，當快取記憶體C0達到其中在時間T11可進行資料載入的一狀態時，經由輸入/輸出電路16而將待程式化至鄰近字線WL1之下頁資料(LP)載入至快取記憶體C0。在時間T16發佈快取程式化命令Cmd2(15h)時，由於快取記憶體C0及C1處於一佔用狀態，故而快取RBB在完成程式化至臨限電壓分佈B時變為「L」直至時間T17。
在時間T17，當將字線WL0上之上頁資料程式化操作完成為臨限電壓分佈C時，從快取記憶體C1放棄字線WL0的上頁資料(UP)。接著，替代此已放棄之上頁資料(UP)，將快取記憶體C0中所儲存之字線WL1之下頁資料(LP)從快取記憶體C0傳送至快取記憶體C1。結果，至快取記憶體C0之資料載入變得可行。因此，從快取RBB變為「H」後的時間T18起，經由輸入/輸出電路16載入字線WL1的上頁資料(UP)，且在時間T22發佈快取程式化命令Cmd2(15h)。
以此方式，分別將用於寫入至沿字線WL1形成之記憶體胞MC1的下頁資料(LP)及上頁資料(UP)儲存於快取記憶體C0及C1中。如圖19B 所展示，在(例如)時間T23將沿字線WL0形成之記憶體胞MC0之程式化操作全部完成為臨限電壓分佈C時，控制電路15開始沿字線WL1形成之記憶體胞MC1上的程式化操作。在本實施例之情形中，在時間T23，尚未執行沿字線WL1形成之記憶體胞MC1上的E'分佈程式化操作。因此，在本實施例中，從時間T23起，不獨立執行而是省略程式化臨限電壓分佈E'的E'分佈程式化操作。取而代之，實行一全序列程式化(圖19B中之全FSpro)。全序列程式化相對於包含臨限電壓分佈E'之全部臨限電壓分佈連續實行一程式化。換言之，在此全序列程式化中，執行控制以省略獨立E'分佈程式化操作且根據所獲取之下頁資料及上頁資料從臨限電壓分佈E一次程式化成臨限電壓分佈E'至C。
如圖19C所展示，在時間T27對記憶體胞MC1完成包含E'分佈程式化的全序列程式化(省略一獨立E'分佈程式化操作之全序列程式化)。接著，其後在時間T27，對沿字線WL2形成之記憶體胞MC2執行E'分佈程式化操作(圖19C中之(v))。此可避免記憶體胞MC1中保持之資料有所變更。
應注意，在圖19B中之時間T22，當程式化執行命令為Cmd2(15h)而非Cmd3(10h)時，行使控制使得一旦至快取記憶體之資料載入變為可能，則快取RBB變為「H」。因而，可接收隨後之資料載入及程式化命令。
本實施例在從晶片外側檢視之操作控制方面上，在開始對沿字線WL0形成之記憶體胞MC0之上頁資料之程式化的一時序上不同於圖18A至圖18B所展示的第五實施例。然而，在本實施例(圖19A至圖19C)中，在下頁程式化操作(LPpro)期間(時間T10)發佈上頁資料的快取程式化執行命令Cmd2(15h)。因此，雖然圖18A中在記憶體胞MC0上之下頁資料程式化操作之後實行記憶體胞MC1上之E'分佈程式化操作(E'pro_next)，然而在圖19A至圖19C中，記憶體胞MC1上之E'分佈 被推遲至記憶體胞MC0上之上頁程式化(UPpro)之後。結果，記憶體胞MC0上之下頁程式化操作為同時程式化下頁及上頁(時間T10)之高效全序列程式化所取代。另外，透過有效利用快取程式化機制，不浪費時間地連同將下頁資料及上頁資料程式化至已實行資料載入之相同記憶體胞MC1一起連續實行對記憶體胞MC1之推遲的E'分佈程式化操作。
本實施例容許獲得類似於上述實施例之優點的優點。另外，本實施例可實行在資料程式化之全序列程式化內併入(包含)E'分佈程式化的一連續程式化，因而容許進一步減小程式化時間。
[第七實施例]
接著，參考圖20A、20B及20C描述根據一第七實施例的一非揮發性半導體記憶體裝置。整體組態類似於圖1至圖5所展示之組態。類似於第六實施例，此實施例亦採用「後程式化」方案。在「後程式化」方案中，繼對經歷程式化之記憶體胞MCn執行資料程式化操作之至少一部分之後，對鄰近此記憶體胞MCn之記憶體胞MCn+1執行一E'分佈程式化操作。
下文參考圖20A至圖20C描述第七實施例中之程式化操作。至時間T23之操作實質上類似於第六實施例中之操作。第七實施例不同於第六實施例之處在於，在第七實施例中，在時間T23之後，對沿字線WL1形成之記憶體胞MC1執行E'分佈程式化操作(E'pro_next)，且在完成此E'分佈程式化操作之後，執行基於下頁資料及上頁資料之全序列程式化。在此實施例之情形中，在一個別處理中將臨限電壓分佈E'程式化成臨限電壓分佈A、B及C之臨限電壓分佈。因此，相較於第六實施例，可將臨限電壓分佈E'之分佈寬度獨立控制為臨限電壓分佈A、B及C的分佈寬度。臨限電壓分佈E'可具有其自身之相較於臨限電壓分佈A、B及C之分佈寬度加寬的分佈寬度。因此，可獨特採用能夠快速 程式化完成之一電壓控制方法。結果，可整體減小程式化操作所需之時間。
[第八實施例]
接著，描述根據一第八實施例的一非揮發性半導體記憶體裝置。整體組態類似於圖1至圖5所展示之組態。此外，在第八實施例中，類似於在第一實施例中之圖10A及圖10B中，執行一E'分佈程式化操作。
在根據第八實施例之非揮發性半導體記憶體裝置中，在記憶體胞陣列11中定義一般程式化區及一高速程式化區。舉例而言，如圖21所展示，在一記憶體串MS中，將沿字線WL0及WL1之記憶體胞MC0及MC1定義為一高速程式化區(第一區)，且將沿字線WL2至WL5之記憶體胞MC2至MC15定義為一般程式化區(第二區)。在各自區中實行之擦除操作係彼此不同。這將在稍後詳細闡述。
圖22至圖24係闡釋兩種程式化區中之擦除操作與程式化操作之差異之示意圖。圖22至圖24展示將一位元資料儲存於一個記憶體胞MTr中的一實例。應注意，類似於上述實施例，亦可將二位元資料儲存於一個記憶體胞MTr中。
假定在完成第八實施例中之程式化操作之後，將指示資料「1」(擦除狀態)之臨限電壓分佈E'或指示資料「0」之臨限電壓分佈A提供至一個記憶體胞MC。臨限電壓分佈E'係藉由對具有藉由擦除操作而獲得之臨限電壓分佈E之一記憶體胞實行E'程式化操作而獲得的一分佈。亦即，臨限電壓分佈E係比臨限電壓分佈E'更低的一分佈。
下文描述一般程式化區及高速程式化區之各者中之控制程式化操作及擦除操作之方法。一般程式化區中之記憶體胞及高速程式化區中之記憶體胞係控制成具有等效資料保持特性。亦即，在記憶體胞MTri之資料程式化之後或之前，在記憶體串MS之較長方向上執行將 臨限位準設定成高於或等於對鄰近一經程式化之記憶體胞MTri之一記憶體胞MTri+1之臨限分佈E'的程式化程序。
在此情形中，在一般程式化區中之擦除操作中，具有臨限電壓分佈A及E'之記憶體胞之臨限電壓被偏移至為臨臨限電壓分佈E'或更少的臨限電壓分佈E(圖22中之操作(1))。在一堆疊型非揮發性記憶體之此擦除操作中，將一擦除電壓Vera施加至記憶體胞源極CELSRC，並且將源極側選擇閘極線SGS之位準控制成在源極側選擇電晶體SSTr之一源極端造成一GIDL(閘極引發之汲極電流)之一特定位準。因而，由因此產生之電洞對柱狀半導體層58及57充電以將記憶體胞之通道電壓提升至擦除電壓Vera。另一方面，將低於電壓Vera之一電壓(例如，接地電壓Vss)施加至記憶體胞的控制閘極。藉由以上控制，得以實行擦除操作。現在，擦除操作之單元為包括前述複數個記憶體胞單元MU的區塊MB。藉由基本上提供實質上相同擦除電壓Vera及選擇字線電壓而同時擦除區塊MB中之記憶體胞單元MU。由於透過如後文將描述之程式化操作中實施的逐位元控制而精微控制個別記憶體胞是不可能的，故而繼擦除之後之臨限電壓分佈E之分佈寬度為反應個別記憶體胞中之變動的一寬廣分佈寬度。因此，難以將臨限電壓分佈E設定為一狹窄分佈。繼擦除操作之後之此臨限電壓分佈E對應於資料「1」，但是可視為一不完全狀態中之資料「1」分佈。
另一方面，在高速程式化區中之擦除操作中，除操作(1)之外實施一E'分佈程式化操作(圖22中之操作(2))。該操作(2)為造成記憶體胞之臨限電壓分佈從繼擦除操作之後之臨限電壓分佈E變為具有一特定正值之臨限電壓分佈E'的一操作。此正臨限電壓分佈E'係藉由從繼擦除操作之後之臨限電壓分佈E中實行前述E'分佈程式化操作以在一正方向上偏移臨限電壓分佈E而獲得的一分佈。此臨限電壓分佈E'係分配有記憶體胞之擦除狀態(資料「1」)，且此為擦除狀態之臨限電壓 分佈之完整形態。程式化臨限電壓分佈E'所花費之時間取決於為此之程式化方法、臨限電壓分佈之分配等等。當如圖22所展示採用二元資料程式化操作時，時間約為每頁面300μs。因此，若假定(1)之擦除操作本身花費1.5ms，則在高速程式化區之兩個頁面之情形中，總擦除時間到達2.4ms(=1.5ms+(2+1)*300μs)，及在高速程式化區之十個頁面之情形中，總擦除時間到達4.8ms(=1.5ms+(10+1)*300μs)。因此，相較於在一般程式化區中，高速程式化區中之擦除操作具有一更長的擦除時間。
一般程式化區中之程式化操作係由諸如圖23所展示之一程序實行。在開始程式化操作之前，一般程式化區(WL2-WL15)中之幾乎全部記憶體胞具有臨限電壓分佈E。希望從此狀態程式化資料「1」之一記憶體胞經歷將其從臨限電壓分佈E偏移成E'的一程式化操作之執行(圖23中之操作(3))。另一方面，希望從此狀態程式化資料「0」之一記憶體胞經歷將其從臨限電壓分佈E偏移至臨限電壓分佈A的一程式化操作之執行(圖23中之操作(4))。
現在，圖23係關注一經選擇之字線WL上之多個記憶體胞之程式化的視圖。在一記憶體串MS之較長方向上對鄰近之複數個記憶體胞連續實行此資料程式化時，不會有任何問題。然而，當僅對一個字線實行程式化時或者當對一連續頁面程式化之最終頁面實行程式化時，鄰近經程式化之記憶體胞之記憶體胞的臨限電壓為臨限電壓分佈E。如前所述，當以臨限電壓分佈E程式化之一記憶體胞及以臨限電壓分佈A、B或C程式化之一記憶體胞互相鄰近時，資料保持特性劣化造成可靠性之一問題。因此，在上述情形中，除程式化經選擇之記憶體胞本身之外，需要藉由某種方法將臨限電壓分佈E'程式化至鄰近經程式化之記憶體胞的一記憶體胞。第一至第七實施例係用於將臨限電壓分佈E'程式化至鄰近記憶體胞的實例。
另一方面，高速程式化區中之程式化操作係由諸如圖24所展示之程序的一程序實施。在開始程式化操作之前，高速程式化區中之記憶體胞之全部具有高於臨限電壓分佈E的臨限電壓分佈E'。希望從此狀態程式化資料「1」之一記憶體胞經歷一程式化禁止操作，使得維持臨限電壓分佈E'。相較之下，希望從此狀態程式化資料「0」之一記憶體胞經歷將其從臨限電壓分佈E'偏移至臨限電壓分佈A的一程式化操作之執行。由於希望程式化資料「1」之記憶體胞不需要包含將臨限電壓從E程式化為E'及驗證E'之臨限電壓的程式化操作程序，故而圖24之情形中之程式化操作之速度比圖23之情形要快。亦即，相較於一般程式化區中之程式化操作，高速程式化區中之程式化操作具有要獲得之少量臨限電壓分佈(前者兩個，後者一個)。因此，高速程式化區中之程式化速度改良約兩倍。
應注意，類似於習知NAND類型之快閃記憶體，對記憶體串MS之程式化操作在源極線CELSRC側上選擇記憶體胞MC0作為第一程式化記憶體胞且其後係以下列順序執行：以靠近位元線BL之一順序循序執行程式化。如上所述，在將一位元資料儲存於一個記憶體胞中之情形中，沿一字線WLi(i=0-15)之複數個記憶體胞MCi中所儲存之資料組態一個頁面。一個頁面分配有一個頁面資料。在本實施例中，如圖25所展示，沿對應於一記憶體串MS中之高速程式化區之字線WL0之複數個記憶體胞MC0組態一頁面PAGE0。類似地，沿字線WL1之複數個記憶體胞MC1組態一頁面PAGE1。如圖25所展示，當程式化係實行為僅選擇高速程式化區時，根據記憶體串MS之各者中之程式化順序作出頁面選擇，隨後，實行一適當位址輸入以選擇另一記憶體串並且類似地實行高速程式化區之頁面選擇。
應注意，沿字線WL2之複數個記憶體胞MC2係存在於一般程式化區(WL2-WL15)中且鄰近高速程式化區(WL0-WL1)。此等記憶體胞 MC2不同於一般程式化區中之其他記憶體胞MC3-MC15(係類似於高速程式化區中之記憶體胞MC0及MC1)之處在於經歷從繼擦除操作之後之臨限電壓分佈E至臨限電壓分佈E'的E'分佈程式化操作。為何在擦除操作期間必須以臨限電壓分佈E'程式化記憶體胞MC2(即使其等在一般程式化區中)之原因如下：在高速程式化區中，需要的是，在程式化期間無論選擇哪個字線，使沿相鄰字線之記憶體胞中從臨限電壓分佈E至E'之E'分佈程式化成為不必要。此係因為，若此一程式化變為必要，則高速程式化區中之程式化速度下降。如前所述，與經歷資料程式化之記憶體胞相鄰的記憶體胞必須具有臨限電壓分佈E'而非E以改良資料保持特性。然而，在對高速程式化區末端之記憶體胞MChe進行一程式化時，若一般程式化區中之鄰近記憶體胞MCne具有臨限電壓分佈E，則結果，變得必須在高速程式化區中對記憶體胞Mche實行資料程式化以外，也在記憶體胞Mcne中實行從臨限電壓分佈E至E'之E'分佈程式化操作。此將導致高速程式化區中之程式化速度下降。因此，在記憶體胞MCne中之擦除操作中，執行將臨限電壓分佈E變為E'的E'分佈程式化操作。
此高速程式化區之位址空間上之位置及範圍係設定成在包含使用非揮發性記憶體裝置之記憶體控制器之記憶體系統的效能上給予最大改良。相應地，高速程式化區可僅為一區塊內之某一頁面(最前頁面、最終頁面或某一頁面)，或者可為某些連續頁面(來自最前頁面之特定數目個頁面，來自最終頁面之特定數目個頁面，或來自特定頁面之特定數目個頁面)的一區。舉例而言，存在一記憶體控制方法，其中當擦除一區塊時，在未實際實行一擦除操作下程式化指示區塊作為一可擦除區塊的一旗標。以此方式，當不需要資料尺寸比較大，但希望快速且可靠地程式化特定記憶體存取資訊時，可有效利用設定上述最前頁面或最終頁面之高速程式化區的一小區。在高速程式化區中， 包含亦預先將臨限電壓分佈E'程式化至高速程式化區之一邊界記憶體胞的一鄰近記憶體胞。因此，存在滿足尤其是資料保持特性之可靠性且程式化比一般區中更快的優點。
另外，藉由將高速程式化區設定為一所希望之尺寸，可例如將高速程式化區利用為用於以高通量暫時寫入記憶體胞陣列的一資料緩衝區。
圖22至圖24描述在一記憶體胞中儲存一位元(二位準)資料的一實例，但是亦可在於一記憶體胞中儲存二位元或多位元資料之情形中執行一類似操作。圖26至圖28概念性展示在一記憶體胞中儲存二位元(四位準)資料之情形中之一般程式化區及高速程式化區中之一擦除操作及一程式化操作。
在完成程式化操作之後，將臨限電壓分佈E'、A、B及C之任一者提供給一記憶體胞。臨限電壓分佈E'對應於二位元資料「11」(擦除狀態)，且臨限電壓分佈A、B及C分別對應於例如資料「10」、「01」及「00」。
在此情形中，在一般程式化區之擦除操作中，如圖26所展示，執行一擦除操作直至具有臨限電壓分佈E'、A、B或C之一記憶體胞之臨限電壓變成為臨限電壓分佈E'或更小的臨限電壓E(圖26中之操作(1))。另一方面，在高速程式化區中之擦除操作中，實行除操作(1)之外的一E'分佈程式化操作(圖26中之操作(2))。此操作(2)係將臨限電壓分佈E偏移成具有一特定正值的臨限電壓分佈E'之一操作。
一般程式化區中之程式化操作係由諸如圖27所展示之程序的一程序實行。在開始程式化操作之前，一般程式化區中之記憶體胞之全部具有為臨限電壓分佈E'或更小的臨限電壓分佈E。希望從此狀態程式化資料「11」之一記憶體胞經歷將其從臨限電壓分佈E偏移成E'的一程式化操作之執行(圖27中之操作(3))。另一方面，希望從此狀態程 式化資料「10」、「01」及「00」之一記憶體胞經歷將其從臨限電壓分佈E偏移至臨限電壓分佈A、B或C的一程式化操作之執行(圖27中之操作(4))。
另外，如前所述，鄰近一般區中之經程式化之記憶體胞之一記憶體胞需要程式化臨限分佈E'。
另一方面，高速程式化區中之程式化操作係由諸如圖28所展示之程序的一程序實行。在開始程式化操作之前，高速程式化區中之記憶體胞之全部已具有臨限電壓分佈E'。希望從此狀態程式化資料「11」之一記憶體胞經歷一程式化禁止操作使得維持臨限電壓分佈E'。相較之下，希望從此狀態程式化資料「10」、「01」及「00」之一記憶體胞經歷將其從臨限電壓分佈E'偏移至臨限電壓分佈A、B或C的一程式化操作之執行。由於希望程式化資料「11」之記憶體胞不需要包含將臨限電壓從E程式化為E'及驗證E'之臨限電壓的程式化操作程序，故而圖28之情形中之程式化操作之速度比圖27之情形要快。亦即，相較於一般程式化區中之程式化操作，高速程式化區中之程式化操作具有要獲得之少量臨限電壓分佈(前者四個，後者三個)。因此，高速程式化區中之程式化速度改良約4/3倍。
應注意，在圖27及圖28所展示之種類之每記憶體胞二位元程式化操作中，沿一字線WLi(i=0-15)之複數個記憶體胞MCi中所儲存之資料組態兩個頁面。因此，如圖29所展示，在圖27及圖28所展示之種類的每記憶體胞二位元程式化操作中，沿對應於一記憶體串MS中之高速程式化區之字線WL0之複數個記憶體胞MC0組態兩個頁面PAGE0、PAGE1。換言之，PAGE0及PAGE1對應於WL0上之下頁及上頁。
類似地，沿字線WL1之複數個記憶體胞MC1組態兩個頁面PAGE2、PAGE3，換言之，PAGE2及PAGE3對應於WL1上之下頁及上頁。此等指示選擇一下頁或一上頁之任一者之一位址位元係分配成低 於選擇一字線之一位址位元。另外，可將選擇一下頁或一上頁之任一者之一位址位元分配成低於選擇一記憶體串MU的一位址。
如圖29所展示，當僅對高速程式化區連續執行一程式化操作時，指定並且存取對應於一所需區塊位址及特定高速程式化區的一頁面位址。
如上所述，本實施例為一堆疊型非揮發性半導體記憶體裝置，其用於實行一每記憶體胞一位元儲存操作、每記憶體胞二位元儲存操作或二位元或更多位元的多位準儲存操作。此外，本實施例包含具有不同於一般程式化區之臨限電壓控制的臨限電壓控制的一高速程式化區。因而，本實施例容許在不會降低資料之可靠性的情況下實行高速資料程式化。
[第九實施例]
接著，參考圖30A及圖30B描述根據一第九實施例的一非揮發性半導體記憶體裝置。整體組態係類似於圖1所展示之組態。然而，如圖30A所展示，此實施例在記憶體串MS之一端與汲極側選擇電晶體SDTr或源極側選擇電晶體SSTr之間進一步包括虛設記憶體胞DMCD及DMCS。虛設記憶體胞DMCD及DMCS二者具有與記憶體胞MC相同但是在資料之儲存中不採用的一結構。虛設字線WLDD及WLDS係連接至虛設記憶體胞DMCD及DMCS的閘極。在其他方面中，第九實施例係類似於第一實施例。
另外，如圖30B所展示，可採用其中於其汲極側及源極側上鄰近後閘極電晶體BTr之記憶體胞分別包括虛設記憶體胞DMCBD及DMCBS，且虛設字線WLBD及WLBS係分別連接至該等虛設記憶體胞DMCBD及DMCBS之閘極的一組態。假定此等虛設記憶體胞亦具有與記憶體胞MC相同但是在資料之儲存中不採用的一結構。
在一擦除脈衝施加操作期間，虛設記憶體胞DMCD、DMCS、 DMCBD及DMCBS有機會可以接收類似於至儲存資料之一記憶體胞之擦除偏壓之一擦除偏壓或經最佳化用於儲存資料之一記憶體胞之一擦除操作之一特定偏壓。因此，虛設記憶體胞DMCD、DMCS、DMCBD及DMCBS之臨限電壓可下降至與繼擦除操作之後之臨限電壓分佈E相同的位準。然而，在類似高速程式化區之擦除操作期間，虛設記憶體胞DMCD、DMCS、DMCBD及DMCBS經歷一E'分佈程式化操作，且因而經控制使得其臨限電壓達到與分佈E'相同的位準。此導致虛設記憶體胞電晶體DMCD、DMCS、DMCBD及DMCBS中之電荷儲存膜被控制成幾乎不存在電洞。如此做防止虛設記憶體胞電晶體之電荷儲存膜中所保持之電洞流出而與一鄰近記憶體胞MC之電荷儲存膜中所保持之電子對消。因此，即使在記憶體單元中插入虛設記憶體胞時，仍能改良資料儲存記憶體胞之資料保持特性。
[第十實施例]
接著，參考圖31描述根據一第十實施例的一非揮發性半導體記憶體裝置。整體組態係類似於圖1所展示之組態。此外，此實施例包括類似於第九實施例的虛設記憶體胞DMCD及DMCS、以及DMCBD及DMCBS。
第十實施例之特徵在於在擦除操作期間小於記憶體區塊之子區塊包括一最小單元。此外，為在子區塊單元中管理一擦除操作，高速程式化區之安置不同於前述實施例之高速程式化區之安置。
在第八及第九實施例中，假定一記憶體區塊為擦除單元。然而，在圖31所展示之第十實施例中，假定可將四個子區塊SB0至SB3之任何者選擇為一最小擦除單元。另外，在圖31中，假定指派有相同符號WLi之字線處於其中其等係藉由共用配線而直接實體連接的一狀態或即使未共用配線仍電連接。
關於圖31中之選擇閘極線，子區塊SB0至SB3之各者包含一專屬 汲極側選擇閘極線SGD_0至SGD_3及源極側選擇閘極線SGS(SGS_0至SGS_3)，且因而組態成可獨立控制。然而，該等子區塊SB0至SB3不限於此一組態，並且可經組態以共用相同選擇閘極線SGD及SGS，因而藉由一電路控制方法而實現採用各子區塊之個別控制及共同控制二者。
在本實施例中，舉例而言，為同時擦除四個子區塊SB0至SB3，變得需要將用於引起擦除之一GIDL電流之一特定電位同時施加至源極側選擇閘極線SGS_0至SGS_3。在擦除操作期間藉由此一組態或控制方法而將一共同擦除偏壓施加至複數個子區塊SB0至SB3時，可同時擦除四個子區塊。
當採用子區塊SB作為最小擦除單元時，存在用於一子區塊單元之擦除操作之一最佳化頁面位址分配，且高速程式化區亦較佳與該頁面位址分配相匹配。
此時，若考慮具有一NAND串類型結構之記憶體胞之程式化特性，則主要有兩種類型的程式化干擾。一者(第一程式化干擾)為歸因於一經選擇之NAND串中之一未選擇之記憶體胞中之一程式化通過電壓VPASS的應力，且另一者(第二程式化干擾)為當一程式化操作期間一經選擇之記憶體胞達到程式化禁止狀態(「1」程式化)時的應力。
一第一程式化干擾係以下列方式發生。首先，將一電壓(例如，0V)施加至位元線BL用於資料程式化。接著，為將此0V電壓傳送至一經選擇記憶體胞之通道，對NAND串中之未經選擇之記憶體胞之控制閘極施加以程式化通過電壓VPASS(例如，10V)。歸因於程式化通過電壓VPASS及施加至該通道之電壓0V而發生第一程式化干擾。
此外，一第二程式化干擾係以下列方式發生。當經選擇之記憶體胞一開始處於程式化禁止狀態或者在程式化操作之進程期間從一程式化狀態切換至程式化禁止狀態時，對經選擇記憶體胞之控制閘極施 加以一程式化電壓VPGM(例如，20V)。在被充電至例如一電源電壓Vdd之後，經選擇之NAND串之通道藉由切斷汲極側選擇閘極電晶體SDTr而被設定成一浮動狀態。當對經選擇之NAND串中之未經選擇之字線施加以程式化通過電壓VPASS時，此電壓VPASS引起處於浮動狀態之通道之電位上升。當通道之電位之上升不足時，控制閘極與通道之間之一電位差變大。結果，由於該電位差而引起程式化干擾。
第一程式化干擾及第二程式化干擾二者中需要最佳化程式化通過電壓VPASS，該程式化通過電壓VPASS之一上限係由第一程式化干擾來判定，且該程式化通過電壓VPASS之一下限係由第二程式化干擾來判定。
此外，程式化干擾之特性亦根據NAND串中資料之程式化狀態而顯著變化。考慮到處於程式化禁止狀態之NAND串中之第二程式化干擾，較佳有效提升NAND串中之通道電位為儘可能地高。為如此做，當將程式化電壓Vpgm施加至字線時，較佳使儘可能多的記憶體胞處於一擦除狀態。此係因為一記憶體胞之臨限電壓愈低，當將一未經選擇之字線提升至程式化通過電壓VPASS時歸因於從一低狀態起作用在通道電位上之該未經選擇之字線之電位而施加的耦合愈大。因此，從程式化干擾之觀點而言，不希望在已於NAND串中程式化資料之後，繼續重複施加程式化應力。
在本實施例中，假定為在複數個子區塊SB之間共用一字線WL，或者未在複數個子區塊SB之間共用字線WL而是該等字線之各者經歷控制以達到相同電位的情形。在此情形中，在將程式化脈衝施加至屬於一記憶體區塊MB之已選擇之WL期間在未經選擇之區塊中可能發生類似於第二程式化干擾的一第三程式化干擾。在該情況中，藉由共用字線而耦合上通道電位以削弱經選擇之字線與未經選擇之記憶體串之通道間的電壓差。若由於某個原因而未充分增強通道電位，則發生第 三干擾。
從上述程式化干擾之觀點考慮所希望之頁面分配後，複數個子區塊(NAND串)的程式化較佳進展至相同程度。
亦即，如圖31所展示，在本實施例中之程式化操作中，以最低子區塊號碼(SB0→SB1→SB2→SB3)之順序程式化沿記憶體區塊MB中之複數個子區塊SB0至SB3之字線WL0之各者的記憶體胞MC0。當完成至全部子區塊SB中之字線WL0之程式化時，接著，按最低子區塊號碼的順序程式化沿子區塊SB0至SB3之各者中之字線WL1之記憶體胞MC1。其後，程式化以一類似方式進展。因此，此意指在頁面位址分配映射中，選擇子區塊SB之一位址位元被指派成低於選擇一字線的一位址位元。換言之，子區塊位址位元在字線位址位元之前到達，而圖29所展示之其他實施例指示字線位址位元在子區塊位址位元之前到達。
上文描述由子區塊SB組態最小擦除單元並且在複數個子區塊SB中共用一字線WL或者未共用而是同時驅動字線WL之情形中考慮頁面位址分配及程式化順序時的一基本方法。因此，根據該等實施例之頁面位址之分配可無關於高速程式化區之存在以及對子區塊之各者實行之擦除操作而抑制程式化干擾。高速程式化區可設定成考慮到分配之頁面位址而對記憶體系統之效能提供最大的改良。若在高速程式化區中從擦除區塊之最前頁面起設定特定連續頁面，則舉例而言，如圖31所展示，從子區塊SB0中之WL0至子區塊SB3中之WL1可定義為高速程式化區。
考慮到歸因於多位準儲存之邏輯頁面之一增加部分，亦可在於一個記憶體胞中儲存多位元資料的情形中以一類似方式分配頁面位址。
舉例而言，在於一記憶體胞中儲存二位元的情形中，選擇下頁 或上頁之一位址位元被分配成低於子區塊位址位元。在該情形中，可在如圖31所展示之連續程式化期間執行「全序列程式化」。
雖然已描述本發明之特定實施例，然而此等實施例係僅以實例之形式呈現，且無意限制本發明之範圍。實際上，可以多種其他形式體現本文所述之新穎方法及系統；此外，可在不脫離本發明之精神下對本文所述之方法及系統之形式進行各種省略、置換及變更。附屬專利申請範圍及其均效物用來涵蓋如將落入本發明之範疇及精神內之此類形式或修改。
舉例而言，前述實施例描述執行一每記憶體胞二位元程式化系統的操作實例。然而，類似操作實例明顯亦可應用於在一記憶體胞中保持三位元或更多位元之多位元的情形。
舉例而言，在前述實施例中，具有一U形類型半導體層之一堆疊型記憶體胞陣列係描述成在一記憶體串中在不會在記憶體胞之間被分開的情況下連續形成一電荷儲存膜的一實例。然而，本發明不限於此。舉例而言，在本發明及其均效物之範疇內亦可包含其中在垂直於一半導體基板之一堆疊方向上將複數個記憶體胞配置成一直線的一I形類型堆疊型記憶體胞。此外，本發明甚至可應用於全部記憶體胞係形成於一半導體基板上的一平坦型記憶體胞陣列，類似地，假設電荷儲存膜係在記憶體胞之間不被分開的情況下連續形成。
根據諸實施例之頁面位址之分配可在無關於高速程式化區之存在，以及實行子區塊之各者之擦除操作下，抑制包含子區塊共用字線之非揮發性半導體記憶體裝置中的程式化干擾。
另外，上述非揮發性半導體記憶體裝置包括：一半導體基板；包含複數個記憶體區塊之一記憶體胞陣列；複數個子區塊，其等係設置於該記憶體區塊中且沿平行於該基 板之一第一方向配置；及一控制電路，其經組態以控制供應至該等子區塊之一電壓；該等子區塊之各者包括：複數個記憶體串，其等係配置於沿平行於該基板之一第二方向之一列中且各包含複數個記憶體胞，該複數個記憶體胞係沿相對於該基板之一垂直方向串聯連接；複數個汲極側選擇電晶體，其等各係連接至該等記憶體串之第一端之各者；及複數個源極側選擇電晶體，其等各係連接至該等記憶體串之第二端之各者；配置於該第一方向及該第二方向之記憶體胞具有互相共同連接之閘極；配置於該第二方向之汲極側選擇電晶體具有互相共同連接之閘極；配置於該第二方向之源極側選擇電晶體具有互相共同連接之閘極；該等記憶體胞之各者包括一電荷儲存膜，其用於儲存一電荷且經組態以能夠根據所儲存之一電荷量而保持多位準之臨限電壓分佈；其中，關於在一記憶體胞上儲存多位元資訊之一位址位元被分配成低於選擇一子區塊之一位址位元或選擇連接至在該等記憶體胞中共同連接之閘極之一字線的一位址位元之任一者。
11‧‧‧記憶體胞陣列
12‧‧‧列解碼器
13‧‧‧資料電路/頁面緩衝器
14‧‧‧行解碼器
15‧‧‧控制電路
16‧‧‧輸入/輸出電路
17‧‧‧位址/命令暫存器
18‧‧‧內部電壓產生電路
19‧‧‧核心驅動器
20‧‧‧基板
21‧‧‧絕緣層
30‧‧‧後閘極層
31‧‧‧後閘極導電層
32‧‧‧後閘極溝渠
40‧‧‧記憶體胞層
41‧‧‧字線導電層
42‧‧‧絕緣層
43‧‧‧記憶體孔
44‧‧‧記憶體閘極絕緣層
44a‧‧‧區塊絕緣層
44b‧‧‧電荷儲存層
44c‧‧‧隧道絕緣層
45‧‧‧U形半導體層
45A‧‧‧U形半導體層柱狀部
45B‧‧‧U形半導體層接合部
50‧‧‧選擇電晶體層
51‧‧‧汲極側導電層
52‧‧‧源極側導電層
53‧‧‧汲極側孔
54‧‧‧源極側孔
55‧‧‧汲極側閘極絕緣層
56‧‧‧源極側閘極絕緣層
57‧‧‧汲極側柱狀半導體層
58‧‧‧源極側柱狀半導體層
60‧‧‧配線層
61‧‧‧第一配線層
62‧‧‧第二配線層
63‧‧‧插塞層
BG‧‧‧後閘極線
BL‧‧‧位元線
BTr‧‧‧後閘極電晶體
C0‧‧‧快取記憶體
C1‧‧‧快取記憶體
C2‧‧‧快取記憶體
CELSRC‧‧‧源極線
DMCBD‧‧‧虛設記憶體胞
DMCBS‧‧‧虛設記憶體胞
DMCD‧‧‧虛設記憶體胞
DMCS‧‧‧虛設記憶體胞
MB‧‧‧記憶體區塊
MC‧‧‧記憶體胞
MS‧‧‧記憶體串
MTr‧‧‧電可重寫記憶體胞
MU‧‧‧記憶體單元
SB‧‧‧子區塊
SDTr‧‧‧汲極側選擇電晶體
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SSTr‧‧‧源極側選擇電晶體
WL‧‧‧字線
WLBD‧‧‧虛設字線
WLBS‧‧‧虛設字線
WLDD‧‧‧虛設字線
WLDS‧‧‧虛設字線
圖1闡釋根據一第一實施例之一非揮發性半導體記憶體裝置的一整體組態。
圖2係圖1所展示之一記憶體胞陣列11的一示意透視圖。
圖3係記憶體胞陣列11的一等效電路圖。
圖4闡釋實現圖3所展示之電路組態之記憶體胞陣列11的一堆疊結構。
圖5係圖4之部分的一放大圖。
圖6係闡釋在一記憶體胞MC中儲存二位元資料之一程式化系統(每記憶體胞二位元系統)之一程序之一實例的一示意圖。
圖7係闡釋一每記憶體胞二位元程式化系統之一程序之一個別實例的一示意圖。
圖8闡釋使經儲存之一臨限電壓分佈E保持如在鄰近經歷程式化之一記憶體胞MCn之記憶體胞MCn+1、MCn-1中的問題。
圖9係闡釋本實施例之操作的一示意圖。
圖10A係展示第一實施例中之一程式化操作之一程序的一時序圖。
圖10B係展示第一實施例中之程式化操作之程序的一時序圖。
圖11A係展示第一實施例之一修飾實例中之一程式化操作之一程序的一時序圖。
圖11B係展示第一實施例之修飾實例中之程式化操作之程序的一時序圖。
圖12A係展示一第二實施例中之一程式化操作之一程序的一時序圖。
圖12B係展示第二實施例中之程式化操作之程序的一時序圖。
圖12C係展示第二實施例中之程式化操作之程序的一時序圖。
圖13A係展示第二實施例之一第一修飾實例中之一程式化操作之一程序的一時序圖。
圖13B係展示第二實施例之第一修飾實例中之程式化操作之程序的一時序圖。
圖13C係展示第二實施例之第一修飾實例中之程式化操作之程序 的一時序圖。
圖14A係展示第二實施例之一第二修飾實例中之一程式化操作之一程序的一時序圖。
圖14B係展示第二實施例之第二修飾實例中之程式化操作之程序的一時序圖。
圖14C係展示第二實施例之第二修飾實例中之程式化操作之程序的一時序圖。
圖15A係展示一第三實施例中之一程式化操作之一程序的一時序圖。
圖15B係展示第三實施例中之程式化操作之程序的一時序圖。
圖16係展示一第四實施例中之一程式化操作之一程序的一時序圖。
圖17係展示第四實施例中之一程式化操作之一程序的一時序圖。
圖18A係展示一第五實施例中之一程式化操作之一程序的一時序圖。
圖18B係展示第五實施例中之程式化操作之程序的一時序圖。
圖19A係展示一第六實施例中之一程式化操作之一程序的一時序圖。
圖19B係展示第六實施例中之程式化操作之程序的一時序圖。
圖19C係展示第六實施例中之程式化操作之程序的一時序圖。
圖20A係展示一第七實施例中之一程式化操作之一程序的一時序圖。
圖20B係展示第七實施例中之程式化操作之程序的一時序圖。
圖20C係展示第七實施例中之程式化操作之程序的一時序圖。
圖21係闡釋一第八實施例之一記憶體串MS中所界定之一般程式 化區及一高速程式化區的一示意圖。
圖22展示在於一記憶體胞MTr中儲存一位元資料之情形中分別在一般程式化區及高速程式化區中執行的一擦除操作。
圖23展示在於一記憶體胞MTr中儲存一位元資料之情形中在一般程式化區中執行的一程式化操作。
圖24展示在於一記憶體胞MTr中儲存一位元資料之情形中在高速程式化區中執行的一程式化操作。
圖25展示在於一記憶體胞MTr中儲存一位元資料之情形中在高速程式化區中執行的程式化操作。
圖26展示在於一記憶體胞MTr中儲存二位元資料之情形中分別在一般程式化區及高速程式化區中執行的一擦除操作。
圖27展示在於一記憶體胞MTr中儲存二位元資料之情形中在一般程式化區中執行的一程式化操作。
圖28展示在於一記憶體胞MTr中儲存二位元資料之情形中在高速程式化區中執行的一程式化操作。
圖29展示在於一記憶體胞MTr中儲存二位元資料之情形中在高速程式化區中執行的程式化操作。
圖30A闡釋根據一第九實施例之非揮發性半導體記憶體裝置的一組態。
圖30B闡釋根據第九實施例之非揮發性半導體記憶體裝置的一組態。
圖31展示根據第九實施例之非揮發性半導體記憶體裝置中之一高速程式化區中執行的一程式化操作。

Claims (6)

  1. 一種記憶體裝置，其包括：第一記憶體胞；第二記憶體胞，其鄰近設置於該第一記憶體胞，且該第二記憶體胞之第一終端(terminal)係電性連接至該第一記憶體胞之第一終端；及控制電路，其經組態為當該記憶體裝置接收寫入命令時，執行對該第一記憶體胞之第一寫入操作或對該第一記憶體胞之第二寫入操作，該第一寫入操作包含：第一操作、第二操作、及第三操作，該第二寫入操作包含：該第一操作、及第四操作，該控制電路經組態為在該第一操作中設定該第二記憶體胞之臨界電壓為正值，該控制電路經組態為在該第二操作中將第一資料寫入至該第一記憶體胞，該控制電路經組態為在該第三操作中將第二資料寫入至該第一記憶體胞，該控制電路經組態為在該第四操作中將該第一及第二資料寫入至該第一記憶體胞。
  2. 如請求項1之記憶體裝置，其更包括：包含複數個記憶體串之記憶體胞陣列，該等記憶體串之一者更包含串聯連接之複數個記憶體胞；該等記憶體串之一者包括：半導體層，其作用為上述記憶體胞之主體(body)；記憶體閘極絕緣膜，其包含電荷儲存層，該電荷儲存層能夠儲存電荷且係連續地形成，包含在該複數個記憶體胞之間；及導電層，其形成於該記憶體閘極絕緣膜上，且作用為上述記憶體胞之閘極。
  3. 如請求項1之記憶體裝置，其中該控制電路經組態為於該第一寫入操作中在執行該第二及第三操作之前執行第一操作。
  4. 如請求項1之記憶體裝置，其中該控制電路經組態為於該第二寫入操作中在執行該第四操作之前執行第一操作。
  5. 一種非揮發性半導體記憶體裝置，其包括：半導體基板；包含複數個記憶體區塊之記憶體胞陣列，上述記憶體區塊之一者包含數個群；及控制電路，其經組態為在接收對應於第一記憶體胞之寫入命令及位址時，執行對該第一記憶體胞之寫入操作，該寫入操作包含第一操作及第二操作，該控制電路經組態為於程式化電壓被施加至該第一記憶體胞之閘極之情形時執行該第一操作、及執行該第二操作使得無需自該非揮發性半導體記憶體裝置之外部接收資料地，將第二記憶體胞之臨限電壓由負值改變至正值，該等群之一者包括：記憶體串，其包含串聯連接之複數個記憶體胞；第一選擇電晶體，其連接至該記憶體串之第一終端；及第二選擇電晶體，其連接至該記憶體串之第二終端，該等記憶體胞之一者包括電荷儲存層，該電荷儲存層用於儲存電荷且經組態能夠保持多位準。
  6. 一種非揮發性半導體記憶體裝置，其包括：半導體基板；記憶體胞陣列，其包含複數個記憶體區塊； 複數個群，其等係設置於上述記憶體區塊中且沿平行於該基板之第一方向配置；及控制電路，其經組態為在接收對應於第一記憶體胞之寫入命令及位址時，執行對該第一記憶體胞之寫入操作，該寫入操作包含第一操作及第二操作，該控制電路經組態為於程式化電壓被施加至該第一記憶體胞之閘極之情形時執行該第一操作、及執行該第二操作使得無需自該非揮發性半導體記憶體裝置之外部接收資料地，將第二記憶體胞之臨限電壓由負值改變至正值，該等群之一者包括：複數個記憶體串，其等係沿平行於該基板之第二方向配置於一列中，且各包含沿相對於該基板之垂直方向串聯連接之複數個記憶體胞；複數個第一選擇電晶體，其等係各連接至該等記憶體串之第一終端之各者；及複數個第二選擇電晶體，其等係各連接至該等記憶體串之第二終端之各者，配置於該第一方向及該第二方向上之該等記憶體胞具有互相共同連接之閘極，配置於該第二方向上之該等第一選擇電晶體具有互相共同連接之閘極，配置於該第二方向上之該等第二選擇電晶體具有互相共同連接之閘極，該等記憶體胞之一者包括電荷儲存層，該電荷儲存層用於儲存電荷且經組態能夠保持多位準。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
JP2014063556A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
KR20140135402A (ko) * 2013-05-16 2014-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9472291B2 (en) 2013-05-16 2016-10-18 SK Hynix Inc. Semiconductor memory device and method of operating the same
US9230656B2 (en) 2013-06-26 2016-01-05 Sandisk Technologies Inc. System for maintaining back gate threshold voltage in three dimensional NAND memory
WO2015025357A1 (ja) 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム
US9240238B2 (en) 2013-09-20 2016-01-19 Sandisk Technologies Inc. Back gate operation with elevated threshold voltage
KR102333743B1 (ko) * 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US10466908B2 (en) * 2015-08-25 2019-11-05 Toshiba Memory Corporation Memory system that buffers data before writing to nonvolatile memory
US9679617B2 (en) 2015-09-09 2017-06-13 Kabushiki Kaisha Toshiba Amplifier
KR102320830B1 (ko) * 2015-09-24 2021-11-03 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR102384959B1 (ko) * 2015-10-30 2022-04-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US9620222B1 (en) 2016-03-02 2017-04-11 Kabushiki Kaisha Toshiba Semiconductor device and method for operating the same
JP2017162526A (ja) 2016-03-07 2017-09-14 東芝メモリ株式会社 記憶装置
JP2017168717A (ja) 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US9792995B1 (en) * 2016-04-26 2017-10-17 Sandisk Technologies Llc Independent multi-plane read and low latency hybrid read
US9779819B1 (en) 2016-06-24 2017-10-03 Micron Technology, Inc. Connecting memory cells to a data line sequentially while applying a program voltage to the memory cells
US9940232B1 (en) * 2017-02-08 2018-04-10 Seagate Technology Llc Post-program conditioning of stacked memory cells prior to an initial read operation
US10095568B2 (en) 2017-02-08 2018-10-09 Seagate Technology Llc Background reads to condition programmed semiconductor memory cells
US10622033B2 (en) 2017-03-15 2020-04-14 Toshiba Memory Corporation Semiconductor storage device
JP2018164151A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 分周回路
JP2019160364A (ja) 2018-03-12 2019-09-19 東芝情報システム株式会社 メモリシステム及びメモリ制御方法
US10691372B1 (en) * 2018-12-07 2020-06-23 Western Digital Technologies, Inc. Transistor threshold voltage maintenance in 3D memory
JP2020198141A (ja) 2019-06-03 2020-12-10 キオクシア株式会社 半導体記憶装置
JP2021140844A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法
JP2022542990A (ja) * 2020-04-23 2022-10-07 長江存儲科技有限責任公司 メモリデバイスおよびそのプログラミング方法
CN112018118A (zh) * 2020-07-21 2020-12-01 长江存储科技有限责任公司 3d存储器件及其存储结构和存储结构的控制方法
US11475954B2 (en) 2020-11-15 2022-10-18 Macronix International Co., Ltd. Fast interval read setup for 3D NAND flash
US11488657B1 (en) 2021-04-19 2022-11-01 Macronix International Co., Ltd. Fast interval read setup for 3D memory
US11803326B2 (en) 2021-04-23 2023-10-31 Macronix International Co., Ltd. Implementing a read setup burst command in 3D NAND flash memory to reduce voltage threshold deviation over time
US11385839B1 (en) 2021-04-27 2022-07-12 Macronix International Co., Ltd. Implementing a read setup in 3D NAND flash memory to reduce voltage threshold deviation over time
US20240055051A1 (en) * 2022-08-15 2024-02-15 Sandisk Technologies Llc Dynamic word line reconfiguration for nand structure

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798966A (en) 1997-03-31 1998-08-25 Intel Corporation Flash memory VDS compensation techiques to reduce programming variability
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2004103143A (ja) 2002-09-11 2004-04-02 Fujitsu Ltd 冗長構成を有するメモリ回路
JP4175991B2 (ja) 2003-10-15 2008-11-05 株式会社東芝 不揮発性半導体記憶装置
JP4410188B2 (ja) 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
JP5019198B2 (ja) * 2006-06-29 2012-09-05 株式会社東芝 半導体記憶装置
US7489548B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation NAND flash memory cell array with adaptive memory state partitioning
TWI380311B (en) 2006-12-29 2012-12-21 Sandisk Technologies Inc Systems and methods for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
JP2009027134A (ja) 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010027165A (ja) 2008-07-22 2010-02-04 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ書込み方法
JP5086933B2 (ja) 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
JP2010161132A (ja) 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP5279560B2 (ja) * 2009-03-11 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
JP5259666B2 (ja) * 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법

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Publication number Publication date
TW201218204A (en) 2012-05-01
CN103119656A (zh) 2013-05-22
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