TW201528385A - 半導體裝置之製造方法 - Google Patents

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Toshimitsu Obonai
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Abstract

本發明提供一種用以製造包括具導電性之氧化物半導體薄膜之半導體裝置的方法，或一種用以製造包括具發光性質及導電性之氧化物半導體薄膜之半導體裝置的方法。用以製造半導體裝置之方法包括以下步驟：在第一絕緣薄膜上形成氧化物半導體薄膜；在氣氛中進行第一熱處理，其中氧化物半導體薄膜中所含有之氧釋放到該氣氛進行；以及在含氫氣氛中進行第二熱處理，以使得形成具導電性之氧化物半導體薄膜。

Description

半導體裝置之製造方法
本發明之一實施例係關於包括氧化物半導體之半導體裝置，及其製造方法。
應注意，本發明之實施例並不限於以上技術領域。本說明書中所揭示之本發明之一實施例及類似者之技術領域係關於物件、方法、或製造方法。另外，本發明之一實施例係關於製程、機器、製造、或物質之組成。特定而言，本說明書中所揭示之本發明之一實施例之技術領域的實例包括半導體裝置、顯示裝置、發光裝置、電力儲存裝置、記憶體裝置、用以驅動上述各者中之任何者的方法，以及用以製造上述各者中之任何者的方法。
用於大多數平板顯示器之電晶體係使用諸如在玻璃基板上提供之非晶矽、單晶矽、或多晶矽之矽半導體來形成，其中該等平板顯示器之典型者為液晶顯示裝置或發光顯示裝置。此外，使用此類矽半導體形成之電晶體為用於積體電路(IC)及類似者之中。
近年來，人們已關注由展現出半導體特徵之金屬氧化物來替代矽半導體用於電晶體的技術。應注意，在本說明書中，展現出半導體特徵之金屬氧化物稱為氧化物半導體。
舉例而言，揭示了如下技術，其中將氧化鋅或基於In-Ga-Zn之氧化物用作氧化物半導體來形成電晶體，以及將電晶體用作顯示裝置中像素之開關元件或類似者(參見專利文獻1以及2)。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案第2007-123861號
[專利文獻2]日本公開專利申請案第2007-096055號
本發明之一實施例提供一種用以製造包括具導電性之氧化物半導體膜(下文亦稱為導電性氧化物半導體膜)之半導體裝置的方法。本發明之另一實施例提供一種用以製造包括具透光性質及導電性之氧化物半導體膜之半導體裝置的方法。本發明之另一實施例提供一種用於以少量步驟製造包括電晶體及電容器之半導體裝置的方法。本發明之另一實施例提供一種用以製造新穎半導體裝置的方法。
在電容器中，在一對電極之間提供一介電膜，在許多情況下，該對電極中之至少一者係使用阻光導電膜形成，該阻光導電膜部分地用作電晶體之閘電極、源電極、汲電極、或類似者。
在液晶顯示裝置中，電容器之電容的增大，導致液晶元件中之液晶分子之配向可在施加電場時保持恆定的週期增大。在顯示靜止影像之情況下，增大之週期使重寫影像資料之次數有所減少，從 而降低功率消耗。應注意，用以減少重寫影像資料之次數的驅動方法稱為低頻驅動方法。
一種增大電容器之電容的方法為增大電容器所佔據的面積，特定而言，增大一對電極相互重疊之部分的面積。然而，在液晶顯示裝置中，當增大阻光導電膜之面積以增大該對電極相互重疊之部分的面積時，像素之孔徑比減小，因此影像顯示品質有所劣化。此類問題在具高解析度之液晶顯示裝置中尤其顯著。
鑒於以上描述，本發明之一實施例提供一種用以製造具高孔徑比且包括具高電容之電容器之顯示裝置的方法。本發明之另一實施例提供一種用以製造消耗較低功率之顯示裝置的方法。本發明之另一實施例提供一種用於以少量步驟製造具高孔徑比及寬視角之顯示裝置的方法。
應注意，此等目標之描述並不干擾其他目標之存在。在本發明之一實施例中，無需達成所有目標。自本說明書之描述、圖式、申請專利範圍、及類似者，將顯而易見其他目標且可導出其他目標。
本發明之一實施例為一種用以製造半導體裝置之方法，包括以下步驟：在第一絕緣膜上形成氧化物半導體膜；在一環境中進行第一熱處理，其中氧化物半導體膜中所含有之氧釋放到該環境；以及在一含氫環境中進行第二熱處理，藉此形成具導電性之氧化物半導體膜。
應注意，第一熱處理較佳係在高於或等於350℃且低於或等於800℃、較佳在高於或等於450℃且低於或等於800℃之溫度下進行。當在高於或等於350℃之溫度下進行熱處理時，氧自氧化物半導體膜釋放。相反，當在低於或等於800℃之溫度下進行熱處理時，氧可自氧化物半導體膜釋放，同時氧化物半導體膜中之晶體結構得以維持。另外，較佳在真空環境中進行熱處理，通常在壓力大於或等於1×10-7帕且小於或等於10帕之環境中，較佳大於或等於1×10-7帕且小於或等於1帕，且更佳大於或等於1×10-7帕且小於或等於1×10-1帕。
本發明之另一實施例為一種用以製造半導體裝置之方法，包括以下步驟：在一第一絕緣膜上形成氧化物半導體膜；添加稀有氣體至氧化物半導體膜；以及在含氫環境中進行熱處理，藉此形成具導電性之氧化物半導體膜。
應注意，稀有氣體為氦、氖、氬、氪、或氙。
本發明之另一實施例為一種用以製造半導體裝置之方法，包括以下步驟：在第一絕緣膜上形成氧化物半導體膜；以及藉由濺鍍方法或電漿CVD方法在氧化物半導體膜上形成第二絕緣膜，藉此形成具導電性之氧化物半導體膜。
應注意，第一絕緣膜或第二絕緣膜較佳含氫，通常包括含氫之氮化矽膜。
具導電性之氧化物半導體膜中之氫濃度較佳高於或等於8×1019原子數/立方公分。
具導電性之氧化物半導體膜之電阻係數較佳大於或等於1×10-3歐姆公分且小於1×104歐姆公分。
具導電性之氧化物半導體膜可包括晶體部，且晶體部之c-軸可平行於上面形成有氧化物半導體膜之表面的法線向量。
具導電性之氧化物半導體膜較佳包括In-Ga氧化物、In-Zn氧化物、及In-M-Zn氧化物(M係Al、Ga、Y、Zr、Sn、La、Ce或Nd)中之至少一種。
根據本發明之一實施例，可製造一種包括具導電性之氧化物半導體膜的半導體裝置。根據本發明之另一實施例，可製造一種包括具透光性質及導電性之氧化物半導體膜的半導體裝置。根據本發明之另一實施例，可以少量步驟製造一種包括電晶體及電容器的半導體裝置。根據本發明之另一實施例，可製造一種新穎半導體裝置。
根據本發明之一實施例，可製造一種具高孔徑比且包括具高電容之電容器的顯示裝置。根據本發明之另一實施例，可製造一種消耗較低功率的顯示裝置。根據本發明之另一實施例，可以少量步驟製造一種具高孔徑比及寬視角的顯示裝置。
應注意，此等效應之描述並不干擾其他效應之存在。本發明之一實施例非必然達成以上列出之所有目標。自本說明書之描述、圖式、申請專利範圍、及類似者，將顯而易見其他效應且可導出其他效應。
A-B‧‧‧點劃線
C-D‧‧‧點劃線
1‧‧‧氧位點
2‧‧‧氧位點
3‧‧‧氧位點
4‧‧‧氧位點
11‧‧‧基板
12‧‧‧導電膜
13‧‧‧導電膜
14‧‧‧閘極絕緣膜
15‧‧‧氮化物絕緣膜
16‧‧‧氧化物絕緣膜
17‧‧‧氧化物半導體膜
18‧‧‧氧化物半導體膜
19a‧‧‧氧化物半導體膜
19b‧‧‧氧化物半導體膜
19c‧‧‧氧化物半導體膜
19d‧‧‧氧化物半導體膜
19f‧‧‧氧化物半導體膜
19g‧‧‧氧化物半導體膜
20‧‧‧導電膜
21a‧‧‧導電膜
21b‧‧‧導電膜
21c‧‧‧導電膜
21d‧‧‧導電膜
21e‧‧‧導電膜
21f‧‧‧導電膜
22‧‧‧氧化物絕緣膜
23‧‧‧氧化物絕緣膜
24‧‧‧氧化物絕緣膜
25‧‧‧氧化物絕緣膜
26‧‧‧氮化物絕緣膜
27‧‧‧氮化物絕緣膜
28‧‧‧導電膜
29‧‧‧共用電極
29b‧‧‧導電膜
29c‧‧‧導電膜
29d‧‧‧導電膜
30‧‧‧無機絕緣膜
30a‧‧‧無機絕緣膜
31‧‧‧有機絕緣膜
31a‧‧‧有機樹脂膜
33‧‧‧配向膜
37a‧‧‧多層膜
37b‧‧‧多層膜
38a‧‧‧多層膜
38b‧‧‧多層膜
39a‧‧‧氧化物半導體膜
39b‧‧‧氧化物半導體膜
40‧‧‧開口
41‧‧‧開口
41a‧‧‧開口
41b‧‧‧開口
49a‧‧‧氧化物半導體膜
49b‧‧‧氧化物半導體膜
101‧‧‧像素部分
102‧‧‧電晶體
102a‧‧‧電晶體
102b‧‧‧電晶體
102c‧‧‧電晶體
102d‧‧‧電晶體
102e‧‧‧電晶體
103‧‧‧像素
103a‧‧‧像素
103b‧‧‧像素
103c‧‧‧像素
104‧‧‧掃描線驅動器電路
105‧‧‧電容器
105a‧‧‧電容器
105a‧‧‧電容器
105b‧‧‧電容器
105c‧‧‧電容器
106‧‧‧信號線驅動器電路
107‧‧‧掃描線
109‧‧‧信號線
115‧‧‧電容器線
121‧‧‧液晶元件
131‧‧‧發光元件
133‧‧‧電晶體
135‧‧‧電晶體
137‧‧‧布配線
139‧‧‧布配線
141‧‧‧布配線
151‧‧‧基板
153‧‧‧絕緣膜
153a‧‧‧絕緣膜
154‧‧‧稀有氣體
155‧‧‧氧化物半導體膜
155a‧‧‧氧化物半導體膜
155b‧‧‧氧化物半導體膜
155c‧‧‧氧化物半導體膜
157‧‧‧絕緣膜
157a‧‧‧絕緣膜
159‧‧‧導電膜
160a‧‧‧電阻器
160b‧‧‧電阻器
160c‧‧‧電阻器
160d‧‧‧電阻器
160g‧‧‧電阻器
161‧‧‧導電膜
162‧‧‧導電膜
163‧‧‧導電膜
164‧‧‧導電膜
170a‧‧‧保護電路
170b‧‧‧保護電路
171‧‧‧布配線
172‧‧‧布配線
173‧‧‧電阻器
173a‧‧‧電阻器
173b‧‧‧電阻器
173c‧‧‧電阻器
174‧‧‧電晶體
174a‧‧‧電晶體
174b‧‧‧電晶體
174c‧‧‧電晶體
174d‧‧‧電晶體
175‧‧‧布配線
176‧‧‧布配線
177‧‧‧布配線
180a‧‧‧電容器
180b‧‧‧電容器
180e‧‧‧電容器
181‧‧‧導電膜
320‧‧‧液晶層
322‧‧‧液晶元件
342‧‧‧基板
344‧‧‧阻光膜
346‧‧‧彩色膜
348‧‧‧絕緣膜
350‧‧‧導電膜
352‧‧‧配向膜
370a‧‧‧發光元件
370b‧‧‧發光元件
371‧‧‧絕緣膜
373‧‧‧EL層
375‧‧‧導電膜
1001‧‧‧主體
1002‧‧‧外殼
1003b‧‧‧顯示部分
1003a‧‧‧顯示部分
1004‧‧‧鍵盤按鈕
1021‧‧‧主體
1022‧‧‧固定部分
1023‧‧‧顯示部分
1024‧‧‧操作按鈕
1025‧‧‧外部記憶體擴充槽
1030‧‧‧外殼
1031‧‧‧外殼
1032‧‧‧顯示面板
1033‧‧‧揚聲器
1034‧‧‧麥克風
1035‧‧‧操作按鍵
1036‧‧‧指向裝置
1037‧‧‧攝影機
1038‧‧‧外部連接端子
1040‧‧‧太陽能電池
1041‧‧‧外部記憶體擴充槽
1050‧‧‧電視機
1051‧‧‧外殼
1052‧‧‧儲存媒體記錄及再現部分
1053‧‧‧顯示部分
1054‧‧‧外部連接端子
1055‧‧‧支架
1056‧‧‧外部記憶體
1101‧‧‧外殼
1110‧‧‧顯示面板
1111‧‧‧第一顯示區域
1112‧‧‧第二顯示區域
1113‧‧‧第三顯示區域
1114‧‧‧第四顯示區域
5100‧‧‧丸片
5100a‧‧‧丸片
5100b‧‧‧丸片
5101‧‧‧離子
5102‧‧‧氧化鋅層
5103‧‧‧顆粒
5105a‧‧‧丸片
5105a1‧‧‧區域
5105a2‧‧‧丸片
5105b‧‧‧丸片
5105c‧‧‧丸片
5105d‧‧‧丸片
5105d1‧‧‧區域
5105e‧‧‧丸片
5120‧‧‧基板
5130‧‧‧靶材
5161‧‧‧區域
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸摸面板
8005‧‧‧FPC
8006‧‧‧顯示面板
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷版
8011‧‧‧電池組
在附隨圖式中： 圖1A至1C為圖示本發明之半導體裝置之模式的橫截面圖；圖2A至2C為圖示用以製造本發明之半導體裝置之方法的一種模式的橫截面圖；圖3A至3C為圖示用以製造本發明之半導體裝置之方法的一種模式的橫截面圖；圖4A至4C為圖示用以製造本發明之半導體裝置之方法的一種模式的橫截面圖；圖5A至5C為圖示本發明之半導體裝置之模式的橫截面圖；圖6為圖示本發明之半導體裝置之一種模式的橫截面圖；圖7A至7C為圖示本發明之半導體裝置之模式的橫截面圖；圖8A及8B為圖示本發明之半導體裝置之模式的電路圖；圖9A及9B為分別圖示本發明之半導體裝置之一種模式的俯視圖及橫截面圖；圖10為圖示本發明之半導體裝置之一種模式的橫截面圖；圖11A及11B為圖示本發明之半導體裝置之模式的電路圖； 圖12為圖示本發明之半導體裝置之一種模式的橫截面圖；圖13展示計算模型；圖14展示添加有H2O之模型的初始及最佳化結構；圖15為展示c-IGZO晶體中之不同區的示意圖；圖16A至16D展示InO2平面與(Ga,Zn)O平面之間的區域中之氫轉移路徑，以及沿路徑的活化障壁；圖17A及17B分別展示(Ga,Zn)O區域中之氫轉移路徑，以及沿路徑的活化障壁；圖18A及18B分別展示InO2區域中之氫轉移路徑，以及沿路徑的活化障壁；圖19A及19B分別展示c-軸方向上之氫轉移路徑，以及沿路徑的活化障壁；圖20展示計算模型；圖21展示氧空位模型中之總能量的相對值；圖22展示計算模型；圖23A及23B分別展示處於初始狀態及最終狀態之模型；圖24展示活化障壁；圖25A及25B分別展示處於初始狀態及最終狀態之模型；圖26展示活化障壁； 圖27展示HO的躍遷能階；圖28展示計算模型；圖29展示反應路徑中之模型之結構；圖30展示反應路徑中之能量改變；圖31A為圖示顯示裝置之一種模式的方塊圖，且圖31B及31C為電路圖；圖32為圖示顯示裝置之一種模式的俯視圖；圖33為圖示顯示裝置之一種模式的橫截面圖；圖34A至34D為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖35A至35C為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖36A至36C為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖37A及37B為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖38為圖示顯示裝置之一種模式的橫截面圖；圖39為圖示顯示裝置之一種模式的橫截面圖；圖40為圖示顯示裝置之一種模式的橫截面圖；圖41為圖示顯示裝置之一種模式的橫截面圖；圖42A及42B為各自圖示電晶體之一種模式的橫截面圖； 圖43為圖示電晶體之一種模式的俯視圖；圖44為圖示電晶體之一種模式的橫截面圖；圖45A至45C為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖46A至46C為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖47為圖示顯示裝置之一種模式的橫截面圖；圖48為圖示顯示裝置之一種模式的橫截面圖；圖49A至49C為圖示用以製造顯示裝置之方法之一種模式的橫截面圖；圖50A及50B為各自圖示顯示裝置之一種模式的橫截面圖；圖51為圖示顯示裝置之一種模式的橫截面圖；圖52為圖示顯示裝置之一種模式的橫截面圖；圖53圖示顯示模組；圖54A至54E為一實施例之電子裝置的外部視圖；圖55中展示樣本之氫濃度及電阻係數；圖56中展示樣本之透射率；圖57展示樣本之CPM量測結果；圖58展示樣本之HX-PES分析結果；圖59展示樣本之SIMS量測結果； 圖60展示在未經受熱處理之樣本中在約g=2處觀測到之ESR信號；圖61展示在氮環境中經受熱處理之樣本中在約g=1.9處觀測到之ESR信號；圖62展示厚度變化之IGZO膜在g=1.93處觀測到之ESR信號；圖63展示在g=1.93處觀測到之ESR信號的強度以及IGZO膜之線寬；圖64展示樣本之電阻係數及ESR自旋密度；圖65展示樣本之ESR自旋密度與氫濃度之間的關係；圖66展示樣本之氫濃度及導電性；圖67展示樣本之ESR自旋密度與1/ρ之間的關係；圖68展示樣本之TDS分析的結果；圖69展示樣本之HX-PES分析的結果；圖70展示電阻係數之溫度相依性；圖71為液晶顯示裝置上顯示的影像；圖72A至72C為CAAC-OS之橫截面的Cs-校正型高解析度TEM影像，且圖72D為CAAC-OS之橫截面示意圖；圖73A至73D為CAAC-OS之平面的Cs-校正型高解析度TEM影像； 圖74A至74C展示CAAC-OS及單晶氧化物半導體藉由XRD的結構分析；圖75A及75B展示CAAC-OS之電子繞射圖案；圖76展示In-Ga-Zn氧化物中之晶體部歸因於電子輻照的改變；圖77A及77B為圖示CAAC-OS及nc-OS之沉積模型的示意圖；圖78A至78C展示InGaZn04晶體及丸片；以及圖79A至79D為圖示CAAC-OS之沉積模型的示意圖。
下文參閱圖式來描述實施例。應注意，實施例可藉由各種模式實施，且所屬技術領域中具備通常知識者將易於瞭解，模式及詳情可以各種方式改變而不會脫離本發明之精神及範疇。因此，本發明不應解釋為受限於實施例之以下描述。
在圖式中，在一些情況下，出於清晰之目的，尺寸、層厚度、或區域有所放大。因此，本發明之實施例並不限於此類標度。應注意，圖式為展示理想實例之示意圖，且本發明之實施例並不限於圖式中所展示之形狀或值。
在本說明書中，使用諸如「第一」、「第二」及「第三」之序數來避免諸組件之間的混淆，因此並不在數值上限制組件。
在本說明書中，出於便利之目的，使用諸如「上」及「下」之用以解釋布布置之術語來參閱圖式來描述組件之間的位置關 係。視情況而定，組件之間的位置關係可根據藉以描述每一組件之方向而改變。因此，位置關係並不限於藉由本說明書中使用之術語所描述之位置關係，且視情況而定，可視情形藉由另一術語解釋。
在本說明書及類似者中，電晶體為具有如下至少三個端子之元件：閘極、汲極、及源極。電晶體具有汲極(汲極端子、汲極區域、或汲電極層)與源極(源極端子、源極區域、或源電極層)之間的通道區域，且電流可流經汲極、通道區域、以及源極。應注意，在本說明書及類似者中，通道區域意指電流主要流經之區域。
當使用相反極性之電晶體時，或當電路操作期間電流流動之方向改變時，源極及汲極之功能有時可相互替代。因此，在本說明書及類似者中，術語「源極」及「汲極」可相互替代。
因此，在本說明書及類似者中，術語「電連接」包括組件經由具有任何電功能之物件連接的情況。對於具有任何電功能之物件而言，並無任何特定限制，只要電信號可在經由物件連接之組件之間發射及接收。具有任何電功能之物件之實例包括開關元件，諸如電晶體、電阻器、電感器、電容器、及具有多種功能之元件，以及電極及布配線。
在本說明書中，術語「平行」指示兩根直線之間所形成之角度大於或等於-10°且小於或等於10°，因此亦包括角度大於或等於-5°且小於或等於5°的情況。另外，術語-實質上平行」指示兩根直線之間所形成之角度大於或等於-30°且小於或等於30°。另外，術語「垂直」指示兩根直線之間所形成之角度大於或等於80°且小於或等於 100°，因此亦包括角度大於或等於85°且小於或等於95°的情況。另外，術語「實質上垂直」指示兩根直線之間所形成之角度大於或等於60°且小於或等於120°。
在本說明書中，六方晶系包括三方及菱形晶系。
(實施例1)
在本實施例中，將參閱圖1A至1C、圖2A至2C、圖3A至3C、圖4A至4C、圖5A至5C及圖6來描述本發明之一實施例之半導體裝置。本實施例中描述具導電性之氧化物半導體膜及與具導電性之氧化物半導體膜接觸之導電膜的結構及製造方法。此處應注意，具導電性之氧化物半導體膜用作電極或布配線。
圖1A至1C為包括於半導體裝置中之具導電性之氧化物半導體膜的橫截面圖。
在圖1A中，在基板151上形成絕緣膜153，且在絕緣膜153上形成具導電性之氧化物半導體膜155b。
如圖1B中所圖示，可在絕緣膜153及具導電性之氧化物半導體膜155b上形成絕緣膜157。
如圖1C中所圖示，可在絕緣膜157a上形成具導電性之氧化物半導體膜155b。在彼種情況下，可在具導電性之氧化物半導體膜155b上形成絕緣膜153a。
通常，使用諸如In-Ga氧化物膜、In-Zn氧化物膜、或In-M-Zn氧化物膜(M係Al、Ga、Y、Zr、Sn、La、Ce、或Nd)之金屬氧化物膜來形成具導電性之氧化物半導體膜155b。
應注意，在具導電性之氧化物半導體膜155b為In-M-Zn氧化物膜的情況下，當In與M之總和假定為以原子計100%時，In與M之比例較佳如下：In之比例大於以原子計25%，且M之比例小於以原子計75%，且更佳地，In之比例大於以原子計34%，且M之比例小於以原子計66%。
具導電性之氧化物半導體膜155b之能量間隙為2電子伏特或更大，較佳為2.5電子伏特或更大，且更佳為3電子伏特或更大。
具導電性之氧化物半導體膜155b之厚度為大於或等於3nm且小於或等於200nm，較佳為大於或等於3nm且小於或等於100nm，且更佳為大於或等於3nm且小於或等於50nm。
在具導電性之氧化物半導體膜155b為In-M-Zn氧化物膜(M代表Al、Ga、Y、Zr、Sn、La、Ce、或Nd)的情況下，用於形成In-M-Zn氧化物膜之濺鍍靶材之金屬元素之原子比較佳滿足In>M以及Zn>M。此類濺鍍靶材之金屬元素之原子比較佳包括In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、及In：M：Zn=3：1：2。應注意，具導電性之氧化物半導體膜155b中金屬元素之原子比之變化的誤差範圍為濺鍍靶材之金屬元素之以上原子比的±40%以內。
舉例而言，具導電性之氧化物半導體膜155b可具有非單晶結構。舉例而言，非單晶結構包括稍後描述之c-軸配向型晶體氧化物半導體(CAAC-OS)、多晶結構、稍後描述之微晶結構、或非晶結構。在非單晶結構中，非晶結構具有最高密度之缺陷等級，而CAAC-OS具有最低密度之缺陷等級。
應注意，具導電性之氧化物半導體膜155b可包括以下各者中之兩者或兩者以上之混合膜：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域、及具有單晶結構之區域。在一些情況下，混合膜具有包括(例如)以下各者中之兩者或兩者以上之單層結構：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域、及具有單晶結構之區域。此外，混合膜有時具有由以下各者中之兩者或兩者以上組成之疊層結構：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域、及具有單晶結構之區域。
絕緣膜157以及絕緣膜157a較佳使用含氫膜來形成，典型者為含氫氮化矽膜。當與氧化物半導體膜接觸之絕緣膜157以及絕緣膜157a含氫時，氫被供應至氧化物半導體膜，藉此可形成具導電性之氧化物半導體膜155b。
具導電性之氧化物半導體膜155b包括雜質。具導電性之氧化物半導體膜155b中所含有之雜質之實例為氫。硼、磷、氮、錫、銻、稀有氣體元素、鹼金屬、鹼土金屬、或類似者可替代氫而作為雜質含有。
具導電性之氧化物半導體膜155b中之氫濃度高於或等於8×1019原子數/立方公分，較佳高於或等於1×1020原子數/立方公分，且更佳高於或等於5×1020原子數/立方公分。
具導電性之氧化物半導體膜155b包括缺陷及雜質，因此具有導電性。具導電性之氧化物半導體膜155b之電阻係數較佳大於或等於1×10-3歐姆‧公分且小於1×104歐姆‧公分，更佳為大於或等於1×10-3歐姆‧公分且小於1×10-1歐姆‧公分。
具導電性之氧化物半導體膜155b之導電性通常大於或等於1×10-2西門子/米且小於或等於1×105西門子/米，或者可大於或等於1×103西門子/米且小於或等於1×105西門子/米。
具導電性之氧化物半導體膜155b包括缺陷及雜質。具導電性之氧化物半導體膜155b中之缺陷通常由真空環境中之熱處理所導致之氫釋放形成。或者，缺陷由稀有氣體之添加形成。又或者，缺陷在沉積製程期間暴露絕緣膜153a或157至電漿時形成。
當氫進入氧化物半導體中之氧空位時，導電帶附近形成施子能階。因此，氧化物半導體變為導電，因此其導電性增強。變為導體之氧化物半導體可稱為氧化物導體。氧化物半導體具有較大能量間隙，因此其通常具有透光性質。氧化物半導體變為導電，同時維持其較大能量間隙，因此，氧化物導體具有透光性質。
基板151可為各種基板，且並不限於特定類型之基板。基板之實例包括半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不銹鋼基板、包括不銹 鋼箔之基板、鎢基板、包括鎢箔之基板、可撓基板、附接膜、包括纖維材料之紙類、及基材膜。玻璃基板之實例包括鋇硼矽酸鹽玻璃基板、鋁矽酸鹽玻璃基板、及鹼石灰玻璃基板。可撓基板、附接膜、基材膜、或類似者之實例如下：典型者為聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)及聚醚碸(PES)之塑膠、諸如丙烯酸之合成樹脂、聚丙烯、聚酯、聚氟乙烯、聚氯乙烯、聚酯、聚醯胺、聚醯亞胺、醯胺、環氧、無機氣相沉積膜及紙類。特定而言，當使用半導體基板、單晶基板、SOI基板、或類似者來形成電晶體時，所形成之電晶體有可能在特徵、尺寸、形狀、或類似者上具有較少變化，可能具有高的電流供應能力，且可能具有小尺寸。藉由使用此類電晶體來形成電路，電路之功率消耗可有所降低，或者電路可得以高度整合。
或者，可撓基板可用作基板151，且電晶體可直接提供於可撓基板上。又或者，分隔層可提供於基板151與電晶體之間。當形成於分隔層上之半導體裝置之部分或整體與基板151分隔且轉移至另一基板時，可使用分隔層。在此類情況下，電晶體可轉移至具有低熱阻之基板或亦可轉移至可撓基板。對於以上分隔層而言，舉例而言，可使用包括在基板上形成之無機膜(鎢膜及氧化矽膜)或者聚醯亞胺有機膜或類似者之堆疊。
除了可在上面形成電晶體之上述基板，電晶體所轉移至之基板之實例包括紙類基板、玻璃紙基板、醯胺膜基板、聚醯亞胺膜基板、石材基板、木質基板、織品基板(包括自然纖維(例如，絲、棉花、或麻)、合成纖維(奈倫、聚胺甲酸酯、或聚酯)、再生纖維 (例如，醋酸鹽、庫普拉(cupra)、人造絲、或再生聚酯)、或類似者)、皮革基板、及橡膠基板。藉由使用此類基板，具有極佳性質之電晶體或具有低功率消耗之電晶體可得以形成，具有高耐用性及高熱阻之裝置可得以提供，或重量或厚度之減小可得以達成。
絕緣膜153及153a可使用氧化物絕緣膜來形成為具有單層結構或分層結構，其中氧化物絕緣膜包括，例如，氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鎵、及基於Ga-Zn之金屬氧化物。應注意，在本說明書中，氧氮化矽膜意指膜中含有之氧多於氮，且氮氧化矽膜意指膜中含有之氮多於氧。
絕緣膜157及157a可使用含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、或類似者之氮化物絕緣膜來形成。
<具導電性之氧化物半導體膜155b之製造方法1>
首先，將參閱圖2A至2C來描述用以製造圖1A中所圖示之具導電性之氧化物半導體膜155b之方法。
首先，製備基板151。此處，將玻璃基板用作基板151。
如圖2A中所圖示，在基板151上形成絕緣膜153，且在絕緣膜153上形成氧化物半導體膜155。隨後，添加諸如氦、氖、氬、氪、或氙之稀有氣體154至氧化物半導體膜155。
可藉由濺鍍方法、CVD方法、真空蒸鍍方法、脈衝雷射沉積(PLD)方法、熱CVD方法、或類似者來形成絕緣膜153。
下文將描述用以形成氧化物半導體膜155之方法。
藉由濺鍍方法、塗層法、脈衝雷射沉積方法、雷射剝蝕方法、熱CVD方法、或類似者來形成氧化物半導體膜。隨後，在藉由光刻製程在氧化物半導體膜上形成遮罩之後，使用遮罩來蝕刻氧化物半導體膜。因此，可形成氧化物半導體膜155。
視情況而定，稀有氣體(典型者為氬)、氧、或稀有氣體與氧之混合氣體可用作濺鍍氣體。在使用稀有氣體與氧之混合氣體之情況下，氧與稀有氣體之比例較佳有所增大。
此外，可根據將形成之氧化物半導體膜之組成來適當選擇靶材。
舉例而言，在藉由濺鍍方法形成氧化物半導體膜之情況下，基板溫度設為高於或等於150℃且低於或等於750℃，較佳高於或等於150℃且低於或等於450℃，且更佳高於或等於200℃且低於或等於350℃，藉此氧化物半導體膜可為CAAC-OS膜。
對於沉積CAAC-OS膜而言，較佳使用以下條件。
藉由在沉積期間抑制雜質進入CAAC-OS膜，晶體狀態可防止被雜質破壞。舉例而言，沉積腔室中存在之雜質(例如，氧、水、二氧化氮，或氮)的濃度可有所降低。此外，沉積氣體中雜質的濃度可有所降低。特定而言，使用露點為-80℃或更低，較佳為-100℃或更低的沉積氣體。
在使用沉積設備(採用原子層沉積(ALD))形成氧化物半導體膜(例如，In-Ga-Zn-O膜)之情況下，依序引入In(CH3)3氣 體及O3氣體兩次或更多次以形成In-O層，同時引入Ga(CH3)3氣體及O3氣體以形成GaO層，隨後同時引入Zn(CH3)2氣體及O3氣體以形成ZnO層。應注意，此等層之次序並不限於此實例。可藉由混合此等氣體來形成混合化合物層，諸如In-Ga-O層、In-Zn-O層、或Ga-Zn-O層。儘管可替代O3氣體而使用藉由起泡諸如Ar之惰性氣體獲得之H2O氣體，較佳使用不含H之O3。可替代In(CH3)3氣體而使用In(C2H5)3氣體。可替代Ga(CH3)3氣體而使用Ga(C2H5)3氣體。此外，可使用Zn(CH3)2氣體。
此後，可藉由熱處理自氧化物半導體膜155釋放氧、水、及類似者，以便降低氧化物半導體膜155中之氫濃度及水濃度。熱處理亦使得氧自氧化物半導體膜155釋放，從而可形成缺陷，藉此減少稍後形成之氧化物半導體膜155中氫濃度之變化。熱處理通常在高於或等於250℃且低於或等於650℃之溫度下進行，較佳高於或等於300℃且低於或等於500℃。當通常在高於或等於300℃且低於或等於400℃、較佳高於或等於320℃且低於或等於370℃之溫度下進行熱處理時，大尺寸基板之翹曲或收縮可有所減少，以便改進良率。
電爐、RTA設備、或類似者可用於熱處理。藉由使用RTA設備，若加熱時間短，則可在高於或等於基板應變點之溫度下進行熱處理。此舉導致熱處理時間縮短，且減少熱處理期間基板之翹曲，此對於大尺寸基板特別有利。
熱處理可在氮、氧、超乾空氣(空氣中水含量為20ppm(百萬分率)或更小，較佳1ppm或更小，且更佳10ppb(十億 分率)或更小)，或者稀有氣體(氬、氦、或類似者)之環境中進行。氮、氧、超乾空氣，或者稀有氣體之環境較佳不含氫、水、及類似者。
視情況而定，氦、氖、氬、氪、氙、或類似者可用作稀有氣體154。藉由摻雜方法、離子布布植方法、或類似者，添加稀有氣體154至氧化物半導體膜155。或者，可暴露氧化物半導體膜155至含稀有氣體154之電漿，以便添加稀有氣體154至氧化物半導體膜155。
因此，如圖2B中所圖示，可形成包括缺陷之氧化物半導體膜155a。
接著，在含雜質之環境中加熱包括缺陷之氧化物半導體膜155a。含雜質之環境之實例為含氫、氮、水蒸汽、及類似者中之至少一種的環境。
或者，暴露氧化物半導體膜155a包括缺陷之表面至含硼、磷、鹼金屬、或鹼土金屬之溶液，隨後進行熱處理。
較佳在雜質得以供應至氧化物半導體膜之條件下進行熱處理，且通常在高於或等於250℃且低於或等於350℃之溫度下進行熱處理。當在低於或等於350℃之溫度下進行熱處理時，雜質可得以供應至氧化物半導體膜，同時自氧化物半導體膜之雜質釋放得以最小化。應注意，在壓力大於或等於0.1帕之環境中進行熱處理，較佳大於或等於0.1帕且小於或等於101325帕，且更佳大於或等於1帕且小於或等於133帕。
因此，如圖2C中所圖示，可形成具導電性之氧化物半導體膜155b。具導電性之氧化物半導體膜155b包括缺陷及雜質，因此，由於缺陷及雜質之效應，具導電性之氧化物半導體膜155b具有高於氧化物半導體膜155之導電性。作為缺陷及雜質之效應之實例，氫進入氧空位，以便產生電子用作載子。作為另一實例，氫之部分結合至已結合至金屬原子之氧，以便產生電子用作載子。此等效應增大氧化物半導體膜之導電性。因此，具導電性之氧化物半導體膜155b用作電極或布配線。此外，具導電性之氧化物半導體膜155b發光，以使得可獲得發光電極或布配線。
經由以上步驟，可形成具導電性之氧化物半導體膜。
<具導電性之氧化物半導體膜155b之製造方法2>
將參閱圖3A至3C來描述用以製造具導電性之氧化物半導體膜155b之方法，該方法不同於圖2A至2C中所圖示之方法。
如圖3A中所圖示，在基板151上形成絕緣膜153，且在絕緣膜153上形成氧化物半導體膜155。隨後，在真空環境中進行熱處理。當在真空環境中進行熱處理時，氧得以自氧化物半導體膜155釋放，因此，如圖3B中所圖示，可形成包括缺陷之氧化物半導體膜155a。應注意，氧空位為圖3B中所圖示之氧化物半導體膜155a中所含有之缺陷的典型實例。
較佳在氧得以自氧化物半導體膜釋放之條件下進行熱處理，且通常在高於或等於350℃且低於或等於800℃之溫度下進行熱 處理，較佳高於或等於450℃且低於或等於800℃。當在高於或等於350℃之溫度下進行熱處理時，氧得以自氧化物半導體膜釋放。相反，當在低於或等於800℃之溫度下進行熱處理時，氧可得以自氧化物半導體膜釋放，同時氧化物半導體膜之晶體結構得以維持。另外，較佳在真空環境中進行熱處理，通常在壓力大於或等於1×10-7帕且小於或等於10帕之環境中，較佳大於或等於1×10-7帕且小於或等於1帕，且更佳大於或等於1×10-7帕且小於或等於1×10-1帕。
隨後，藉由類似於圖2B之方法，在含雜質之環境中加熱包括缺陷之氧化物半導體膜155a。含雜質之環境之實例為含氫、氮、水蒸汽、及類似者中之至少一種的環境。
或者，暴露氧化物半導體膜155a包括缺陷之表面至含有硼、磷、鹼金屬、或鹼土金屬之溶液，隨後進行熱處理。
因此，如圖3C中所圖示，可形成具導電性之氧化物半導體膜155b。
<具導電性之氧化物半導體膜155b之製造方法3>
將參閱圖4A至4C來描述用以製造具導電性之氧化物半導體膜155b之方法，該方法不同於圖2A至2C以及圖3A至3C中所圖示之方法。
如圖4A中所圖示，在基板151上形成絕緣膜153，且在絕緣膜153上形成氧化物半導體膜155。
隨後，如圖4B中所圖示，在絕緣膜153及氧化物半導體膜155上形成含氫之絕緣膜157。藉由濺鍍方法、電漿CVD方法、或類似者來形成絕緣膜157。可在形成絕緣膜157的同時對絕緣膜157進行加熱。或者，可在形成絕緣膜157之後進行熱處理。
當藉由濺鍍方法、電漿CVD方法、或類似者來形成絕緣膜157時，氧化物半導體膜155被損壞，且其中形成了缺陷。另外，絕緣膜157中所含有之氫被轉移至氧化物半導體膜155。因此，如圖4C中所圖示，可形成包括缺陷之氧化物半導體膜155b。由於缺陷及雜質之效應，具導電性之氧化物半導體膜155b具有高於氧化物半導體膜155之導電性，因為用作電極或布配線。
<修改實例1>
本實施例中所展示之具導電性之氧化物半導體膜155b的電阻係數比使用金屬膜形成之導電膜的電阻係數高。因此，具導電性之氧化物半導體膜155b較佳與將金屬膜用作引線布配線形成之導電膜接觸。將參閱圖5A至5C來描述此類結構。
圖5A為具導電性之氧化物半導體膜及與氧化物半導體膜接觸之導電膜的橫截面圖。
在圖5A中，在基板151上形成絕緣膜153，且在絕緣膜153上形成具導電性之氧化物半導體膜155b。在具導電性之氧化物半導體膜155b上形成導電膜159。
如圖5B中所圖示，可在絕緣膜153、具導電性之氧化物半導體膜155b、及導電膜159上形成絕緣膜157。
如圖5C中所圖示，可在絕緣膜157a上形成具導電性之氧化物半導體膜155b。在彼種情況下，可在具導電性之氧化物半導體膜155b以及導電膜159上形成絕緣膜153a。
導電膜159形成為包括諸如以下各者之金屬中之任何者的單層結構或疊層結構：鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、鐵、鈷、銀、鉭、及鎢，以及含有此等金屬中之任何者作為主要成分的合金。結構之實例包括含矽之鋁膜之單層結構、含鎂之銅膜之單層結構、鋁膜堆疊於鈦膜上之雙層結構、鋁膜堆疊於鎢膜上之雙層結構、銅膜堆疊於銅-鎂-鋁合金膜上之雙層結構、銅膜堆疊於鈦膜上之雙層結構、銅膜堆疊於鎢膜上之雙層結構、銅膜堆疊於含鎂銅膜上之雙層結構、鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜依此次序堆疊之三層結構、鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜依此次序堆疊之三層結構，以及含鎂銅膜、銅膜及含鎂銅膜依此次序堆疊之三層結構。應注意，可使用含氧化銦、氧化錫、或氧化鋅之透明導電材料。
<修改實例2>
此處，將參閱圖6來描述具導電性之氧化物半導體膜及導電膜的修改實例。
如圖6中所展示，可在絕緣膜153與具導電性之氧化物半導體膜155b之間提供導電膜159。
應注意，導電膜159可具有本實施例之修改實例1中所展示之導電膜159之結構中的任何者。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例2)
在本實施例中，將參閱圖7A至7C、圖8A及8B、圖9A及9B、以及圖10來描述包括實施例1中所展示之導電性氧化物半導體膜的電阻器。
圖7A至7C為包括在半導體裝置中之電阻器的橫截面圖。
圖7A中所圖示之電阻器160a包括具導電性之氧化物半導體膜155b，以及與具導電性之氧化物半導體膜155b接觸之一對導電膜161及162。具導電性之氧化物半導體膜155b以及該對導電膜161及162提供在形成於基板151上的絕緣膜153上。
該對導電膜161及162可為單層或者兩個或兩個以上堆疊層。可使用類似於實施例1中所展示之導電膜159之結構、材料、及方法來形成該對導電膜161及162。
如圖7B中所圖示之電阻器160b中，可在絕緣膜153、具導電性之氧化物半導體膜155b、以及該對導電膜161及162上形成含氫之絕緣膜157。
如圖7C中所圖示之電阻器160c中，可在含氫之絕緣膜157a上形成具導電性之氧化物半導體膜155b以及該對導電膜161及162。在彼種情況下，可在具導電性之氧化物半導體膜155b以及該對導電膜161及162上形成絕緣膜153a。
具導電性之氧化物半導體膜155b的電阻係數高於該對導電膜161及162的電阻係數。因此，當具導電性之氧化物半導體膜155b提供於該對導電膜161及162之間時，用作電阻器之功能得以達成。
具導電性之氧化物半導體膜155b包括缺陷及雜質。缺陷及雜質之效應增大具導電性之氧化物半導體膜155b之導電性。另外，具導電性之氧化物半導體膜155b發光。因此，發光電阻器得以獲得。
<保護電路之電路圖>
此處，將參閱圖8A及8B來描述使用本實施例中所展示之電阻器的保護電路。儘管顯示裝置用作以下描述中之半導體裝置，保護電路亦可在其他半導體裝置中加以採用。
圖8A圖示半導體裝置中所包括之保護電路170a的具體實例。
圖8A中所圖示之保護電路170a包括布配線171與布配線172之間的電阻器173以及二極體連接型電晶體174。
電阻器173串聯連接至電晶體174，藉此控制流經電晶體174之電流的值，或用作電晶體174本身之保護電阻器。
舉例而言，布配線171為掃描線、資料線、或自端子部分引線至驅動器電路部分的布配線，該等線包括於顯示裝置中。舉例而言，布配線172為供應有功率源線之電位(VDD、VSS、或GND)以用以供應功率至閘極驅動器或源極驅動器的布配線。或者，布配線172為供應有共用電位(共用線)的布配線。
舉例而言，布配線172較佳連接至功率源線以用以供應功率，特定而言供應低電位功率至掃描線驅動器電路。這係因為，閘極信號線在大多數週期具有低電位，因此，當布配線172亦具有低電位時，在正常操作期間自閘極信號線洩漏至布配線172之電流可有所減少。
儘管在圖8A中電阻器173串聯連接至二極體連接型電晶體，本發明之一實施例並不限於此實例，且電阻器173可並聯連接至二極體連接型電晶體。
圖8B圖示包括複數個電晶體及複數個電阻器之保護電路。
圖8B中所圖示之保護電路170b包括電晶體174a、174b、174c、及174d，以及電阻器173a、173b、及173c。保護電路170b提供於布配線175、176、及177之間，該等布配線連接至包括 在顯示裝置中之掃描線驅動器電路、信號線驅動器電路、及像素部分中之至少一者。電晶體174a之用作源電極的第一端子連接至電晶體174a之用作閘電極的第二端子，且電晶體174a之用作汲電極的第三端子連接至布配線177。電晶體174b之用作源電極的第一端子連接至電晶體174b之用作閘電極的第二端子，且電晶體174b之用作汲電極的第三端子連接至電晶體174a之第一端子。電晶體174c之用作源電極的第一端子連接至電晶體174c之用作閘電極的第二端子，且電晶體174c之用作汲電極的第三端子連接至電晶體174b之第一端子。電晶體174d之用作源電極的第一端子，以及電晶體174d之用作閘電極的第二端子連接至布配線177及175。電晶體174d之用作汲電極的第三端子連接至電晶體174c之第一端子。布配線177配備電阻器173a及173c。電阻器173b提供於布配線176、電晶體174b之第一端子與電晶體174c之第三端子之間。
舉例而言，布配線175可用作供應有低功率源電位VSS的功率源線。舉例而言，布配線176可用作共用線。舉例而言，布配線177可用作供應有高功率源電位VDD的功率源線。
本實施例之電阻器可用作圖8A及8B中所圖示之電阻器。可藉由調整形狀來改變電阻器之電阻值，特定而言，藉由調整包括在電阻器中之具導電性之氧化物半導體膜的長度或寬度。圖9A及9B圖示電阻器160d之實例。圖9A為電阻器160d的俯視圖，且圖9B為沿圖9A中之點劃線A-B的橫截面圖。在圖9A及9B中所圖示 之電阻器160d中，具導電性之氧化物半導體膜155c具有鋸齒形頂表面，因此電阻器之電阻值可得以控制。
如以上所描述，保護電路170b包括複數個二極體連接型電晶體及複數個電阻器。換言之，在保護電路170b中，二極體連接型電晶體與電阻器可並聯組合。
藉由保護電路，半導體裝置可針對歸因於靜電放電(ESD)之過電流具有增大之電阻。因此，具有改進之可靠性的半導體裝置可得以提供。
因為電阻器用於保護電路中，且視情況而定，電阻器之電阻值可改變，用於保護電路中之二極體連接型電晶體或類似者亦可受到保護。
本實施例中所展示之結構可與其他實施例中所展示之結構中之任何者以適當組合使用。
<修改實例1>
此處，將參閱圖10來描述電阻器之修改實例。
圖10中所圖示之電阻器160g包括絕緣膜153與具導電性之氧化物半導體膜155b之間的一對導電膜163及164。
可使用類似於實施例1中所展示之導電膜159的結構及材料來形成該對導電膜163及164。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例3)
在本實施例中，將參閱圖11A及11B以及圖12來描述包括實施例1中所展示之導電性氧化物半導體膜的電容器。
圖11A及11B為包括在半導體裝置中之電容器的橫截面圖。
圖11A中所圖示之電容器180a包括具導電性之氧化物半導體膜155b、與具導電性之氧化物半導體膜155b接觸之絕緣膜157、及與氧化物半導體膜155b重疊、其間置放有絕緣膜157之導電膜181。另外，用作引線布配線之導電膜可形成為與具導電性之氧化物半導體膜155b或導電膜181接觸。此處，導電膜159提供為與具導電性之氧化物半導體膜155b接觸。應注意，具導電性之氧化物半導體膜155b、絕緣膜157、及導電膜159提供在形成於基板151上之絕緣膜153上。
可使用類似於實施例1中所展示之導電膜159的結構、材料、及方法來形成導電膜159。
如圖11B中所圖示之電容器180b中，可在絕緣膜157a上形成具導電性之氧化物半導體膜155b以及導電膜159。在彼種情況下，絕緣膜153a可提供於具導電性之氧化物半導體膜155b與導電膜181之間。
導電膜181形成為包括諸如以下各者之金屬中之任何者的單層結構或疊層結構：鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、鐵、 鈷、銀、鉭、及鎢，以及含有此等金屬中之任何者作為主要成分的合金。結構之實例包括含矽之鋁膜之單層結構、含鎂之銅膜之單層結構、鋁膜堆疊於鈦膜上之雙層結構、鋁膜堆疊於鎢膜上之雙層結構、銅膜堆疊於銅-鎂-鋁合金膜上之雙層結構、銅膜堆疊於鈦膜上之雙層結構、銅膜堆疊於鎢膜上之雙層結構、銅膜堆疊於含鎂銅膜上之雙層結構、鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜依此次序堆疊之三層結構、鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜依此次序堆疊之三層結構，以及含鎂銅膜、銅膜及含鎂銅膜依此次序堆疊之三層結構。
可使用類似於導電膜159的結構及材料來形成導電膜181。
發光導電膜可用作導電膜181。可使用包括氧化鎢的氧化銦、包括氧化鎢的氧化銦鋅、包括氧化鈦的氧化銦、包括氧化鈦的氧化銦錫、氧化銦錫(ITO)、氧化銦鋅、添加有氧化矽的氧化銦錫來形成導電膜。
具導電性之氧化物半導體膜155b包括缺陷及雜質。缺陷及雜質之效應增大具導電性之氧化物半導體膜155b之導電性。另外，具導電性之氧化物半導體膜155b發光。藉由將發光導電膜用作導電膜181，發光電容器得以獲得。
<修改實例2>
圖12中所圖示之電容器180e包括絕緣膜153與具導電性之氧化物半導體膜155b之間的導電膜159。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例4)
本實施例描述當水(下文稱為H2O)進入氧化物半導體膜(下文稱為IGZO)以及H2O分解為H及OH時所獲得之H及OH的行為。
<1.IGZO中之H2O>
首先，為了量測H2O及IGZO之效應，計算其中H2O添加至IGZO之模型。具體計算如下。
置放H2O分子至InGaZnO4晶體模型(112個原子)，且進行結構最佳化計算。圖13展示計算模型，其中1、2及3代表H2O之初始位置。
表1展示計算條件。圖14展示添加有H2O之模型的最佳化結構。
在另一模型中，H2O分解為H及OH。此指示H2O分子難以穩定存在於IGZO中，且分解為H及OH。
接著，將描述IGZO中之H及OH。
<2.IGZO中之H>
<2-(1).H之擴散>
此處，沿氫轉移路徑，自活化障壁量測氫在IGZO晶體中之行動性。應注意，假定氫之兩種移動：氧原子之間的跳躍；以及在一個氧原子上之移動。
圖15為展示單晶體IGZO(c-IGZO)中之不同區的示意圖，對每一區中氫之擴散路徑進行分析。對InO2區域、(Ga,Zn)O區域以及InO2-(Ga,Zn)O區域(a-b平面方向)中之每一者之路徑，以及穿過每一區域(c-軸方向)之路徑進行量測。
使用維也納(Vienna)從頭計算模擬套裝軟體(VASP)，藉由第一原理電子狀態及分子動態模擬計算活化障壁。亦採用用以發現化學反應路徑的微動彈性帶(NEB)方法。NEB方法為用以判定給定初始與最終狀態之間的最小能量路徑的技術。
«InO2平面與(Ga,Zn)O平面之間的中間區域»
圖16A至16D展示InO2平面與(Ga,Zn)O平面之間的區域中之氫轉移路徑，以及沿路徑的活化障壁。應注意，路徑中大多數穩定結構的能量視為能量原點。圖16A及16C分別展示稱為路徑A及路徑B之氫轉移路徑。應注意，圖16A至16D中之數字代表氫之轉移次序。在路徑A中，氫自3直接轉移至4，而在路徑B中，氫自3經由5轉移至4。
圖16B展示沿氫自1轉移至4之路徑A，活化障壁的計算結果，且圖16D展示沿氫自1經由5轉移至4之路徑B，活化障壁的計算結果。
圖16D中所展示之活化障壁低於圖16B中所展示之活化障壁。因此，當氫自3轉移至4時，較佳取用具有較低活化障壁之路徑B。換言之，當氫在InO2平面與(Ga,Zn)O平面之間的區域中轉移時，將取用具有較低活化障壁之路徑B。
«(Ga,Zn)O區域»
接著，圖17A及17B展示(Ga,Zn)O區域中之氫轉移路徑，以及沿路徑的活化障壁。應注意，路徑中大多數穩定結構的能量視為能量原點。圖17A展示(Ga,Zn)O區域中之氫轉移路徑。圖17A中之數字代表氫之轉移次序。圖17B展示沿圖17A中氫自1轉移至4之路徑，活化障壁的計算結果。
圖17B展示(Ga,Zn)O區域中之氫路徑具有近似0.16電子伏特之低活化障壁。僅給定障壁之高度，相比InO2平面與(Ga,Zn)O平面之間的區域，氫將更有可能在(Ga,Zn)O區域中轉移。
«InO2區域»
接著，圖18A及18B展示InO2區域中之氫轉移路徑，以及沿路徑的活化障壁。應注意，路徑中大多數穩定結構的能量視為能量原點。圖18A展示InO2區域中之氫轉移路徑。圖18A中之數字代表氫之轉移次序。圖18B展示沿氫自1轉移至4之路徑，活化障壁的計算結果。
圖18A及18B展示InO2區域中之活化障壁遠遠高於其他區域中之活化障壁。因此，相比其他區域，氫將不可能在InO2區域中轉移。
圖19A及19B展示c-軸方向上之氫轉移路徑，以及沿路徑的活化障壁。應注意，路徑中大多數穩定結構的能量視為能量原點。圖19A展示c-軸方向上之氫轉移路徑。圖19A中之數字代表氫之轉移次序。圖19B展示沿氫自1轉移至8之路徑，活化障壁的計算結果。
圖19A及19B展示活化障壁存在於進出(Ga,Zn)O區域之途中。此可能係因為氫轉移路徑阻斷M(金屬)-O鍵。當氫在InO2區域中轉移時，亦發現存在高活化障壁。因此，氫將不可能在c-軸方向上連續轉移。應注意，高活化障壁可能會導致In離子的大半徑。
依據藉由計算及以下公式1獲得之活化障壁，計算得到反應頻率(Γ)。
公式中，E a 代表沿路徑之最大活化障壁；k B 為波茲曼(Boltzmann)常數；T為絕對溫度；以及v為頻率因數。
最後，表2展示依據每一路徑之最大障壁高度估計之移動頻率。
在27℃及450℃之溫度下，InO2平面與(Ga,Zn)O平面之間的區域中的移動頻率最高。相反，InO2區域(c-軸方向)中的移動頻率有可能由於高活化障壁而較低。此指示在完整晶體系統中，氫優 先沿a-b平面擴散。然而，在450℃之熱處理中，發現氫在IGZO膜中充分擴散。
<2-(2).易於形成氧空位VO的位點>
金屬與氧之間的結合強度視金屬之種類及原子價而變化；因此，在IGZO中形成氧空位VO之簡易度有可能由結合至氧之金屬之種類、數目、距離、或類似者判定。計算在InGaZnO4晶體模型中形成氧空位之簡易度。
用於計算之模型為圖20中所展示之InGaZnO4晶體模型(112個原子)。在(Ga,Zn)O區域中，以能量上穩定之方式置放Ga及Zn。在彼種情況下，視結合至氧之金屬之種類及數目，存在四種類型之氧位點(圖20中之1至4)。表3展示四個氧位點。
在以上模型中，自每一氧位點提取氧原子，藉此得到氧空位模型。隨後，每一模型在結構最佳化之後的總能量得以準備。表4展示計算條件。
每一最佳化結構之總能量得以準備。圖21展示總能量的相對值，其中將氧位點4之氧空位模型之總能量作為參考(0.0電子伏特)。圖21指示在氧位點4中形成氧空位最容易，且在氧位點2中形成氧空位相對容易。相反，相比氧位點2及4，在氧位點1及3中形成氧空位較不容易。
<2-(3).HO之形成的簡易度及穩定性>
<2-(1).H之擴散>中所描述之計算結果展示，當進行熱處理時，H在IGZO中顯著擴散。此處，基於H是否容易進入氧空位VO(若存在)進行計算。H處於氧空位VO之狀態稱為HO(亦稱為VOH)。
圖22中所展示之InGaZnO4晶體模型用於計算。藉由NEB方法計算沿如下反應路徑之活化障壁(E a )，在該反應路徑中HO中之H自VO釋放且結合至氧。表5展示計算結果。
<2-(2).易於形成氧空位VO的位點>中所描述之計算結果展示，兩個氧位點中易於形成氧空位。首先，基於易於形成氧空位VO之氧位點中之一者計算：結合至三個In原子及一個Zn原子的氧位點(圖22中之1)。
圖23A展示處於初始狀態之模型，且圖23B展示處於最終狀態之模型。圖24展示處於初始狀態及最終狀態之經計算活化障壁(E a )。應注意，初始狀態意指H存在於氧空位VO之狀態(HO)，且最終狀態意指包括氧空位VO之結構以及H結合至已結合至一個Ga原子以及兩個Zn原子的氧之狀態(H-O，亦稱為VO+結合-H)。
依據計算結果，氧空位VO中之H至另一氧原子之結合需要近似1.52電子伏特之能量，而已結合至O之H進入氧空位VO需要近似0.64電子伏特之能量。
藉由使用計算所獲得之活化障壁及以上公式1，計算得到反應頻率(Γ)。在公式1中，k B 代表波茲曼(Boltzmann)常數；T代表絕對溫度。
在假定頻率因數v=1013[1/秒]之情況下，計算350℃下之反應頻率。自圖23A中所展示之模型轉移至圖23B中所展示之模型的H之頻率為v=5.52×100[1/秒]，而自圖23B中所展示之模型轉移至圖23A中所展示之模型的H之頻率為v=1.82×109[1/秒]。此表 明，H在IGZO中之擴散有可能在附近存在氧空位VO之情況下形成HO，且一旦形成HO，H不可能自氧空位VO釋放。
接著，基於<2-(2).易於形成氧空位VO的位點>，依據易於形成氧空位VO之氧位點中之另一者計算：結合至三個Ga原子及兩個Zn原子的氧位點(圖22中之2)。
圖25A展示處於初始狀態之模型，且圖25B展示處於最終狀態之模型。圖26展示處於初始狀態及最終狀態之經計算活化障壁(E a )。應注意，初始狀態意指H存在於氧空位VO之狀態(HO)，且最終狀態意指包括氧空位VO之結構以及H結合至已結合至一個Ga原子以及兩個Zn原子的氧之狀態(H-O)。
依據計算結果，氧空位VO中之H至另一氧原子之結合需要近似1.75電子伏特之能量，而已結合至O之H進入氧空位VO需要近似0.35電子伏特之能量。
藉由使用計算所獲得之活化障壁及以上公式1，計算得到反應頻率(Γ)。
在假定頻率因數v=1013[1/秒]之情況下，計算350℃下之反應頻率。自圖25A中所展示之模型轉移至圖25B中所展示之模型的H之頻率為v=7.53×10-2[1/秒]，而自圖25B中所展示之模型轉移至圖25A中所展示之模型的H之頻率為v=1.44×1010[1/秒]。此表明，一旦形成HO，H不可能自氧空位VO釋放。
依據以上結果，發現熱處理時H易於在IGZO中擴散，且若存在氧空位VO，H有可能進入氧空位VO成為HO。
<2-(4).HO之躍遷能階>
<2-(3).HO之形成的簡易度及穩定性>中所描述之藉由NEB之計算指示，在IGZO中存在氧空位VO及H之情況下，氧空位VO及H易於形成HO，且HO為穩定的。為了判定H是否與載子陷阱有關，計算HO之躍遷能階。
用於計算之模型為圖22中所展示之InGaZnO4晶體模型(112個原子)。易於形成氧空位VO之氧位點為圖22中之氧位點1，該氧位點結合至三個In原子及一個Zn原子，或者為圖22之氧位點2，該氧位點結合至一個Ga原子及兩個Zn原子。因此，對氧位點1及2中HO之建模，以計算躍遷能階。表6展示計算條件。
精確交換之部分調整為具有近似於指數值之帶隙。因此，不含缺陷之InGaZnCb之帶隙為3.08電子伏特，近似於指數值3.15電子伏特。
可藉由以下公式2計算具有缺陷D之模型的躍遷能階(ε(q/q')。應注意，ΔE(D q )代表電荷q處之缺陷D之形成能量，該能量由公式3計算。
在公式2及3中，E tot (D q )代表具有電荷q處之缺陷D之模型的總能量，E tot (bulk)代表不含缺陷之模型(完整晶體)的總能量，Δn i 代表形成缺陷之原子i之數目的變化，μ i 代表原子i之化學電位，ε VBM 代表不含缺陷之模型中最大原子價帶的能量，ΔV q 代表與靜電電位相關之校正項，且E F 代表費米(Fermi)能量。
圖27展示自以上公式獲得之HO的躍遷能階。圖27中之數字代表來自最小導電帶的深度。在圖27中，氧位點1中之HO的躍遷能階為來自最小導電帶的0.05電子伏特，且氧位點2中之HO的躍遷能階為來自最小導電帶的0.11電子伏特。因此，此等HO會與電子陷阱相關，亦即，發現HO用作施子。吾人亦發現，包括HO之IGZO具有導電性。
<2-(5).H2O自表面之釋放>
接著，依據IGZO中之H自IGZO之表面釋放為H2O的步驟進行計算。
假定InGaZnO4晶體模型之表面為解理表面。換言之，所使用之模型為最外表面為(Ga,Zn)O平面之InGaZnO4晶體(112個原子)。圖28展示計算模型，且表7展示計算條件。
依據如下假定如下計算H2O釋放步驟：反應路徑之初始結構為兩個氫原子結合至InO2層中之O的InGaZnO4平面模型。
步驟(1)至(2)：第一H原子結合至表面上之O原子內側。
步驟(2)至(3)：第一H原子移動至表面上之O原子外側。
步驟(3)至(4)：第二H靠近。
步驟(4)至(5)：第二H原子結合至表面上之OH內側。
步驟(5)至(6)：第二H原子移動至表面上之O原子外側。
步驟(6)至(7)：H2O得以釋放。
圖29展示以上步驟之反應路徑中模型之結構。圖30展示能量改變，其中將初始結構之能量作為參考(0.00電子伏特)。應注意，圖30之上部展示圖29中之步驟(1)至(7)中的能量改變，且圖30之下部展示步驟(1)至(7)中O及H原子在IGZO中及IGZO表面上之反應的示意圖。
計算結果展示，反應路徑(步驟(6)至(7))中獲得1.04電子伏特之最高能量，其中自兩個H原子結合至表面上之O原子的狀態釋放H2O且氧空位VO得以形成。因此，藉由公式1計算步驟(6)至(7)之反應頻率(Γ)。
在假定頻率因數v=1013[1/秒]之情況下，計算350℃下之反應頻率，隨後獲得3.66×104[1/秒]之反應頻率(Γ)。此表明，H可被釋放為H2O，以便在實際製程中形成氧空位VO。
(實施例5)
在本實施例中，將參閱圖式來描述作為本發明之實施例的顯示裝置。在本實施例中，將參閱圖31A至31C、圖32、及圖33來描述包括電容器之顯示裝置，該電容器配備具導電性且在實施例1中所展示之氧化物半導體膜。
圖31A圖示顯示裝置之實例。圖31A中之顯示裝置包括像素部分101、掃描線驅動器電路104、信號線驅動器電路106、並聯或實質上並聯布布置且電位由掃描線驅動器電路104控制之m根掃描線107以及並聯或實質上並聯布布置且電位由信號線驅動器電路 106控制之n根信號線109。此外，像素部分101包括以矩陣布布置之複數個像素103。應注意，電容器線115可沿掃描線107並聯或實質上並聯布布置。在一些情況下，掃描線驅動器電路104及信號線驅動器電路106共同稱為驅動器電路部分。
應注意，顯示裝置包括用以驅動複數個像素及類似者的驅動器電路。顯示裝置亦稱為包括控制電路、功率供應電路、信號生成電路、背光模組、及提供於另一基板上之類似者的液晶模組。
掃描線107中之每一者電連接至像素部分101中以m列及n行布布置之像素103中對應列中之n個像素103。信號線109中之每一者電連接至以m列及n行布布置之像素103中對應列中之m個像素103。應注意，m及n各自為1或更大之整數。電容器線115中之每一者電連接至以m列及n行布布置之像素103中對應列中之m個像素103。應注意，在電容器線115沿掃描線107並聯或實質上並聯布布置之情況下，電容器線115中之每一者電連接至以m列及n行布布置之像素103中對應列中之n個像素103。
在FFS驅動用於液晶顯示裝置之情況下，並未提供電容器線，且共用線或共用電極用作電容器線。
應注意，此處，像素意指由掃描線及信號線包圍且展現一個色彩的區域。因此，在具有色彩元素R(紅色)、G(綠色)、及B(藍色)之彩色顯示裝置之情況下，影像之最小單元由三個像素組成：R像素、G像素、及B像素。應注意，可藉由添加黃色像素、青色像素、紫色像素、或類似者至R、G、及B像素來改進色彩重現 性。此外，可藉由添加W(白色)像素至R、G、及B像素來降低顯示裝置之功率消耗。在液晶顯示裝置之情況下，可藉由添加W像素至R像素、G像素、及B像素中之每一者來改進液晶顯示裝置之亮度。因此，背光之亮度可有所降低，此舉導致液晶顯示裝置之功率消耗降低。
圖31B及31C圖示可用於圖31A中所圖示之顯示裝置中之像素103的電路配置之實例。
圖31B中之像素103包括液晶元件121、電晶體102、及電容器105。
視情況而定，根據像素103之規格設置液晶元件121之一對電極中之一者的電位。液晶元件121之配向狀態取決於寫入資料。共同電位可供應至包括在像素103中之每一者中的液晶元件121之該對電極中之一者。此外，供應至一列中像素103中之液晶元件121的該對電極中之一者的電位可不同於另一列中像素103中之液晶元件121的該對電極中之一者的電位。
液晶元件121為利用液晶之光學調變作用來控制發光或不發光的元件。應注意，液晶之光學調變作用由施加至液晶之電場(包括水平電場、垂直電場、及對角電場)控制。液晶元件121之實例為向列型液晶、膽固醇型液晶、近晶液晶、熱致液晶、溶致液晶、鐵電液晶、及反鐵電液晶。
包括液晶元件121之顯示裝置可由以下模式中之任何者驅動：TN模式、VA模式、ASM(軸對稱配向型微單元)模式、OCB (光學補償雙折射)模式、MVA模式、PVA(影像垂直配向)模式、IPS模式、FFS模式、TBA(橫向彎曲配向)模式、及類似者。應注意，本發明之實施例並不限於以上所描述，且可使用各種液晶元件及驅動方法。
可使用如下液晶組成來形成液晶元件，該組成包括展現藍相之液晶及手性材料。展現藍相之液晶具有1毫秒或更短之短回應時間，且為光學等相，因此，配向處理並非必要，且視角相依性小。
在圖31B中所圖示之像素103中，電晶體102之源電極及汲電極中之一者電連接至信號線109，且另一者電連接至液晶元件121之該對電極中之另一者。電晶體102之閘電極電連接至掃描線107。電晶體102具有藉由接通或斷開來控制是否寫入資料信號的功能。
在圖31B中所圖示之像素103中，電容器105之一對電極中之一者電連接至供應有電位之電容器線115，且另一者電連接至液晶元件121之該對電極中之另一者。視情況而定，根據像素103之規格設置電容器線115的電位。電容器105用作儲存電容器以供儲存寫入資料。
圖31C中所圖示之像素103包括用以切換顯示元件之電晶體133、用以控制像素之驅動的電晶體102、電晶體135、電容器105、及發光元件131。
電晶體133之源電極及汲電極中之一者電連接至供應有資料信號之信號線109。電晶體133之閘電極電連接至供應有閘極信號之掃描線107。
電晶體133具有藉由接通或斷開來控制是否寫入資料信號之資料的功能。
電晶體102之源電極及汲電極中之一者電連接至用作陽極線之布配線137。電晶體102之源電極及汲電極中之另一者電連接至發光元件131之電極中之一者。電晶體102之閘電極電連接至電晶體133之源電極及汲電極中之另一者及電容器105之電極中之一者。
電晶體102具有藉由接通或斷開來控制發光元件131之電流流動的功能。
電晶體135之源電極及汲電極中之一者連接至供應有資料參考電位之布配線139。電晶體135之源電極及汲電極中之另一者電連接至發光元件131之一個電極及電容器105之另一電極。電晶體135之閘電極電連接至供應有閘極信號的掃描線107。
電晶體135具有控制電流流經發光元件131的功能。舉例而言，在發光元件131之內部電阻由於劣化或類似者而增大之情況下，藉由監測流經連接至電晶體135之源電極及汲電極中之一者的布配線139的電流，可校正流經發光元件131的電流。舉例而言，供應至布配線139之電位可為0伏。
電容器105之一個電極電連接至電晶體133之源電極及汲電極中之另一者以及電晶體102之閘電極。電容器105之另一電極 電連接至電晶體135之源電極及汲電極中之另一者以及發光元件131之一個電極。
在圖31C中之像素103的配置中，電容器105用作儲存電容器以供儲存寫入資料。
發光元件131之一對電極中之一者電連接至電晶體135之源電極及汲電極中之另一者、電容器105之另一電極、以及電晶體102之源電極及汲電極中之另一者。發光元件131之該對電極中之另一者電連接至用作陰極之布配線141。
可將有機電場發光元件(亦稱為有機EL元件)或類似者用作發光元件131。應注意，發光元件131並不限於有機EL元件，且可為包括無機材料之無機EL元件。
高功率源電位VDD供應至布配線137及141中之一者，且低功率源電位VSS供應至另一者。在圖31C中所圖示之配置中，高功率源電位VDD供應至布配線137，且低功率源電位VSS供應至布配線141。
應注意，儘管圖31B及31C各自圖示液晶元件121或發光元件131用作顯示元件的實例，本發明之一實施例並不限於此。可使用各種顯示元件中之任何者。顯示元件之實例包括對比度、輝度、反射率、透射率、或類似者隨電磁作用改變之顯示媒體，諸如LED(例如，白色LED、紅色LED、綠色LED、或藍色LED)、電晶體(視電流而發光的電晶體)、電子發射器、電子墨水、電泳元件、光柵光閥(GLV)、電漿顯示面板(PDP)，或者使用微機電系統(MEMS)、 數位微鏡裝置(DMD)、數位微快門(DMS)、干涉調變器顯示器件(IMOD)、MEMS快門顯示元件、光學干涉型MEMS顯示元件、電潤濕裝置、壓電陶瓷顯示器、以及碳奈米管的顯示元件。包括EL元件之顯示裝置之實例包括EL顯示器。包括電子發射器之顯示裝置之實例為場發射顯示器(FED)及SED型平板顯示器(SED：表面傳導電子發射器顯示器)。包括液晶元件之顯示裝置之實例包括液晶顯示器(例如，發射液晶顯示器、半透射液晶顯示器、反射液晶顯示器、直視液晶顯示器、或投射液晶顯示器)。使用電子墨水或電泳元件之顯示裝置之實例包括電子紙。在半透射液晶顯示器或反射液晶顯示器中，像素電極中之一些或全部用作反射電極。舉例而言，像素電極中之一些或全部形成為含鋁、銀、或類似者。在此類情況下，諸如SRAM之記憶體電路可提供在反射電極下方，從而實現較低功率消耗。
接著，描述包括在顯示裝置中之元件基板的特定結構。此處，描述包括像素103中之液晶元件之液晶顯示裝置的特定實例。圖32展示圖31B中所圖示之像素103的俯視圖。
此處，以FFS模式驅動之液晶顯示裝置用作顯示裝置，且圖32為包括在液晶顯示裝置中之複數個像素103a、103b、及103c的俯視圖。
在圖32中，用作掃描線之導電膜13在實質上垂直於用作信號線之導電膜的方向上延伸(圖式中之橫向方向上)。用作信號線之導電膜21a在實質上垂直於用作掃描線之導電膜的方向上延伸(圖式中之縱向方向上)。應注意，用作掃描線之導電膜13電連接至掃描 線驅動器電路104(參見圖31A至31C)，且用作信號線之導電膜21a電連接至信號線驅動器電路106(參見圖31A至31C)。
電晶體102提供於用作掃描線之導電膜與用作信號線之導電膜相互交叉之區域中。電晶體102包括用作閘電極之導電膜13、閘極絕緣膜(圖32中未圖示)、閘極絕緣膜上形成有通道區域之氧化物半導體膜19a，以及用作一對電極之導電膜21a及導電膜21b。導電膜13亦用作掃描線，且導電膜13與氧化物半導體膜19a重疊之區域用作電晶體102之閘電極。另外，導電膜21a亦用作信號線，且導電膜21a與氧化物半導體膜19a重疊之區域用作電晶體102之源電極或汲電極。此外，在圖32中，導電膜用作掃描線之末端部分定位於氧化物半導體膜19a之末端部分的外側。因此，用作掃描線之導電膜用作阻光膜，以用以阻斷來自諸如背光之光源的光。出於此原因，並無光輻照包括在電晶體中之氧化物半導體膜19a，因此電晶體之電特徵之變化可得以抑制。
另外，電晶體102包括與氧化物半導體膜19a重疊之有機絕緣膜31。有機絕緣膜31與氧化物半導體膜19a(特定而言，氧化物半導體膜19a處於導電膜21a與21b之間的區域)重疊，其間提供有無機絕緣膜(圖32中未圖示)。
來自外部之水並未經由有機絕緣膜31擴散至液晶顯示裝置，因為有機絕緣膜31在每一電晶體10中隔離，因此，提供於液晶顯示裝置中之電晶體之電特徵之變化可有所減少。
導電膜21b電連接至具導電性之氧化物半導體膜19b。共用電極29提供於具導電性之氧化物半導體膜19b上，其間提供有絕緣膜。由點劃線指示之開口40提供於具導電性之氧化物半導體膜19b上之絕緣膜中。具導電性之氧化物半導體膜19b與開口40中之氮化物絕緣膜(圖32中未圖示)接觸。
共用電極29包括條紋區域，該等條紋區域在與用作信號線之導電膜21a交叉之方向上延伸。條紋區域連接至在平行於或實質上平行於用作信號線之導電膜21a之方向上延伸的區域。因此，共用電極29之條紋區域處於像素中之相同電位。
電容器105形成於具導電性之氧化物半導體膜19b與共用電極29相互重疊之區域中。具導電性之氧化物半導體膜19b及共用電極29各自發光。亦即，電容器105發光。
如圖32中所圖示，FFS模式液晶顯示裝置配備共用電極，該共用電極包括在與用作信號線之導電膜交叉之方向上延伸的條紋區域。因此，顯示裝置可具有極佳對比度。
歸因於電容器105之透光性質，電容器105可在像素103中形成為較大(較大面積)。因此，顯示裝置可具有高電容，以及增大至通常50%、較佳60%或更大之孔徑比。舉例而言，在諸如液晶顯示裝置之高解析度顯示裝置中，像素之面積減小，因此電容器之面積亦減小。出於此原因，在高解析度顯示裝置中，累積於電容器中之電荷量減少。然而，由於本實施例之電容器105具有透光性質，當電容器105提供於像素中時，像素中可獲得充分電容，且孔徑比可得以 改進。通常，電容器105可有利地用於像素密度為每吋200像素(ppi)或更大、300ppi或更大，或者500ppi或更大的高解析度顯示裝置中。
在液晶顯示裝置中，電容器之電容增大，導致液晶元件之液晶分子之配向可在施加電場之狀態下保持恆定的週期增大。當上述週期在顯示靜止影像之顯示裝置中較長時，重寫影像資料之次數可有所減少，從而降低功率消耗。此外，根據本實施例之結構，甚至在高解析度顯示裝置中孔徑比可得以改進，此舉使得有可能充分使用來自諸如背光之光源的光，因此顯示裝置之功率消耗可有所降低。
圖33為沿圖32中之點劃線A-B及C-D截取之橫截面圖。圖33中所圖示之電晶體102為通道蝕刻型電晶體。應注意，沿點劃線A-B截取之橫截面圖中圖示通道長度方向上之電晶體102及電容器105，且沿點劃線C-D截取之橫截面圖中圖示通道寬度方向上之電晶體102。
本實施例中所描述之液晶顯示裝置包括一對基板(第一基板11及第二基板342)、與第一基板11接觸之元件層、與第二基板342接觸之元件層、以及提供於元件層之間的液晶層320。應注意，元件層為插置於基板與液晶層之間的層之集合術語。此外，在一些情況下，基板及元件層共同稱為元件基板。液晶元件322提供於一對基板(第一基板11及第二基板342)之間。
液晶元件322包括第一基板11上之具導電性之氧化物半導體膜19b、共用電極29、氮化物絕緣膜27、控制配向之膜(下文 稱為配向膜33)、以及液晶層320。具導電性之氧化物半導體膜19b用作液晶元件322之一個電極(亦稱為像素電極)，且共用電極29用作液晶元件322之另一電極。
首先，描述形成於第一基板11上之元件層。圖33中之晶體102具有單閘極結構，且包括在第一基板11上用作閘電極之導電膜13。另外，電晶體102包括形成於第一基板11及用作閘電極之導電膜13上之氮化物絕緣膜15、形成於氮化物絕緣膜15上之氧化物絕緣膜17、與用作閘電極之導電膜13重疊之氧化物半導體膜19a(其間提供有氮化物絕緣膜15及氧化物絕緣膜17)、以及用作源電極及汲電極之與氧化物半導體膜19a接觸的導電膜21a及21b。氮化物絕緣膜15及氧化物絕緣膜17用作閘極絕緣膜14。此外，氧化物絕緣膜23形成於氧化物絕緣膜17、氧化物半導體膜19a、以及用作源電極及汲電極之導電膜21a及21b上，且氧化物絕緣膜25形成於氧化物絕緣膜23上。氮化物絕緣膜27形成於氮化物絕緣膜15、氧化物絕緣膜23、氧化物絕緣膜25以及導電膜21b上。氧化物絕緣膜23、氧化物絕緣膜25以及氮化物絕緣膜27用作無機絕緣膜30。具導電性之氧化物半導體膜19b形成於氧化物絕緣膜17上。具導電性之氧化物半導體膜19b連接至用作源電極及汲電極之導電膜21a及21b中之一者，此處連接至導電膜21b。共用電極29形成於氮化物絕緣膜27上。另外，包括了有機絕緣膜31，該膜與電晶體102之氧化物半導體膜19a重疊，其間提供有無機絕緣膜30。
下文將詳細描述顯示裝置之結構。
視情況而定，實施例1中所描述之基板151可用作基板11。
可使用選自以下各者之金屬元素來形成用作閘電極之導電膜13：鋁、鉻、銅、鉭、鈦、鉬、及鎢；含此等金屬元素中之任何者作為成分之合金；以組合方式含此等金屬元素中之任何者之合金；或類似者。此外，可使用選自錳及鋯之一或多個金屬元素。用作閘電極之導電膜13可具有單層結構或有兩層或兩層以上構成之疊層結構。結構之實例包括含矽之鋁膜之單層結構、鋁膜堆疊於鈦膜上之雙層結構、鈦膜堆疊於氮化鈦膜上之雙層結構、鎢膜堆疊於氮化鈦膜上之雙層結構、鎢膜堆疊於氮化鉭膜或氮化鎢膜上之雙層結構、銅膜堆疊於鈦膜上之雙層結構、銅膜堆疊於鉬膜上之雙層結構，以及鈦膜、鋁膜及鈦膜依此次序堆疊之三層結構。或者，可使用含鋁及選自以下各者之一或多個元素的合金膜或氮化物膜：鈦、鉭、鎢、鉬、鉻、釹、及鈧。
視情況而定，可使用實施例1中之導電膜159所使用之結構及材料來形成用作閘電極之導電膜13。或者，可使用實施例3中導電膜181之描述中所展示之發光導電膜來形成用作閘電極之導電膜13。或者，用作閘電極之導電膜13可具有發光導電膜及金屬元素之疊層結構。或者，可使用實施例1中所展示之具導電性之氧化物半導體膜155b來形成用作閘電極之導電膜13。
氮化物絕緣膜15可為氧幾乎無法透過之氮化物絕緣膜。或者，可使用氧、氫、及水幾乎無法透過之氮化物絕緣膜。氧幾 乎無法透過之氮化物絕緣膜以及氧、氫、及水幾乎無法透過之氮化物絕緣膜之實例包括氮化矽膜、氮氧化矽膜、氮化鋁膜、及氮氧化鋁膜。替代氧幾乎無法透過之氮化物絕緣膜以及氧、氫、及水幾乎無法透過之氮化物絕緣膜，可使用氧化物絕緣膜，諸如氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、或氧氮化鉿膜。
氮化物絕緣膜15之厚度可較佳大於或等於5nm且小於或等於100nm，更佳大於或等於20nm且小於或等於80nm。
氧化物絕緣膜17可形成為具有單層結構或疊層結構，舉例而言，包括以下各者中之一或多者：氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氧化鉿膜、氧化鎵膜、基於Ga-Zn之金屬氧化物膜、及氮化矽膜。
亦可使用具有高相對介電常數之材料來形成氧化物絕緣膜17，諸如，矽酸鉿(HfSiOx)、添加有氮之矽酸鉿(HfSixOyNz)、添加有氮之鋁酸鉿(HfAlxOyNz)、氧化鉿或氧化釔，以使得電晶體之閘極洩漏電流可有所降低。
氧化物絕緣膜17之厚度可較佳大於或等於5nm且小於或等於400nm，更佳大於或等於10nm且小於或等於300nm，且再更佳大於或等於50nm且小於或等於250nm。
氧化物半導體膜19a及具導電性之氧化物半導體膜19b可同時形成，因此，類似於實施例1中所展示之具導電性之氧化物半導體膜155b，使用金屬氧化物膜來形成氧化物半導體膜19a及具導電 性之氧化物半導體膜19b，諸如In-Ga氧化物膜、In-Zn氧化物膜或In-M-Zn氧化物膜(M代表Al、Ga、Y、Zr、Sn、La、Ce、或Nd)。因此，氧化物半導體膜19a及具導電性之氧化物半導體膜19b包括相同金屬元素。
然而，相比氧化物半導體膜19a，具導電性之氧化物半導體膜19b中具有更大量之缺陷及雜質。因此，氧化物半導體膜19a及具導電性之氧化物半導體膜19b具有不同電特徵。特定而言，氧化物半導體膜19a具有半導體特徵，而氧化物半導體膜19b具有導電性。
氧化物半導體膜19a及具導電性之氧化物半導體膜19b中之每一者之厚度大於或等於3nm且小於或等於100nm，較佳大於或等於3nm且小於或等於100nm，且更佳大於或等於3nm且小於或等於50nm。
氧化物半導體膜19a之部分用作電晶體之通道區域；因此，氧化物半導體膜19a之能量間隙為2電子伏特或更大，較佳2.5電子伏特或更大，且更佳3電子伏特或更大。可使用此類具有大能量間隙之氧化物半導體來降低電晶體102之斷態電流。
具有低載子密度之氧化物半導體膜用作氧化物半導體膜19a。舉例而言，具有如下載子密度之氧化物半導體膜用作氧化物半導體膜19a，其中載子密度為1×1017/cm3或更低，較佳1×1015/cm3或更低，更佳1×1013/cm3或更低，再更佳1×1011/cm3或更低，且仍更佳低於1×1010/cm3，且載子密度為1×10-9/cm3或更高。
應注意，可視電晶體之所要半導體特徵及電特徵(例如，場效行動性及臨限電壓)而使用具有適當組成之材料，而並不限於上述組成。此外，為了獲得電晶體之所要半導體特徵，較佳適當設置氧化物半導體膜19a之載子密度、雜質濃度、缺陷密度、金屬元素與氧之原子比、原子間距離、密度、及類似者。
應注意，當具有低雜質濃度及缺陷狀態之低密度的氧化物半導體膜用作氧化物半導體膜19a時，具有更極佳電特徵之電晶體可得以製造。此處，雜質濃度為低且缺陷狀態之密度為低(氧空位之量為小)的狀態稱為「高度純化本質」或「實質上高度純化本質」狀態。高度純化本質或實質上高度純化本質氧化物半導體具有極少載子生成源，因此在一些情況下具有低載子密度。因此，氧化物半導體膜中形成有通道區域之電晶體極少具有負臨限電壓(極少常開)。高度純化本質或實質上高度純化本質氧化物半導體具有缺陷狀態之低密度，因此在一些情況下具有極少載子陷阱。此外，高度純化本質或實質上高度純化本質氧化物半導體具有極低斷態電流；甚至當元件具有1×106微米之通道寬度及10微米之通道長度(L)時，斷態電流可小於或等於半導體參數分析器之量測限值，亦即，在源電極與汲電極之間之電壓(汲極電壓)為1伏至10伏之情況下，斷態電流小於或等於1×10-13安。因此，氧化物半導體膜中形成有通道區域之電晶體在電特徵上具有小幅變化且具有高可靠性。雜質之實例包括氫、氮、鹼金屬、及鹼土金屬。
氧化物半導體膜中所含之氫與結合至金屬原子之氧反應，生成水，另外，氧空位形成於釋放氧之晶格中(或釋放氧之部分中)。歸因於氫進入氧空位，在一些情況下產生用作載子之電子。此外，在一些情況下，部分氫結合至已結合至金屬原子之氧導致產生用作載子之電子。因此，包括含氫氧化物半導體之電晶體有可能常開。
因此，氫以及氧空位較佳在氧化物半導體膜19a中盡可能減少。特定而言，在氧化物半導體膜19a中，由二次離子質譜法(SIMS)量測之氫濃度設為低於或等於5×1019原子數/cm3，較佳低於或等於1×1019原子數/cm3，更佳低於或等於5×1018原子數/cm3，再更佳低於或等於1×1018原子數/cm3，仍更佳低於或等於5×1017原子數/cm3，且進一步更佳低於或等於1×1016原子數/cm3。
當氧化物半導體膜19a中含有屬□第14族之元素的矽或碳時，氧空位得以增多，且氧化物半導體膜19a變為n型膜。因此，氧化物半導體膜19a中矽或碳之濃度(由SIMS量測)設為低於或等於2×1018原子數/cm3、較佳低於或等於2×1017原子數/cm3。
氧化物半導體膜19a中鹼金屬或鹼土金屬之濃度(由SIMS量測)設為低於或等於1×1018原子數/cm3、較佳低於或等於2×1016原子數/cm3。鹼金屬及鹼土金屬可能會在結合至氧化物半導體時生成載子，在此情況下，電晶體之斷態電流可能會有所增大。因此，較佳降低氧化物半導體膜19a中鹼金屬或鹼土金屬之濃度。
此外，當含氮時，氧化物半導體膜19a易於藉由生成用作載子之電子而具有n型傳導性，且具有增大之載子密度。因此，包 括含氮之氧化物半導體之電晶體有可能常開。出於此原因，氧化物半導體膜中之氮較佳盡可能減少；舉例而言，由SIMS量測之氮濃度設為低於或等於5×1018原子數/cm3。
當缺陷(例如，氧空位)及雜質包括在與氧化物半導體膜19a同時形成之氧化物半導體膜中時，形成具導電性之氧化物半導體膜19b。因此，具導電性之氧化物半導體膜19b用作本實施例中之電極，例如，像素電極。
氧化物半導體膜19a及具導電性之氧化物半導體膜19b兩者形成於氧化物絕緣膜17上，但雜質濃度有所不同。特定而言，相比氧化物半導體膜19a，具導電性之氧化物半導體膜19b具有較高雜質濃度。舉例而言，氧化物半導體膜19a中之氫濃度低於或等於5×1019原子數/cm3，較佳低於或等於1×1019原子數/cm3，更佳低於或等於5×1018原子數/cm3，再更佳低於或等於1×1018原子數/cm3，仍更佳低於或等於5×1017原子數/cm3，且進一步更佳低於或等於1×1016原子數/cm3。相反，具導電性之氧化物半導體膜19b之氫濃度高於或等於8×1019原子數/cm3，較佳高於或等於1×1020原子數/cm3，且更佳高於或等於5×1020原子數/cm3。具導電性之氧化物半導體膜19b之氫濃度大於或等於氧化物半導體膜19a之氫濃度的兩倍，較佳大於或等於氧化物半導體膜19a之氫濃度的十倍。
相比氧化物半導體膜19a，具導電性之氧化物半導體膜19b具有較低電阻係數。具導電性之氧化物半導體膜19b之電阻係數較佳高於或等於氧化物半導體膜19a之電阻係數的1×10-8倍，且低 於氧化物半導體膜19a之電阻係數的1×10-1倍。具導電性之氧化物半導體膜19b之電阻係數通常高於或等於1×10-3歐姆‧公分且低於1×104歐姆‧公分，較佳高於或等於1×10-3歐姆‧公分且低於1×10-1歐姆‧公分。
視情況而定，氧化物半導體膜19a及具導電性之氧化物半導體膜19b各自可具有類似於實施例1中所展示之具導電性之氧化物半導體膜155b的晶體結構。
可適當使用實施例1中所展示之導電膜159所使用之結構及材料來形成用作源電極及汲電極之導電膜21a及導電膜21b。
較佳使用相比化學計量組成而含有更多氧的氧化物絕緣膜作為氧化物絕緣膜23或氧化物絕緣膜25。此處，形成透過氧之氧化物絕緣膜作為氧化物絕緣膜23，且形成相比化學計量組成而含有更多氧之氧化物絕緣膜作為氧化物絕緣膜25。
氧化物絕緣膜23為透過氧之氧化物絕緣膜。因此，自提供於氧化物絕緣膜23上之氧化物絕緣膜25釋放之氧可經由氧化物絕緣膜23移動至氧化物半導體膜19a。此外，氧化物絕緣膜23亦用作在稍後形成氧化物絕緣膜25時減輕對氧化物半導體膜19a之損壞的膜。
可將厚度大於或等於5nm且小於或等於150nm，較佳大於或等於5nm且小於或等於50nm之氧化矽膜、氧氮化矽膜、或類似者用作氧化物絕緣膜23。
此外，氧化物絕緣膜23較佳為含氮且具有少量缺陷之氧化物絕緣膜。
含氮且具有少量缺陷之氧化物絕緣膜之實例包括氧氮化矽膜及氧氮化鋁膜。
在具有少量缺陷之氧化物絕緣膜之100K或更低之ESR光譜中，觀測到在2.037至2.039之g因數下出現之第一信號、在2.001至2.003之g因數下出現之第二信號，以及在1.964至1.966之g因數下出現之第三信號。使用X帶藉由ESR量測法獲得之第一及第二信號之分裂寬度以及第二及第三信號之分裂寬度各自近似為5mT。在2.037至2.039之g因數下出現之第一信號、在2.001至2.003之g因數下出現之第二信號，以及在1.964至1.966之g因數下出現之第三信號之自旋密度的總和低於1×1018自旋數/cm3，通常高於或等於1×1017自旋數/cm3且低於1×1018自旋數/cm3。
在100K或更低之ESR光譜中，在2.037至2.039之g因數下出現之第一信號、在2.001至2.003之g因數下出現之第二信號，以及在1.964至1.966之g因數下出現之第三信號對應於構成氮氧化物(NO x ；x大於或等於0且低於或等於2，較佳大於或等於1且低於或等於2)之信號。氮氧化物之典型實例包括一氧化氮及二氧化氮。換言之，在2.037至2.039之g因數下出現之第一信號、在2.001至2.003之g因數下出現之第二信號，以及在1.964至1.966之g因數下出現之第三信號的總自旋密度愈低，氧化物絕緣膜中之氮氧化物的含量愈低。
當氧化物絕緣膜23如上所述含有少量氮氧化物時，氧化物絕緣膜23與氧化物半導體膜之間之界面處的載子陷阱可有所減少。因此，包括在半導體裝置中之電晶體之臨限電壓的改變量可有所降低，此使得電晶體之電特徵之改變有所減少。
氧化物絕緣膜23較佳具有由二次離子質譜法(SIMS)量測之6×1020原子數/cm3或更低之氮濃度。在彼種情況下，不可能在氧化物絕緣膜23中生成氮氧化物，以使得氧化物絕緣膜23與氧化物半導體膜19a之間之界面處的載子陷阱可有所減少。此外，包括在半導體裝置中之電晶體之臨限電壓的改變量可有所降低，此使得電晶體之電特徵之變化有所減少。
應注意，當氧化物絕緣膜23中含有氮氧化物及氨時，在製造製程中之熱處理中氮氧化物與氨相互反應；因此，氮氧化物釋放為氮氣。因此，氧化物絕緣膜23中之氮濃度及氮氧化物之量可有所減少。此外，氧化物絕緣膜23與氧化物半導體膜19a之間之界面處的載子陷阱可有所減少。此外，包括在半導體裝置中之電晶體之臨限電壓的改變量可有所降低，此使得電晶體之電特徵之變化有所減少。
應注意，在氧化物絕緣膜23中，自外部進入氧化物絕緣膜23之所有氧並未移動至氧化物絕緣膜23之外部，且一些氧留存在氧化物絕緣膜23中。此外，在一些情況下，氧化物絕緣膜23中之氧移動以如下方式發生：氧進入氧化物絕緣膜23，且氧化物絕緣膜23中所含之氧移動至氧化物絕緣膜23之外部。
當氧藉以通過之氧化物絕緣膜形成為氧化物絕緣膜23時，自提供於氧化物絕緣膜23上之氧化物絕緣膜25釋放之氧可經由氧化物絕緣膜23移動至氧化物半導體膜19a。
氧化物絕緣膜25形成為與氧化物絕緣膜23接觸。使用相比化學計量組成而含有較高比例之氧的氧化物絕緣膜來形成氧化物絕緣膜25。藉由加熱自相比化學計量組成而含有較高比例之氧的氧化物絕緣膜釋放部分氧。相比化學計量組成而含有較高比例之氧的氧化物絕緣膜為如下氧化物絕緣膜：在TDS分析中該氧化物絕緣膜中轉化為氧原子之所釋放氧之量大於或等於1.0×1018原子數/cm3，較佳大於或等於3.0×1020原子數/cm3。應注意，在TDS分析中氧化物絕緣膜25之表面溫度較佳高於或等於100℃且低於或等於700℃，或高於或等於100℃且低於或等於500℃。
可將厚度介於30nm至500nm，較佳介於50nm至400nm之氧化矽膜、氧氮化矽膜、或類似者用作氧化物絕緣膜25。
氧化物絕緣膜25中之缺陷量較佳較小，並且，藉由ESR量測法，g=2.001時出現之信號的自旋密度較佳低於1.5×1018自旋數/立方公分，更佳低於或等於1×1018自旋數/立方公分。應注意，相比氧化物絕緣膜23，氧化物絕緣膜25提供為更遠離氧化物半導體膜19a；因此，相比氧化物絕緣膜23，氧化物絕緣膜25具有較高缺陷密度。
類似於氮化物絕緣膜15，氮化物絕緣膜27可為氧幾乎無法透過之氮化物絕緣膜。此外，可使用氧、氫、及水幾乎無法透過之氮化物絕緣膜。
使用厚度介於50nm至300nm，較佳介於100nm至200nm之氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜、或類似者來形成氮化物絕緣膜27。
在相比化學計量組成而含有較高比例之氧的氧化物絕緣膜包括在氧化物絕緣膜23或氧化物絕緣膜25之情況下，氧化物絕緣膜23或氧化物絕緣膜25中所含之部分氧可移動至氧化物半導體膜19a，以使得氧化物半導體膜19a中所含之氧空位的量可有所減少。
使用帶有氧空位之氧化物半導體膜之電晶體的臨限電壓易於逆向移位，且此類電晶體趨於常開。此係因為，歸因於氧化物半導體膜中之氧空位生成電荷，因此電阻有所減小。具有常開特徵之電晶體導致各種問題：例如，操作時有可能引起故障，以及不操作時功率消耗增大。此外，存在如下問題：電晶體之電特徵(通常，臨限電壓)之改變量隨時間改變或歸因於應力測試而增大。
然而，在本實施例中之電晶體102中，提供於氧化物半導體膜19a上之氧化物絕緣膜23或氧化物絕緣膜25相比化學計量組成而含有較高比例之氧。此外，氧化物半導體膜19a、氧化物絕緣膜23以及氧化物絕緣膜25由氮化物絕緣膜15以及氮化物絕緣膜17包圍。因此，氧化物絕緣膜23或氧化物絕緣膜25中所含之氧充分移動至氧化物半導體膜19a，以使得氧化物半導體膜19a中所含之氧空位 的量可有所減少。因此，具有常閉特徵之電晶體得以獲得。此外，電晶體之電特徵(通常，臨限電壓)隨時間或歸因於應力測試之改變量可有所降低。
使用發光膜，較佳發光導電膜來形成共用電極29。發光導電膜之實例包括含氧化鎢之氧化銦膜、含氧化鎢之氧化銦鋅膜、含氧化鈦之氧化銦膜、含氧化鈦之氧化銦錫膜、ITO膜、氧化銦鋅膜、添加有氧化矽的氧化銦錫膜來形成導電膜。
可使用實施例1中所展示之具導電性之氧化物半導體膜155b來形成共用電極29。
用作信號線之導電膜21a之延伸方向與共用電極29之延伸方向相互交叉。因此，用作信號線之導電膜21a與共用電極29之間之電場以及具導電性之氧化物半導體膜19b與共用電極29之間之電場在方向上具有大幅差異。因此，在使用負型液晶分子之情況下，用作信號線之導電膜附近液晶分子之配向狀態不可能受像素電極附近液晶分子之配向狀態(由鄰近像素中所提供之像素電極與共用電極之間之電場生成)的影響。因此，像素之透射率之改變得以抑制，以使得影像中之閃爍可有所減少。
在具有低再新率之液晶顯示裝置中，歸因於鄰近像素中之像素電極與共用電極29之間之電場，用作信號線之導電膜21a附近液晶分子之配向甚至在滯留週期期間不可能影響像素電極附近液晶分子之配向狀態。因此，滯留週期中像素之透射率可得以固持，且閃爍可有所減少。
共用電極29包括條紋區域，該等條紋區域在與用作信號線之導電膜21a交叉之方向上延伸。因此，在具導電性之氧化物半導體膜19b及導電膜21a附近，液晶分子之非預期配向可得以防止，因此光洩漏可得以抑制。因此，具有極佳對比度之顯示裝置可得以製造。
應注意，共用電極29之形狀並不限於圖32中所圖示之形狀，且可為條紋。在條紋形狀之情況下，延伸方向可平行於用作信號線之導電膜。共用電極29可具有梳齒形狀。或者，共用電極可形成於第一基板11之整個表面上。又或者，不同於具導電性之氧化物半導體膜19b之發光導電膜可形成於共用電極29上，其間提供有絕緣膜。
有機絕緣膜31之厚度較佳大於或等於500nm且小於或等於10微米。圖33中之有機絕緣膜31之厚度小於形成於第一基板11上之無機絕緣膜30與形成於第二基板342上之元件層之間的間隙。因此，液晶層320提供於有機絕緣膜31與形成於第二基板342上之元件層之間。換言之，液晶層320提供於有機絕緣膜31上之配向膜33與包括在第二基板342上之元件層中的配向膜352之間。
應注意，儘管未圖示，有機絕緣膜31上之配向膜33及包括在第二基板342上之元件層中的配向膜352可相互接觸。在此種情況下，有機絕緣膜31用作間隔件；因此，液晶顯示裝置之晶胞間隙可由有機絕緣膜31維持。
儘管圖33中配向膜33提供於有機絕緣膜上，本發明之一實施例並不限於此。視週遭狀況或條件，有機絕緣膜31可提供於配 向膜33上。在此種情況下，舉例而言，可在配向膜33上形成有機絕緣膜31之後進行摩擦步驟，而並非在形成配向膜33之後直接進行摩擦步驟。
當負電壓施加至用作閘電極之導電膜13時，生成電場。電場並未被氧化物半導體膜19a阻斷，且影響無機絕緣膜30；因此，無機絕緣膜30之表面帶弱正電。此外，當負電壓施加至用作閘電極之導電膜13時，空氣中所含之正電粒子被吸收至無機絕緣膜30之表面上，且無機絕緣膜30之表面上產生弱正電荷。
無機絕緣膜30之表面帶正電，因此生成電場，且電場影響氧化物半導體膜19a與無機絕緣膜30之間的界面。因此，氧化物半導體膜19a與無機絕緣膜30之間的界面處於實質上施加有正偏壓的狀態，因此電晶體之臨限電壓逆向移位。
另一方面，本實施例中所展示之電晶體102包括無機絕緣膜30上之有機絕緣膜31。由於有機絕緣膜31之厚度大至500nm或更大，藉由施加負電壓至用作閘電極之導電膜13而生成的電場並不影響有機絕緣膜31之表面，且有機絕緣膜31之表面不可能帶正電。另外，甚至當空氣中所含之正電粒子被吸收至有機絕緣膜31之表面上時，被吸收至有機絕緣膜31之表面上之正電粒子的電場不可能影響氧化物半導體膜19a與無機絕緣膜30之間的界面，因為有機絕緣膜31厚(大於或等於500nm)。因此，氧化物半導體膜19a與無機絕緣膜30之間的界面處於實質上施加有正偏壓的狀態，因此電晶體之臨限電壓的改變量小。
儘管水或類似者易於在有機絕緣膜31中擴散，來自外部之水並未經由有機絕緣膜31擴散至半導體裝置，因為有機絕緣膜在每一電晶體10中隔離。另外，氮化物絕緣膜包括在無機絕緣膜30中，藉此可防止擴散在有機絕緣膜31中之水擴散至氧化物半導體膜19a。
在共用電極29、氮化物絕緣膜27、及有機絕緣膜31上形成配向膜33。
接著，將參閱圖34A至34D、圖35A至35C、及圖36A至36C來描述用以製造圖33中之電晶體102及電容器105的方法。
如圖34A中所圖示，在第一基板11上形成將成為導電膜13之導電膜12。藉由濺鍍方法、諸如金屬有機化學氣相沉積(MOCVD)方法之化學氣相沉積(CVD)方法、金屬化學沉積方法、原子層沉積(ALD)方法、或電漿輔助化學氣相沉積(PECVD)方法、蒸鍍方法、脈衝雷射沉積(PLD)方法、或類似者來形成導電膜12。當採用金屬有機化學氣相沉積(MOCVD)方法、金屬化學沉積方法或原子層沉積(ALD)方法時，導電膜較少被電漿損壞。此外，在實施例1中所展示之具導電性之氧化物半導體膜155b用作導電膜12的情況下，視情況而定，可使用具導電性之氧化物半導體膜155b的製造方法。
此處，玻璃基板用作第一基板。此外，藉由濺鍍方法形成之100nm厚之鎢膜作為導電膜12。
接著，藉由使用第一光罩之光刻製程，在導電膜12上形成遮罩。隨後，如圖34B中所圖示，藉由使用遮罩，蝕刻導電膜12之部分，以形成用作閘電極之導電膜13。此後，移除遮罩。
應注意，可替代以上形成方法而藉由電解電鍍方法、列印法、噴墨法、或類似者來形成用作閘電極之導電膜13。
此處，藉由乾式蝕刻方法來蝕刻鎢膜，以形成用作閘電極之導電膜13。
接著，如圖34C中所圖示，在用作閘電極之導電膜13上形成氮化物絕緣膜15及稍後將成為氧化物絕緣膜17之氧化物絕緣膜16。隨後，在氧化物絕緣膜16上形成稍後將成為氧化物半導體膜19a及具導電性之氧化物半導體膜19b之氧化物半導體膜18。
藉由濺鍍方法、諸如金屬有機化學氣相沉積(MOCVD)方法之化學氣相沉積(CVD)方法、金屬化學沉積方法、原子層沉積(ALD)方法、或電漿輔助化學氣相沉積(PECVD)方法、蒸鍍方法、脈衝雷射沉積(PLD)方法、塗層法、列印法、或類似者來各自形成氮化物絕緣膜15及氧化物絕緣膜16。當採用金屬有機化學氣相沉積(MOCVD)方法、金屬化學沉積方法或原子層沉積(ALD)方法時，氮化物絕緣膜15及氧化物絕緣膜16較少被電漿損壞。當原子層沉積(ALD)方法時，氮化物絕緣膜15及氧化物絕緣膜16之覆蓋域可有所增大。
此處，藉由電漿CVD方法形成之300nm厚之氮化矽膜作為氮化物絕緣膜15，在該方法中，矽烷、氨、及氮用作源氣體。
在形成氧化矽膜、氧氮化矽膜、或氮氧化矽膜作為氧化物絕緣膜16之情況下，含矽沉積氣體及氧化氣體較佳用作源氣體。含矽沉積氣體之典型實例包括矽烷、乙矽烷、丙矽烷、及氟矽烷。氧化氣體之實例包括氧、臭氧、一氧化二氮、及二氧化氮。
在形成氧化鎵膜作為氧化物絕緣膜16之情況下，可採用金屬有機化學氣相沉積(MOCVD)方法。
此處，藉由電漿CVD方法形成之50nm厚之氧氮化矽膜作為氧化物絕緣膜16，在該方法中，矽烷及一氧化二氮用作源氣體。
視情況而定，可藉由類似於實施例1中所描述之氧化物半導體膜155之方法來形成氧化物半導體膜18。
此處，藉由使用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：1：1)之濺鍍方法來形成35nm厚之In-Ga-Zn氧化物膜作為氧化物半導體膜。
隨後，在藉由使用第二光罩之光刻製程，在氧化物半導體膜18上形成遮罩之後，使用遮罩蝕刻氧化物半導體膜之部分。因此，形成如圖34D中所圖示之相互隔離之氧化物半導體膜19a以及氧化物半導體膜19c。此後，移除遮罩。
此處，以此方式形成氧化物半導體膜19a及19c，以使得在氧化物半導體膜18上形成遮罩，且藉由濕式蝕刻方法蝕刻氧化物半導體膜18之部分。
接著，如圖35A中所圖示，形成稍後將成為導電膜21a及21b的導電膜20。
視情況而定，可藉由類似於實施例1中所描述之導電膜159之方法來形成導電膜20。
此處，藉由濺鍍方法依序堆疊50nm厚之Cu-Mn合金膜及300nm厚之銅膜。
接著，藉由使用第三光罩之光刻製程，在導電膜20上形成遮罩。隨後，使用遮罩蝕刻導電膜20，以使得如圖35B中所圖示，形成用作源電極及汲電極之導電膜21a及21b。此後，移除遮罩。
此處，藉由光刻製程在銅膜上形成遮罩。隨後，藉由使用遮罩，蝕刻Cu-Mn膜及銅膜，以使得形成導電膜21a及21b。應注意，藉由使用濕式蝕刻方法，可在一個步驟中蝕刻Cu-Mn膜及銅膜，以形成導電膜21a及21b。
接著，如圖35C中所圖示，在氧化物半導體膜19a及19c以及導電膜21a及21b上形成稍後將成為氧化物絕緣膜23之氧化物絕緣膜22及形成稍後將成為氧化物絕緣膜25之氧化物絕緣膜24。視情況而定，可各自藉由類似於氮化物絕緣膜15及氧化物絕緣膜16之方法來形成氧化物絕緣膜22及氧化物絕緣膜24。
應注意，在形成氧化物絕緣膜22之後，較佳在並不暴露至空氣之情況下繼續形成氧化物絕緣膜24。在形成氧化物絕緣膜22之後，在並不暴露至空氣之情況下，藉由調整源氣體之流率、壓力、 高頻功率、及基板溫度中之至少一者來繼續形成氧化物絕緣膜24，從而降低歸因於氧化物絕緣膜22與氧化物絕緣膜24之間之界面處之大氣成分的雜質濃度。另外，氧化物絕緣膜24中之氧可移動至氧化物半導體膜19a；因此，氧化物半導體膜19a中之氧空位的量可有所減少。
可藉由CVD方法在以下條件下形成含氮且具有少量缺陷之氧化物絕緣膜作為氧化物絕緣膜22：氧化氣體相對沉積氣體之比高於20倍且低於100倍，較佳高於或等於40倍且低於或等於80倍，以及處理腔室中之壓力低於100帕，較佳低於或等於50帕。
含矽沉積氣體及氧化氣體較佳用作氧化物絕緣膜22之源氣體。含矽沉積氣體之典型實例包括矽烷、乙矽烷、丙矽烷、及氟矽烷。氧化氣體之實例包括氧、臭氧、一氧化二氮、及二氧化氮。
藉由使用以上條件，可形成透過氧之氧化物絕緣膜作為氧化物絕緣膜22。此外，藉由提供氧化物絕緣膜22，在形成氧化物絕緣膜24之步驟中對氧化物半導體膜19a之損壞可有所減少。
此處，藉由電漿CVD方法形成50nm厚之氧氮化矽膜作為氧化物絕緣膜22，在該方法中，矽烷、氨、及氮用作源氣體，流率為50標準毫升/分鐘之矽烷及流率為2000標準毫升/分鐘之一氧化二氮用作源氣體，處理腔室中之壓力為20帕，基板溫度為220℃，且藉由使用27.12兆赫茲之高頻功率源供應100瓦之高頻功率至平行板電極。在以上條件下，可形成含氮且具有少量缺陷之氧氮化矽膜。
在以下條件下形成氧化矽膜或氧氮化矽膜作為氧化物絕緣膜24：抽成真空之電漿CVD設備之處理腔室中所置放的基板固持於高於或等於180℃且低於或等於280℃之溫度，較佳高於或等於200℃且低於或等於240℃之溫度，藉由引入源氣體至處理腔室，壓力大於或等於100帕且低於或等於250帕，較佳大於或等於100帕且低於或等於200帕，且將大於或等於0.17瓦/平方公分且小於或等於0.5瓦/平方公分，較佳大於或等於0.25瓦/平方公分且小於或等於0.35瓦/平方公分之高頻功率供應至處理腔室中之電極。
含矽沉積氣體及氧化氣體較佳用作氧化物絕緣膜24之源氣體。含矽沉積氣體之典型實例包括矽烷、乙矽烷、丙矽烷、及氟矽烷。氧化氣體之實例包括氧、臭氧、一氧化二氮、及二氧化氮。
具有以上功率密度之高頻功率供應至具有以上壓力之處理腔室作為氧化物絕緣膜24之膜形成條件，藉此電漿中源氣體之劣化效率有所增大，氧自由基有所增多，且源氣體之氧化得以促進；因此，相比化學計量組成，氧化物絕緣膜24中之氧含量變高。相反，在以上溫度範圍內之基板溫度下形成之膜中，矽與氧之間之鍵較弱，因此，在稍後步驟之熱處理中釋放膜中之部分氧。因此，有可能形成相比化學計量組成而含有較高比例之氧且藉由加熱釋放部分氧的氧化物絕緣膜。此外，由於氧化物絕緣膜22提供於氧化物半導體膜19a上，在形成氧化物絕緣膜24之步驟中，氧化物絕緣膜22用作氧化物半導體膜19a之保護膜。因此，可使用具有高功率密度之高頻功率來形成氧化物絕緣膜24，同時對氧化物半導體膜19a之損壞有所減少。
此處，藉由電漿CVD方法形成400nm厚之氧氮化矽膜作為氧化物絕緣膜24，在該方法中，流率為200標準毫升/分鐘之矽烷及流率為4000標準毫升/分鐘之一氧化二氮用作源氣體，處理腔室中之壓力為200帕，基板溫度為220℃，且藉由使用27.12兆赫茲之高頻功率源供應1500瓦之高頻功率至平行板電極。應注意，電漿CVD設備為如下平行板電漿CVD設備，其中電極面積為6000平方公分，且所供應功率轉化成之功率的每單位面積功率(功率密度)為0.25瓦/平方公分。
此外，當形成用作源電極及汲電極之導電膜21a與21b時，對導電膜之蝕刻損壞氧化物半導體膜19a，以使得在氧化物半導體膜19a之背面通道側(氧化物半導體膜19a之與用作閘電極之導電膜13之側相對的側)上生成氧空位。然而，藉由將相比化學計量組成而含有較高比例之氧的氧化物絕緣膜用作氧化物絕緣膜24，可藉由熱處理修補在背面通道側上生成的氧空位。藉此，氧化物半導體膜19a中所含之缺陷可有所減少，此舉改進電晶體102之可靠性。
隨後，藉由使用第四光罩之光刻製程，在氧化物絕緣膜24上形成遮罩。接著，如圖36A中所圖示，藉由使用遮罩，蝕刻氧化物絕緣膜22之部分及氧化物絕緣膜24之部分，以形成具有開口40之氧化物絕緣膜23及氧化物絕緣膜25。此後，移除遮罩。
在以上製程中，較佳藉由乾式蝕刻方法來蝕刻氧化物絕緣膜22及氧化物絕緣膜24。因此，在蝕刻處理期間，暴露氧化物半 導體膜19c至電漿；因此，氧化物半導體膜19c中之氧空位的量可有所增大。
接著，進行熱處理。通常在高於或等於150℃且低於或等於400℃，較佳高於或等於300℃且低於或等於400℃之溫度，且更佳高於或等於320℃且低於或等於370℃之溫度下進行熱處理。
電爐、RTA設備、或類似者可用於熱處理。藉由使用RTA設備，若加熱時間短，可在高於或等於基板之應變點之溫度下進行熱處理。因此，熱處理時間可有所縮短。
熱處理可在氮、氧、超乾空氣(空氣中水含量為20ppm或更小，較佳1ppm或更小，且更佳10ppb或更小)或者稀有氣體(氬、氦、或類似者)之環境中進行。氮、氧、超乾空氣或者稀有氣體之環境較佳不含氫、水、及類似者。
藉由熱處理，氧化物絕緣膜25中所含之部分氧可移動至氧化物半導體膜19a，以使得氧化物半導體膜19a中所含之氧空位的量可進一步減少。
在水、氫、或類似者進入氧化物絕緣膜23及氧化物絕緣膜25且氮化物絕緣膜26具有抵抗水、氫、或類似者之障壁性質的情況下，當稍後形成氮化物絕緣膜26且進行熱處理器時，氧化物絕緣膜23及25中所含有之水、氫、或類似者移動至氧化物半導體膜19a，以使得氧化物半導體膜19a中生成缺陷。然而，藉由熱處理，氧化物絕緣膜23及25中所含有之水、氫、或類似者可得以釋放；因此，電晶體102之電特徵之變化可得以抑制。
應注意，當在加熱氧化物絕緣膜22時在氧化物絕緣膜22上形成氧化物絕緣膜24時，氧可移動至氧化物半導體膜19a，以減少氧化物半導體膜19a中之氧空位的量；因此，並非必須進行熱處理。
可在形成氧化物絕緣膜22及24之後進行熱處理。然而，較佳在形成氧化物絕緣膜23及25之後進行熱處理，因為氧並未移動至氧化物半導體膜19c，且由於暴露氧化物半導體膜19c，氧得以自氧化物半導體膜19c釋放，隨後生成氧空位，藉此可形成具有高導電性之膜。
此處，在氮及氧之混合環境中在350℃下進行熱處理達一小時。
隨後，如圖36B中所圖示，形成氮化物絕緣膜26。
視情況而定，可藉由類似於氮化物絕緣膜15及氮化物絕緣膜16之方法來形成氮化物絕緣膜26。藉由濺鍍方法、CVD方法、或類似者來形成氮化物絕緣膜26，暴露氧化物半導體膜19c至電漿，此舉增大氧化物半導體膜19c中之氧空位的量。
氧化物半導體膜19c具有改進之導電性，且變為具導電性之氧化物半導體膜19b。當藉由電漿CVD方法形成氮化矽膜作為氮化物絕緣膜26時，氮化矽膜中所含之氫擴散至氧化物半導體膜19c；因此，氧化物半導體膜之導電性可有所增強。實施例1中所展示之具導電性之氧化物半導體膜155b之製造方法可用作具導電性之氧化物半導體膜19b之製造方法。
在藉由電漿CVD方法形成氮化矽膜作為氮化物絕緣膜26之情況下，抽成真空之電漿CVD設備之處理腔室中所置放的基板固持於較佳高於或等於300℃且低於或等於400℃之溫度，更佳高於或等於320℃且低於或等於370℃之溫度，以使得可形成密實氮化矽膜。
在形成氮化矽膜之情況下，含矽沉積氣體、氮氣、及氨較佳用作源氣體。與氮之量相比，使用少量之氨作為源氣體，藉此氨解離於電漿中，且生成活化物種。活化物種解理含矽沉積氣體中所含有之矽與氫之間的鍵以及氮分子之間的三鍵。因此，可形成具有極少缺陷之密實氮化矽膜，其中矽與氮之間的鍵有所促進且矽與氫之間的鍵較少。相比，當源氣體中之氨量大於氮量時，含矽沉積氣體之解理及氮之解理並未得以促進，以使得形成矽與氫之間的鍵留存且缺陷增多的稀疏氮化矽膜。因此，在源氣體中，氮相對氨之流動比較佳設為大於或等於5且小於或等於50，更佳大於或等於10且小於或等於50。
此處，藉由電漿CVD方法，在電漿CVD設備之處理腔室中，形成50nm厚之氮化矽膜作為氮化物絕緣膜26，在該方法中，流率為50標準毫升/分鐘之矽烷、流率為5000標準毫升/分鐘之氮、及流率為100標準毫升/分鐘之氨用作源氣體，處理腔室中之壓力為100帕，基板溫度為350℃，且藉由使用27.12兆赫茲之高頻功率源供應1000瓦之高頻功率至平行板電極。應注意，電漿CVD設備為如下平行板電漿CVD設備，其中電極面積為6000平方公分，且所供 應功率轉化成之功率的每單位面積功率(功率密度)為1.7×10-1瓦/平方公分。
接著，可進行熱處理。通常在高於或等於150℃且低於或等於400℃，較佳高於或等於300℃且低於或等於400℃，且更佳高於或等於320℃且低於或等於370℃之溫度下進行熱處理。因此，臨限電壓之逆向移位可有所減少。
接著，儘管未圖示，藉由使用第五光罩之光刻製程形成遮罩。隨後，使用遮罩來蝕刻氮化物絕緣膜15、氧化物絕緣膜16、氧化物絕緣膜23、氧化物絕緣膜25及氮化物絕緣膜26中之每一者之部分，以形成氮化物絕緣膜27以及藉以暴露與導電膜13同時形成之連接端子之部分的開口。或者，蝕刻氧化物絕緣膜23、氧化物絕緣膜25及氮化物絕緣膜26中之每一者之部分，以形成氮化物絕緣膜27以及藉以暴露與導電膜21a及21b同時形成之連接端子之部分的開口。
接著，如圖36C中所圖示，在氮化物絕緣膜27上形成稍後將成為共用電極29之導電膜28。
藉由濺鍍方法、CVD方法、蒸鍍方法、或類似者來形成導電膜28。
此外，在實施例1中展示之具導電性之氧化物半導體膜155b用作導電膜28之情況下，視情況而定，可使用具導電性之氧化物半導體膜155b之製造方法。
隨後，藉由使用第六光罩之光刻製程，在導電膜28上形成遮罩。接著，如圖37A中所圖示，藉由使用遮罩，蝕刻導電膜28 之部分，以形成共用電極29。儘管未圖示，共用電極29連接至與導電膜13同時形成之連接端子或與導電膜21a及21b同時形成之連接端子。此後，移除遮罩。
接著，如圖37B中所圖示，在氮化物絕緣膜27上形成有機絕緣膜31。視情況而定，可藉由塗層法、列印法、或類似者來形成有機絕緣膜。
在藉由塗層法來形成有機絕緣膜之情況下，暴露氮化物絕緣膜27及共用電極29之上表面所塗覆之光敏組成至光，且藉由使用第七光照之光刻製程來顯影，隨後經受熱處理。應注意，在氮化物絕緣膜27及共用電極29之上表面塗覆有光敏組成之情況下，藉由使用第七光罩之光刻製程處理非光敏組成之上表面所塗覆之光阻劑，隨後使用遮罩蝕刻非光敏組成，藉此可形成有機絕緣膜31。
經由以上製程，可製造電晶體102及電容器105。
本實施例中所描述之顯示裝置之元件基板包括與電晶體重疊之有機絕緣膜，其間提供有無機絕緣膜。因此，電晶體之可靠性可有所改進，且保持顯示品質之顯示裝置可得以製造。
本實施例之顯示裝置之元件基板配備如下共用電極：上表面具有鋸齒形狀且包括在與用作信號線之導電膜交叉之方向上延伸的條紋區域。因此，顯示裝置可具有極佳對比度。另外，具有低再新率之液晶顯示裝置中之閃爍可有所減少。
在本實施例之顯示裝置之元件基板中，用作像素電極之具導電性之氧化物半導體膜與電晶體之形成有通道區域之氧化物半導 體膜同時形成；因此，可使用六個光罩來形成電晶體102及電容器105。具導電性之氧化物半導體膜用作電容器之一個電極。共用電極用作電容器之另一電極。因此，對於形成電容器而言，並不需要用以形成另一導電膜之步驟，此舉減少製造顯示裝置之步驟數目。電容器具有透光性質。因此，電容器所佔據之面積可有所增大，且像素中之孔徑比可有所增大。此外，顯示裝置之功率消耗可有所降低。
接著，描述在第二基板342上形成之元件層。在第二基板342上形成具有彩色性質之膜(下文稱為彩色膜346)。彩色膜346用作色彩濾光器。此外，在第二基板342上形成鄰近彩色膜346之阻光膜344。阻光膜344用作黑矩陣。舉例而言，在液晶顯示裝置為單色顯示裝置之情況下，並非必須提供彩色膜346。
彩色膜346為發射特定波長範圍內之光的彩色膜。舉例而言，可使用發射紅色波長範圍內之光的紅色(R)膜、發射綠色波長範圍內之光的綠色(G)膜、及發射藍色波長範圍內之光的藍色(B)膜。
阻光膜344較佳具有阻斷特定波長範圍內之光的功能，且舉例而言，可為包括黑色顏料或類似者之金屬膜或有機絕緣膜。
在彩色膜346上形成絕緣膜348。絕緣膜348用作平坦化層或抑制彩色膜346中之雜質擴散至液晶元件側。
在絕緣膜348上形成導電膜350。使用發光導電膜來形成導電膜350。導電膜350之電位較佳與共用電極29之電位相同。換言之，較佳施加共用電位至導電膜350。
當施加用以驅動液晶分子之電壓至導電膜21b時，在導電膜21b與共用電極29之間生成電場。導電膜21b與共用電極29之間之液晶分子歸因於電場之效應而配向，因此產生閃爍。
然而，導電膜350提供為穿過液晶層320面對共用電極29，且共用電極29與導電膜350具有相同電位，藉此有可能歸因於導電膜21b與共用電極29之間之電場而抑制液晶分子在垂直於基板之方向上之配向改變。因此，區域中液晶分子之配向狀態得以穩定化。因此，閃爍可有所減少。
應注意，在導電膜350上形成配向膜352。
另外，在配向膜33與配向膜352之間形成液晶層320。藉由使用密封劑(未圖示)，將液晶層320密封在第一基板11與第二基板342之間。密封劑較佳與無機材料接觸，以便防止外部之水分及類似者進入。
可在配向膜33與352之間提供間隔件，以便保持液晶層320之厚度(亦稱為晶胞間隙)。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
<修改實例1>
圖38圖示圖33中之顯示裝置之修改實例。
在圖38之顯示裝置中，並未在無機絕緣膜30上形成有機樹脂膜，且配向膜33與無機絕緣膜30接觸。因此，用於在基板11 上形成元件層之光罩可省略，此舉簡化了配備有元件層之第一基板11之製造製程。
<修改實例2>
圖39圖示圖33中之顯示裝置之修改實例。
在圖39之顯示裝置中，在氮化物絕緣膜27上形成並未劃分之連續有機樹脂膜31a。此外，在有機樹脂膜31a上形成共用電極29。有機樹脂膜31a用作平坦化膜；因此，包括在液晶層中之液晶分子之配向的不規則性可有所降低。
<修改實例3>
圖40圖示圖33中之顯示裝置之修改實例。
圖40中之用作像素電極之導電性氧化物半導體膜19b具有縫隙。應注意，具導電性之氧化物半導體膜19b可具有梳齒狀形狀。
<修改實例4>
圖41圖示圖33中之顯示裝置之修改實例。
圖41中之共用電極29與導電膜21b重疊，其間提供有氮化物絕緣膜27。共用電極29、氮化物絕緣膜27、及導電膜21b構成電容器105b。此類結構使得電容器105b用作固持像素電極之電位的電容器，此舉增大像素中之電容。
<修改實例5>
圖42A及42B圖示圖33中之電晶體102之修改實例。
圖42A中所圖示之電晶體102d包括氧化物半導體膜19g以及一對導電膜21d及21d，該等膜藉由多音光罩形成。
藉由使用多音光罩，可形成具有複數個厚度之光阻劑遮罩。在藉由光阻劑遮罩形成氧化物半導體膜19g之後，暴露光阻劑遮罩至氧電漿或類似者，且移除部分；因此，形成用以形成一對導電膜之光阻劑遮罩。因此，用以形成氧化物半導體膜19g以及該對導電膜21d及21d之製程中之光刻步驟的數目可有所減少。
應注意，自以上描述可見，藉由多音光罩形成之氧化物半導體膜19g可部分地暴露至該對導電膜21d及21d外部。
圖42B中所圖示之電晶體102e為通道保護型電晶體。
圖42B中所圖示之電晶體102e包括形成於第一基板11上之用作閘電極之導電膜13、形成於第一基板11及導電膜13上之閘極絕緣膜14、與導電膜13重疊之氧化物半導體膜19a(其間提供有閘極絕緣膜14)、覆蓋氧化物半導體膜19a之通道區域及側表面之無機絕緣膜30a、以及在無機絕緣膜30a之開口中與氧化物半導體膜19a接觸之用作源電極及汲電極之導電膜21e及21f。
在通道保護型電晶體中，用以形成導電膜21e及21f之蝕刻並未損壞氧化物半導體膜19a，因為氧化物半導體膜19a覆蓋有無機絕緣膜30a。因此，氧化物半導體膜19a中之缺陷可有所減少。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例6)
在本實施例中，將描述作為顯示裝置之實例的以垂直配向(VA)模式驅動之液晶顯示裝置。首先，圖43中展示包括在液晶顯示裝置中之複數個像素103的俯視圖。
在圖43中，用作掃描線之導電膜13在實質上垂直於用作信號線之導電膜的方向上(圖式中之橫向方向上)延伸。用作信號線之導電膜21a在實質上垂直於用作掃描線之導電膜的方向上(圖式中之縱向方向上)延伸。用作電容器線之導電膜21e在平行於信號線的方向上延伸。應注意，用作掃描線之導電膜13電連接至掃描線驅動器電路104(參見圖31A)，且用作信號線之導電膜21a及用作電容器線之導電膜21e電連接至信號線驅動器電路106(參見圖31A)。
電晶體102提供於用作掃描線之導電膜與用作信號線之導電膜相互交叉之區域中。電晶體102包括用作閘電極之導電膜13、閘極絕緣膜(圖43中未圖示)、閘極絕緣膜上形成有通道區域之氧化物半導體膜19a/以及用作一對電極之導電膜21a及導電膜21b。導電膜13亦用作掃描線，且導電膜13與氧化物半導體膜19a重疊之區域用作電晶體102之閘電極。另外，導電膜21a亦用作信號線，且導電膜21a與氧化物半導體膜19a重疊之區域用作電晶體102之源電極或汲電極。此外，在圖43中，用作掃描線之導電膜之末端部分定位於氧 化物半導體膜19a之末端部分的外側。因此，用作掃描線之導電膜用作阻光膜，以用以阻斷來自諸如背光之光源的光。出於此原因，並無光輻照包括在電晶體中之氧化物半導體膜19a，因此電晶體之電特徵之變化可得以抑制。
另外，如在實施例5中，電晶體102包括與氧化物半導體膜19a重疊之有機絕緣膜31。有機絕緣膜31與氧化物半導體膜19a(特定而言，氧化物半導體膜19a處於導電膜21a與21b之間的區域)重疊，其間提供有無機絕緣膜(圖43中未圖示)。
在開口41中，導電膜21b電連接至用作像素電極之發光導電膜29c。
電容器105連接至用作電容器線之導電膜21e。電容器105包括形成在閘極絕緣膜上之具導電性之氧化物半導體膜19d、形成在電晶體102上之介電膜、及用作像素電極之發光導電膜29c。形成在閘極絕緣膜上之具導電性之氧化物半導體膜19d具有透光性質。亦即，電容器105發光。
由於具有透光性質，電容器105可在像素103中形成為較大(較大面積)。因此，具有高電容之半導體裝置可得以獲得，同時孔徑比可增大至通常55%或更大，較佳60%或更大。舉例而言，在諸如液晶顯示裝置之高解析度半導體裝置中，像素面積減小，因此電容器面積減小。因此，在高解析度半導體裝置中，累積於電容器中之電荷量減少。然而，由於本實施例中之電容器105具有透光性質，當電容器105提供於像素中時，像素中可獲得充分電容，且孔徑比可得以 改進。通常，電容器105可有利地用於像素密度為每吋200像素(ppi)或更大、300ppi或更大，或者500ppi或更大的高解析度顯示裝置中。
此外，根據本發明之一實施例，甚至在高解析度顯示裝置中孔徑比可得以改進，此舉使得有可能充分使用來自諸如背光之光源的光，因此顯示裝置之功率消耗可有所降低。
接著，圖44為沿圖43中之點劃線A-B及C-D截取之橫截面圖。圖43中所圖示之電晶體102為通道蝕刻型電晶體。應注意，沿點劃線A-B截取之橫截面圖中圖示通道長度方向上之電晶體102、電晶體102與用作像素電極之發光導電膜29c之間的連接部分、以及電容器105，且沿點劃線C-D截取之橫截面圖中圖示通道寬度方向上之電晶體102。
由於以VA模式驅動本實施例中所描述之液晶顯示裝置，液晶元件322包括：包括在第一基板11之元件層中用作像素電極之發光導電膜29c、包括在第二基板342之元件層中之導電膜350、以及液晶層320。
另外，圖44中之電晶體102具有類似於實施例5中之電晶體102之結構。在氮化物絕緣膜27上形成用作像素電極之發光導電膜29c，該膜連接至用作源電極及汲電極之導電膜21a及21b中之一者(此處連接至導電膜21b)。在氮化物絕緣膜27之開口41中，導電膜21b連接至用作像素電極之發光導電膜29c。
視情況而定，可使用類似於實施例5中之共用電極29之材料及方法來形成用作像素電極之發光導電膜29c。
圖44中之電容器105包括形成於氧化物絕緣膜17上之導電性氧化物半導體膜19d、氮化物絕緣膜27、以及用作像素電極之發光導電膜29c。
在本實施例中之電晶體102上，形成相互隔離之氧化物絕緣膜23及25。相互隔離之氧化物絕緣膜23及25與氧化物半導體膜19a重疊。
另外，在氮化物絕緣膜27上提供與氧化物半導體膜19a重疊之有機絕緣膜31。在電晶體102上提供與氧化物半導體膜19a重疊之有機絕緣膜31，藉此氧化物半導體膜19a之表面可形成為與有機絕緣膜31之表面分離。因此，氧化物半導體膜19a之表面不受被吸收至有機絕緣膜31之表面上的帶正電粒子之電場的影響，因此電晶體102之可靠性可有所改進。
電容器105中之具導電性之氧化物半導體膜19d不同於實施例5中之具導電性之氧化物半導體膜，且並未連接至導電膜21b。相比，具導電性之氧化物半導體膜19d與導電膜21d接觸。導電膜21d用作電容器線。可以類似於實施例5中之具導電性之氧化物半導體膜19b的方式來形成具導電性之氧化物半導體膜19d。亦即，具導電性之氧化物半導體膜19d為含有與氧化物半導體膜19a中相同金屬元素的金屬氧化物膜。此外，可藉由與實施例5中之具導電性之 氧化物半導體膜19b相同之製造方法來形成具導電性之氧化物半導體膜19d。
接著，將參閱圖45A至45C及圖46A至46C來描述用於製造圖44中之電晶體102及電容器105的方法。
在第一基板11上形成導電膜，隨後使用經由實施例5中之第一光刻製程形成之遮罩進行蝕刻，藉此在第一基板11上形成用作閘電極之導電膜13(參見圖45A)。
接著，在第一基板11及用作閘電極之導電膜13上形成氮化物絕緣膜15及氧化物絕緣膜16。接著，在氧化物絕緣膜16上形成氧化物半導體膜，隨後使用經由實施例5中之第二光刻製程形成之遮罩進行蝕刻，藉此形成氧化物半導體膜19a及19c(參見圖45B)。
接著，在氧化物絕緣膜16以及氧化物半導體膜19a及19c上形成導電膜，隨後使用經由實施例5中之第三光刻製程形成之遮罩進行蝕刻，藉此形成導電膜21a、21b及21d(參見圖45C)。此時，形成導電膜21b，以使其不與氧化物半導體膜19c接觸。形成導電膜21d，以使其與氧化物半導體膜19c接觸。
接著，在氧化物絕緣膜16、氧化物半導體膜19a及19c以及導電膜21a、21b及21d上形成氧化物絕緣膜，隨後使用經由實施例5中之第四光刻製程形成之遮罩進行蝕刻，藉此形成具有開口40之氧化物絕緣膜23及25(參見圖46A)。
接著，在氧化物絕緣膜17、氧化物半導體膜19a及19c、導電膜21a、21b及21d以及氧化物絕緣膜23及25上形成氮化 物絕緣膜，隨後使用經由實施例5中之第五光刻製程形成之遮罩進行蝕刻，藉此形成具有藉以暴露部分導電膜21b之開口41的氮化物絕緣膜27(參見圖46B)。
經由以上步驟，氧化物半導體膜19c變為具導電性之氧化物半導體膜19d。當稍後藉由電漿CVD方法形成氮化矽膜作為氮化物絕緣膜27時，氮化矽膜中所含之氫擴散至氧化物半導體膜19c；因此，具導電性之氧化物半導體膜19d可得以獲得。
接著，在導電膜21b以及氮化物絕緣膜27上形成導電膜，隨後使用經由實施例5中之第六光刻製程形成之遮罩進行蝕刻，藉此形成連接至導電膜21b之導電膜29c(參見圖46C)。
自以上可見，對於包括氧化物半導體膜之半導體裝置而言，具有改進之電特徵之半導體裝置可得以獲得。
在本實施例中所描述之半導體裝置之元件基板上，電容器之一個電極與電晶體之氧化物半導體膜同時形成。另外，用作像素電極之發光導電膜用作電容器之另一電極。因此，對於形成電容器而言，並不需要用以形成另一導電膜之步驟，此舉減少製造步驟之數目。此外，由於該對電極具有透光性質，電容器發光。因此，電容器所佔據之面積可有所增大，同時像素中之孔徑比可有所增大。
<修改實例1>
在本實施例中，將參閱圖47來描述顯示裝置，與實施例5中所描述之半導體裝置相比，藉由少量遮罩來製造本實施例中之顯示裝置。
在圖47中所圖示之顯示裝置中，藉由並不蝕刻在電晶體102上形成之氧化物絕緣膜22及氧化物絕緣膜24，遮罩數目可有所減少。另外，在氧化物膜24上形成氮化物絕緣膜27，且在氧化物絕緣膜22及24以及氮化物絕緣膜27中形成藉以暴露部分導電膜21b的開口41。在氮化物絕緣膜27上形成用作像素電極之發光導電膜29d，該膜在開口41中連接至導電膜21b。
在氧化物絕緣膜17上形成導電膜21d。由於導電膜21d與導電膜21a及21b同時形成，形成導電膜21d無需額外光罩。導電膜21d用作電容器線。亦即，電容器105a包括導電膜21d、氧化物絕緣膜22、氧化物絕緣膜24、氮化物絕緣膜27，以及用作像素電極之導電膜29d。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例7)
在本實施例中，將參閱圖48來描述與實施例5中之顯示裝置不同之顯示裝置及其製造方法。本實施例與實施例5之不同之處在於：電晶體具有不同閘電極之間提供有氧化物半導體膜的結構，亦即，雙閘極結構。應注意，不再重複描述類似於實施例5之結構。
描述包括在顯示裝置中在第一基板11上形成之元件層的特定結構。本實施例之提供在顯示裝置中之電晶體與實施例5之電晶體之不同之處在於：提供用作閘電極之導電膜29b，以與用作閘電極之導電膜13、氧化物半導體膜19a、導電膜21a及21b以及氧化物絕緣膜25中之一者的部分或整體重疊。用作閘電極之導電膜29b在開口41a及41b中連接至用作閘電極之導電膜13。
圖48中所圖示之電晶體102a為通道蝕刻型電晶體。應注意，沿點劃線A-B截取之橫截面圖圖示通道長度方向上之電晶體102a及電容器105a，且沿點劃線C-D之橫截面圖圖示通道寬度方向上之電晶體102以及用作閘電極之導電膜13與用作閘電極之導電膜29b之間之連接部分。
圖48中之電晶體102a具有雙閘極結構，且包括在第一基板11上之用作閘電極之導電膜13。另外，電晶體102a包括在第一基板11及用作閘電極之導電膜13上形成之氮化物絕緣膜15、在氮化物絕緣膜15上形成之氧化物絕緣膜17、與用作閘電極之導電膜13重疊之氧化物半導體膜19a(其間提供有氮化物絕緣膜15及氧化物絕緣膜17)，以及與氧化物半導體膜19a接觸之用作源電極及汲電極之導電膜21a及21b。此外，在氧化物絕緣膜17、氧化物半導體膜19a、用作源電極及汲電極之導電膜21a及21b上形成氧化物絕緣膜23，且在氧化物絕緣膜23上形成氧化物絕緣膜25。在氮化物絕緣膜15、氧化物絕緣膜23、氧化物絕緣膜25以及導電膜21b上形成氮化物絕緣膜27。在氧化物絕緣膜17上形成具導電性之氧化物半導體膜19b。具 導電性之氧化物半導體膜19b連接至用作源電極及汲電極之導電膜21a及21b中之一者，此處，連接至導電膜21b。在氮化物絕緣膜27上形成用作閘電極之共用電極29及導電膜29b。
如沿線C-D之橫截面圖中所圖示，用作閘電極之導電膜29b在氮化物絕緣膜15、氧化物絕緣膜17、氧化物絕緣膜23及25，以及氮化物絕緣膜27中所提供之開口41a及41b中連接至用作閘電極之導電膜13。亦即，用作閘電極之導電膜13與用作閘電極之導電膜29b具有相同電位。
因此，藉由施加相同電位之電壓至電晶體102a之每一閘電極，初始特徵之變化可有所減少，且電晶體102a在GBT應力測試之後的劣化以及不同汲極電壓下通態電流之上升電壓的改變可得以抑制。另外，氧化物半導體膜19a中載子流動之區域在膜厚度方向上變大，因此載子移動量增大。因此，電晶體102a之通態電流增大，且場效行動性通常增大為大於或等於20平方公分/伏‧秒。
在本實施例中，在電晶體102a上形成氧化物絕緣膜23及25。氧化物絕緣膜23及25與氧化物半導體膜19a重疊。在通道寬度方向上之橫截面圖中，氧化物絕緣膜23及25之末端部分定位於氧化物半導體膜19a之末端部分的外側。此外，在圖48之通道寬度方向上，用作閘電極之導電膜29b定位於氧化物絕緣膜23及25之末端部分。
藉由蝕刻或類似者處理之氧化物絕緣膜之末端部分被處理損壞，從而包括缺陷，且亦受到雜質或類似者之污染。因此，藉由 施加應力，諸如電場，易於活化氧化物絕緣膜之末端部分，藉此易於變為n型(具有低電阻)。因此，與用作閘電極之導電膜13重疊之氧化物半導體膜19a之末端部分易於變為n型。當變為n型之末端部分提供於用作源電極及汲電極之導電膜21a及21b之間時，n型區域用作載子路徑，從而生成寄生通道。然而，如沿線C-D之橫截面圖中所圖示，當在通道寬度方向上用作閘電極之導電膜29b面對氧化物半導體膜19a之側表面(其間提供有氧化物絕緣膜23及25)時，由於用作閘電極之導電膜29b的電場，氧化物半導體膜19a之側表面上或包括側表面及側表面附近之區域中之寄生通道的生成得以抑制。因此，電晶體具有極佳電特徵，諸如臨限電壓下汲極電流之尖銳增長。
在本實施例中所描述之顯示裝置之元件基板上，用作像素電極之導電性氧化物半導體膜與電晶體之氧化物半導體膜同時形成。具導電性之氧化物半導體膜亦用作電容器之電極中之一者。共用電極亦用作電容器之電極中之另一者。因此，對於形成電容器而言，並不需要用以形成另一導電膜之步驟，此舉可減少製造步驟之數目。此外，由於電容器具有透光性質，電容器所佔據之面積可有所增大，同時像素中之孔徑比可有所增大。
下文將描述電晶體102a之詳情。應注意，不再重複描述與實施例5中之組件具有相同元件符號的組件。
可使用類似於實施例5中之共用電極29之材料來形成用作閘電極之導電膜29b。
接著，將參閱圖34A至34D、圖35A至35C、圖36A至36C以及圖49A至49C來描述用於製造圖48中之電晶體102a及電容器105a的方法。
如在實施例5中，經由圖34A至34D、圖35A至35C以及圖36A中所圖示之步驟，可在第一基板11上形成用作閘電極之導電膜13、氮化物絕緣膜15、氧化物絕緣膜16、氧化物半導體膜19a、具導電性之氧化物半導體膜19b、用作源電極及汲電極之導電膜21a及21b、氧化物絕緣膜22、氧化物絕緣膜24以及氮化物絕緣膜26。在此等步驟中，進行使用第一光罩至第四光罩之光刻製程。
接著，經由使用第五光罩之光刻製程，在氮化物絕緣膜26上形成遮罩，隨後使用遮罩來蝕刻氮化物絕緣膜26之部分；因此，如圖49A中所圖示，形成具有開口41a及41b之氮化物絕緣膜27。
接著，如圖49B中所圖示，在用作閘電極之導電膜13上及氮化物絕緣膜27上形成將成為共用電極29之導電膜28及用作閘電極之導電膜29b。
隨後，藉由使用第六光罩之光刻製程，在導電膜28上形成遮罩。接著，如圖49C中所圖示，使用遮罩來蝕刻導電膜28，以便形成共用電極29及用作閘電極之導電膜29b。此後，移除遮罩。
經由以上製程，可在製造電晶體102a的同時製造電容器105a。
在本實施例中所描述之電晶體之通道寬度方向上，用作閘電極之導電膜29b面對氧化物半導體膜19a之側表面，其間提供有氧化物絕緣膜23及25。因此，由於用作閘電極之導電膜29b的電場，氧化物半導體膜19a之側表面上或包括側表面及側表面附近之區域中之寄生通道的生成得以抑制。因此，電晶體具有極佳電特徵，諸如臨限電壓下汲極電流之尖銳增長。
本實施例中之顯示裝置之元件基板配備共用電極，該共用電極包括在與信號線交叉之方向上延伸的條紋區域。因此，顯示裝置可具有極佳對比度。
在本實施例中所描述之顯示裝置之元件基板上，用作像素電極之具導電性之氧化物半導體膜與電晶體之氧化物半導體膜同時形成。具導電性之氧化物半導體膜用作電容器之一個電極。共用電極亦用作電容器之另一電極。因此，對於形成電容器而言，並不需要用以形成另一導電膜之步驟，此舉可減少製造步驟之數目。此外，由於電容器具有透光性質，電容器所佔據之面積可有所增大，同時像素中之孔徑比可有所增大。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例8)
在本實施例中，將參閱圖式來描述包括如下電晶體之顯示裝置：與以上實施例相比，氧化物半導體膜中之缺陷數目可進一步 減小。本實施例中之電晶體與實施例5至7中之電晶體之不同之處在於：提供包括複數個氧化物半導體膜之多層膜。此處，將使用實施例5中之電晶體來描述詳情。
圖50A及50B各自展示包括在顯示裝置中之元件基板的橫截面圖。圖50A及50B為沿圖32中之點劃線A-B及C-D截取之橫截面圖。
圖50A中之電晶體102b包括與用作閘電極之導電膜13重疊之多層膜37a(其間提供有氮化物絕緣膜15及氧化物絕緣膜17)、與多層膜37a接觸之用作源電極及汲電極之導電膜21a及21b。在氮化物絕緣膜15、氧化物絕緣膜17、多層膜37a以及用作源電極及汲電極之導電膜21a及21b上形成氧化物絕緣膜23、氧化物絕緣膜25以及氮化物絕緣膜27。
圖50A中之電容器105b包括氧化物絕緣膜17上之多層膜37b、與多層膜37b接觸之氮化物絕緣膜27，以及與氮化物絕緣膜27接觸之共用電極29。多層膜37b用作像素電極。
在本實施例中所描述之電晶體102b中，多層膜37a包括氧化物半導體膜19a及氧化物半導體膜39a。亦即，多層膜37a具有雙層結構。此外，氧化物半導體膜19a之部分用作通道區域。此外，氧化物絕緣膜23形成為與多層膜37a接觸，且氧化物絕緣膜25形成為與氧化物絕緣膜23接觸。亦即，在氧化物半導體膜19a與氧化物絕緣膜23之間提供氧化物半導體膜39a。
氧化物半導體膜39a為含有構成氧化物半導體膜19a之一或多個元素的氧化物膜。因此，氧化物半導體膜19a與39a之間之界面處不可能發生界面散射。因此，電晶體可具有高場效行動性，因為在界面處載子之移動並未受阻。
氧化物半導體膜39a通常為In-Ga氧化物膜、In-Zn氧化物膜或In-M-Zn氧化物膜(M代表Al、Ga、Y、Zr、Sn、La、Ce、或Nd)。相比氧化物半導體膜19a之導電帶底部之能量，氧化物半導體膜39a之導電帶底部之能量更靠近真空能階，且氧化物半導體膜39a之導電帶底部之能量與氧化物半導體膜19a之導電帶底部之能量之間之差值通常為0.05電子伏特或更大、0.07電子伏特或更大、0.1電子伏特或更大，或0.15電子伏特或更大中之任何者，以及2電子伏特或更小、1電子伏特或更小、0.5電子伏特或更小，或0.4電子伏特或更小中之任何者。亦即，氧化物半導體膜39a之電子親和性與氧化物半導體膜19a之電子親和性之間之差值為0.05電子伏特或更大、0.07電子伏特或更大、0.1電子伏特或更大，或0.15電子伏特或更大中之任何者，以及2電子伏特或更小、1電子伏特或更小、0.5電子伏特或更小，或0.4電子伏特或更小中之任何者。
氧化物半導體膜39a較佳含有In，因為載子行動性(電子行動性)可有所增大。
當相比以原子比計之In之量，氧化物半導體膜39a含有更大量之以原子比計之Al、Ga、Y、Zr、Sn、La、Ce、或Nd時，可獲得以下效應中之任何者：(1)氧化物半導體膜39a之能量間隙變 寬；(2)氧化物半導體膜39a之電子親和性有所下降；(3)來自外部之雜質之散射有所減少；(4)相比氧化物半導體膜19a，絕緣性質增強；以及(5)因為Ga、Y、Zr、Sn、La、Ce、或Nd為強烈結合至氧之金屬，不可能產生氧空位。
在氧化物半導體膜39a為In-M-Zn氧化物膜之情況下，當In與M之總和假定為以原子計100%時，In與M之比例較佳如下：In之原子百分比小於以原子計50%，且M之原子百分比大於以原子計50%；更佳地，In之原子百分比小於以原子計25%，且M之原子百分比大於以原子計75%。
此外，在氧化物半導體膜19a及39a中之每一者為In-M-Zn氧化物膜(M代表Al、Ga、Y、Zr、Sn、La、Ce、或Nd)之情況下，氧化物半導體膜39a中M原子之比例高於氧化物半導體膜19a中M原子之比例。作為典型實例，氧化物半導體膜39a中M之比例高於氧化物半導體膜19a中M之比例1.5倍或更大，較佳2倍或更大，且更佳3倍或更大。
此外，在氧化物半導體膜19a及氧化物半導體膜39a中之每一者為In-M-Zn氧化物膜(M代表Al、Ga、Y、Zr、Sn、La、Ce、或Nd)之情況下，當氧化物半導體膜39a中滿足In：M：Zn=x 1 ：y 1 ：z 1 [原子比]且氧化物半導體膜19a中滿足In：M：Zn=x 2 ：y 2 ：z 2 [原子比]時，y 1 /x 1 高於y 2 /x 2 。較佳地，y 1 /x 1 高於y 2 /x 2 1.5倍或更大。更佳地，y 1 /x 1 高於y 2 /x 2 2倍或更大。再更佳地，y 1 /x 1 高於y 2 /x 2 3倍或更大。
在氧化物半導體膜19a為In-M-Zn氧化物膜(M為Al、Ga、Y、Zr、Sn、La、Ce、或Nd)且金屬元素之原子比為In：M：Zn=x 1 ：y 1 ：z 1 之靶材用於形成氧化物半導體膜19a之情況下，x 1 /y 1 較佳大於或等於1/3且小於或等於6，更佳大於或等於1且小於或等於6，且z 1 /y 1 較佳大於或等於1/3且小於或等於6，更佳大於或等於1且小於或等於6。應注意，當z 1 /y 1 大於或等於1且小於或等於6時，CAAC-OS膜易於用作氧化物半導體膜19a。靶材之金屬元素之原子比之典型實例為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2以及In：M：Zn=3：1：2。
在氧化物半導體膜39a為In-M-Zn氧化物膜(M為Al、Ga、Y、Zr、Sn、La、Ce、或Nd)且金屬元素之原子比為In：M：Zn=x 2 ：y 2 ：z 2 之靶材用於形成氧化物半導體膜39a之情況下，x 2 /y 2 較佳小於x 1 /y 1 ，且z 2 /y 2 較佳大於或等於1/3且小於或等於6，更佳大於或等於1且小於或等於6。應注意，當z 2 /y 2 大於或等於1且小於或等於6時，CAAC-OS膜易於用作氧化物半導體膜39a。靶材之金屬元素之原子比之典型實例為In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8以及In：M：Zn=1：6：8。
應注意，氧化物半導體膜19a及39a中之每一者中每一金屬元素以原子比計之比例的誤差範圍為以上原子比之±40%以內。
氧化物半導體膜39a亦用作減輕稍後形成氧化物絕緣膜25時對氧化物半導體膜19a之損壞的膜。
氧化物半導體膜39a之厚度大於或等於3nm且小於或等於100nm，較佳大於或等於3nm且小於或等於50nm。
此外，視情況而定，氧化物半導體膜39a可具有氧化物半導體膜19a之晶體結構。
應注意，氧化物半導體膜19a及39a可各自為包括以下各者中之兩者或兩者以上的混合膜：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域，以及具有單晶結構之區域。舉例而言，在一些情況下，混合膜具有包括以下各者中之兩者或兩者以上的單層結構：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域，以及具有單晶結構之區域。此外，在一些情況下，混合膜具有由以下區域中之兩者或兩者以上堆疊而成之疊層結構：具有非晶結構之區域、具有微晶結構之區域、具有多晶結構之區域、CAAC-OS區域，以及具有單晶結構之區域。
此處，在氧化物半導體膜19a與氧化物絕緣膜23之間形成氧化物半導體膜39a。因此，若由於雜質及缺陷，氧化物半導體膜39a與氧化物絕緣膜23之間形成載子陷阱，在氧化物半導體膜19a中流動之電子不可能被載子陷阱捕獲，因為載子陷阱與氧化物半導體膜19a之間有距離。因此，電晶體之通態電流的量可有所增大，且場效行動性可有所增大。當載子陷阱捕獲電子時，電子變為負固定電 荷。因此，電晶體之臨限電壓有所改變。然而，由於氧化物半導體膜19a與載子陷阱之間有距離，載子陷阱對電子之捕獲可有所減少，因此，臨限電壓之改變量可有所減少。
來自外部之雜質可被氧化物半導體膜39a阻斷，因此，自外部轉移至氧化物半導體膜19a之雜質的量可有所減少。此外，不可能在氧化物半導體膜39a中產生氧空位。因此，氧化物半導體膜19a中之雜質濃度及氧空位之數目可有所減少。
應注意，並非簡單地堆疊每一膜來形成氧化物半導體膜19a及39a，而是形成為具有連續接合(此處，特定而言，導電帶之底部之能量在每一膜之間連續改變的結構)。換言之，提供如下疊層結構：其中不存在在膜之間之界面處形成諸如陷阱中心或再組合中心之缺陷等級的雜質。若所堆疊之氧化物半導體膜19a及39a之間存在雜質，則能量帶之連續性被損壞，且載子在界面處被捕獲或再組合，隨後消失。
為了形成此類連續能量帶，有必要藉由使用包括載入鎖定腔室之多腔室沉積設備(濺鍍設備)而連續地形成膜而並不暴露至空氣。較佳藉由諸如低溫泵之吸附真空抽氣泵來排空濺鍍設備中之每一腔室，以成為高真空狀態(至約5×10-7帕至1×10-4帕之程度)，以便盡可能移除作為氧化物半導體膜之雜質的水或類似者。或者，較佳組合使用渦輪分子泵及冷阱，以便防止氣體回流，尤其自排氣系統至腔室內部之含碳或氫氣體。
如在圖50B中之電晶體102c中，可替代多層膜37a而提供多層膜38a。
另外，如在圖50B中之電容器105c中，可替代多層膜37a而提供多層膜38a。
多層膜38a包括氧化物半導體膜49a、氧化物半導體膜19a以及氧化物半導體膜39a。亦即，多層膜38a具有三層結構。此外，氧化物半導體膜19a用作通道區域。
可使用類似於氧化物半導體膜39a之材料及形成方法來形成氧化物半導體膜49a。
多層膜38b包括具導電性之氧化物半導體膜49b、具導電性之氧化物半導體膜19f以及具導電性之氧化物半導體膜39b。換言之，多層膜38b具有三層結構。多層膜38b用作像素電極。
視情況而定，可使用類似於具導電性之氧化物半導體膜之材料及形成方法來形成氧化物半導體膜19f。視情況而定，可使用類似於氧化物半導體膜39b之材料及形成方法來形成氧化物半導體膜49b。
另外，氧化物絕緣膜17與氧化物半導體膜49a相互接觸。亦即，在氧化物絕緣膜17與氧化物半導體膜19a之間提供氧化物半導體膜49a。
多層膜38a與氧化物絕緣膜23相互接觸。另外，氧化物半導體膜39a與氧化物絕緣膜23相互接觸。亦即，在氧化物半導體膜19a與氧化物絕緣膜23之間提供氧化物半導體膜39a。
氧化物半導體膜49a之厚度較佳小於氧化物半導體膜19a之厚度。當氧化物半導體膜49a之厚度大於或等於1nm且小於或等於5nm，較佳大於或等於1nm且小於或等於3nm時，電晶體之臨限電壓之改變量可有所降低。
在本實施例中所描述之電晶體中，在氧化物半導體膜19a與氧化物絕緣膜23之間提供氧化物半導體膜39a。因此，若由於雜質及缺陷，氧化物半導體膜39a與氧化物絕緣膜23之間形成載子陷阱，在氧化物半導體膜19a中流動之電子不可能被載子陷阱捕獲，因為載子陷阱與氧化物半導體膜19a之間有距離。因此，電晶體之通態電流的量可有所增大，且場效行動性可有所增大。當載子陷阱捕獲電子時，電子變為負固定電荷。因此，電晶體之臨限電壓有所改變。然而，由於氧化物半導體膜19a與載子陷阱之間有距離，載子陷阱對電子之捕獲可有所減少，因此，臨限電壓之改變量可有所減少。
來自外部之雜質可被氧化物半導體膜39a阻斷，因此，自外部轉移至氧化物半導體膜19a之雜質的量可有所減少。此外，不可能在氧化物半導體膜39a中產生氧空位。因此，氧化物半導體膜19a中之雜質濃度及氧空位之數目可有所減少。
此外，在氧化物絕緣膜17與氧化物半導體膜19a之間提供氧化物半導體膜49a，且在氧化物半導體膜19a與氧化物絕緣膜23之間提供氧化物半導體膜39a。因此，有可能降低氧化物半導體膜49a與氧化物半導體膜19a之間之界面附近矽或碳之濃度、氧化物半導體膜19a中矽或碳之濃度，或氧化物半導體膜39a與氧化物半導體 膜19a之間之界面附近矽或碳之濃度。因此，在多層膜38a中，自穩恆光生電流法導出之吸收係數低於1×10-3/公分，較佳低於1×10-4/公分，因此定位能階之密度極低。
具有此類結構之電晶體102c在包括氧化物半導體膜19a之多層膜38a中包括極少缺陷；因此，電晶體之電特徵可有所改進，通態電流通常可有所增大，且場效行動性可有所改進。此外，在BT應力測試及作為應力測試之實例的BT光應力測試中，臨限電壓之改變量很小，從而提供高可靠性。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例9)
在本實施例中，將參閱圖51及52來描述配備在實施例5至8中之第一基板11上形成之元件層之部分的發光裝置。應注意，此處使用實施例5及6中所描述之元件層之部分；然而，視情況而定，發光裝置中可使用具有另一結構之元件層。
除了在實施例5中圖33中所圖示之第一基板11上形成之元件層，圖51中之發光裝置包括在無機絕緣膜30上提供之絕緣膜371、在無機絕緣膜30、具導電性之氧化物半導體膜19b以及絕緣膜371上提供之EL層373，以及在EL層373及絕緣膜371上提供之導電膜375。具導電性之氧化物半導體膜19b、EL層373以及導電膜375構成發光元件370a。
除了在實施例6中圖44中所圖示之第一基板11上形成之元件層，圖52中之發光裝置包括在無機絕緣膜30及發光導電膜29c上提供之絕緣膜371、在無機絕緣膜30及發光導電膜29c上上提供之EL層373，以及在EL層373及絕緣膜371上提供之導電膜375。發光導電膜29c、EL層373以及導電膜375構成發光元件370b。
在本實施例中之發光裝置之元件基板上，用作像素電極之具導電性之氧化物半導體膜與電晶體之氧化物半導體膜同時形成。因此，相比習知方法，可以較少步驟製造發光裝置。
或者，在本實施例中之發光裝置之元件基板上，用作電容器之電極之具導電性之氧化物半導體膜與電晶體之氧化物半導體膜同時形成。具導電性之氧化物半導體膜用作電容器之電極。因此，對於形成電容器而言，並不需要用以形成另一導電膜之步驟，從而減少發光裝置之製造步驟之數目。使用用作像素電極之發光導電膜來形成電容器之另一電極。因此，電容器具有透光性質。因此，電容器所佔據之面積可有所增大，同時像素中之孔徑比可有所增大。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例10)
本實施例中所描述之實施例可應用至包括在以上實施例中所描述之顯示裝置中之電晶體中的氧化物半導體膜。
<氧化物半導體之結構>
下文將描述氧化物半導體之結構。
將氧化物半導體分類為單晶氧化物半導體及非單晶氧化物半導體。非單晶氧化物半導體之實例包括c-軸配向型晶體氧化物半導體(CAAC-OS)、多晶氧化物半導體、微晶氧化物半導體、及非晶氧化物半導體。
自另一觀點，將氧化物半導體分類為非晶氧化物半導體及晶體氧化物半導體。晶體氧化物半導體之實例包括單晶氧化物半導體、CAAC-OS、多晶氧化物半導體、及微晶氧化物半導體。
<CAAC-OS>
首先描述CAAC-OS。應注意，CAAC-OS可稱為包括c-軸配向型nm晶體(CANC)之氧化物半導體。
CAAC-OS為具有複數個c-軸配向型晶體部(亦稱為丸片)之氧化物半導體中之一者。
在明場影像之組合分析影像(亦稱為高解析度TEM影像)及CAAC-OS之繞射圖案(使用透射電子顯微鏡(TEM)獲得)中，可觀測到複數個丸片。然而，在高解析度TEM影像中，並未清晰觀測到丸片之間之邊界，亦即，晶粒邊界。因此，在CAAC-OS中，歸因於晶粒邊界之電子行動性之減少不可能發生。
下文描述藉由TEM觀測到之CAAC-OS。圖72A展示自實質上平行於樣本表面之方向上觀測到之CAAC-OS的橫截面之高解析度TEM影像。藉由球面像差校正器函數獲得高解析度TEM影像。特定而言，藉由球面像差校正器函數獲得之高解析度TEM影像稱為Cs-校正型高解析度TEM影像。舉例而言，可藉由JEOL公司製造之原子解析度分析電子顯微鏡JEM-ARM200F獲得Cs-校正型高解析度TEM影像。
圖72B為圖72A中之區域(1)的放大Cs-校正型高解析度TEM影像。圖72B展示金屬原子在丸片中以分層方式布布置。每一金屬原子層具有反映上面形成有CAAC-OS之表面(下文稱為形成表面)或CAAC-OS之頂表面之不均勻性的配置，且每一金屬原子層平行於CAAC-OS之形成表面或頂表面而布布置。
如圖72B中所展示，CAAC-OS具有特徵原子布布置。圖72C中之輔助線表示特徵原子布布置。圖72B及72C證明，丸片之尺寸近似1nm至3nm，且丸片之傾斜所引起之空間尺寸近似0.8nm。因此，。丸片亦可稱為nm晶體(nc)。
因此，根據Cs-校正型高解析度TEM影像，藉由堆疊磚塊或方塊(圖72D)之此類結構來圖示基板5120上之CAAC-OS之丸片5100的示意布布置。如圖72C中觀測到之丸片有所傾斜之部分對應於圖72D中之區域5161。
圖73A展示自實質上垂直於樣本表面之方向上觀測到之CAAC-OS的平面之Cs-校正型高解析度TEM影像。圖73B、73C 及73D分別為圖73A中之區域(1)、(2)及(3)之放大Cs-校正型高解析度TEM影像。圖73B、73C及73D指示金屬原子在丸片中以三角形、四邊形或六邊形配置而布布置。然而，不同丸片之間之金屬原子之布布置不具規則性。
接著，描述藉由X射線繞射(XRD)分析之CAAC-OS。舉例而言，當藉由面外方法分析包括InGaZnO4晶體之CAAC-OS的結構時，如圖74A中所展示，約31°之繞射角(2θ)處出現峰值。自InGaZnO4晶體之(009)平面導出此峰值，此指示CAAC-OS中之InGaZnO4晶體具有c-軸配向，且在實質上垂直於CAAC-OS之形成表面或頂表面之方向上配向c-軸。
應注意，在藉由面外方法之CAAC-OS之結構分析中，除了在約31°之2θ處之峰值，當2θ為約36°時，亦可能會出現另一峰值。約36°之2θ處之峰值指示，CAAC-OS之部分包括不具有c-軸配向之晶體。較佳地，在藉由面外方法分析之CAAC-OS中，當2θ為約31°時出現峰值，且當2θ為約36°時不出現峰值。
另一方面，在藉由面內方法(X射線在實質上垂直於c-軸之方向上入射至樣本)之CAAC-OS之結構分析中，當2θ為約56°時出現峰值。此峰值歸屬於InGaZnO4晶體之(HO)平面。在CAAC-OS之情況下，當藉由固定在約56°之2θ及藉由將樣本表面之法線向量用作軸(φ軸)旋轉之樣本來進行分析(φ掃描)時，如圖74B中所展示，並未清晰觀測到峰值。相反，在InGaZnO4之單晶氧化物半導體之情況下，當藉由固定在約56°之2θ進行φ掃描時，如圖 74C中所展示，觀測到自等效於(110)平面之晶體平面導出六個峰值。因此，使用XRD之結構分析展示，在CAAC-OS中a-軸與b-軸之方向有所不同。
接著，描述藉由電子繞射分析之CAAC-OS。舉例而言，當探針直徑為300nm之電子束在平行於樣本表面之方向上入射至包括InGaZnO4之CAAC-OS時，可獲得圖75A中所展示之繞射圖案(亦稱為選定面積型透射電子繞射圖案)。在此繞射圖案中，包括自InGaZnO4晶體之(009)平面導出之斑點。因此，電子繞射亦指示，包括在CAAC-OS中之丸片具有c-軸配向，且在實質上垂直於CAAC-OS之形成表面或頂表面之方向上配向c-軸。同時，圖75B展示以如下方式獲得之繞射圖案：探針直徑為300nm之電子束在垂直於樣本表面之方向上入射至相同樣本。如圖75B中所展示，觀測到環狀繞射圖案。因此，電子繞射亦指示，包括在CAAC-OS中之丸片之a-軸與b-軸並不具有規則配向。圖75B中之第一環視為自InGaZnO4晶體之(010)平面、(100)平面及類似者導出。圖75B中之第二環視為自(110)平面及類似者導出。
此外，CAAC-OS為具有缺陷狀態之低密度的氧化物半導體。舉例而言，氧化物半導體中之缺陷為歸因於雜質及氧空位之缺陷。因此，CAAC-OS可視為具有低雜質濃度之氧化物半導體，或具有少量氧空位之氧化物半導體。
氧化物半導體中所含之雜質可用作載子陷阱或載子生成源。此外，氧化物半導體中所含之氧空位在氫被捕獲於其中時用作載子陷阱或載子生成源。
應注意，雜質意指氧化物半導體之除主成分以外之元素，諸如，氫、碳、矽、或過渡金屬元素。舉例而言，相比包括在氧化物半導體中之金屬元素具有針對氧之較強結合強度的元素(特定而言，矽或類似者)自氧化物半導體提取氧，此舉導致氧化物半導體之原子布布置失序以及結晶度降低。諸如鐵或鎳、氬、氧化碳、或類似者之重金屬具有大原子半徑(或分子半徑)，因此干擾氧化物半導體之原子布布置且降低結晶度。
具有缺陷狀態之低密度(少量氧空位)的氧化物半導體可具有低載子密度。此類氧化物半導體稱為高度純化本質或實質上高度純化本質氧化物半導體。CAAC-OS具有低雜質濃度及缺陷狀態之低密度。亦即，CAAC-OS有可能為高度純化本質或實質上高度純化本質氧化物半導體。因此，包括CAAC-OS之電晶體極少具有負臨限電壓(極少常開)。高度純化本質或實質上高度純化本質氧化物半導體具有極少載子陷阱。氧化物半導體中被載子陷阱捕獲之電荷的釋放耗費長時間。所捕獲之電荷可充當固定電荷。因此，包括具有高雜質濃度及陷狀態之高密度之氧化物半導體的電晶體可能具有不穩定之電特徵。然而，包括CAAC-OS之電晶體在電特徵上具有小幅變化且具有高可靠性。
由於CAAC-OS具有缺陷狀態之低密度，光輻照或類似者所生成之載體不可能在缺陷狀態下被捕獲。因此，在使用CAAC-OS之電晶體中，電特徵歸因於可見光或紫外光之輻照之改變很小。
<微晶氧化物半導體>
接著，將描述微晶氧化物半導體。
微晶氧化物半導體具有觀測到晶體部之區域及在高解析度TEM影像中並未清晰觀測到晶體部的區域。在大多數情況下，包括在微晶氧化物半導體中之晶體部的尺寸大於或等於1nm且小於或等於100nm，或大於或等於1nm且小於或等於10nm。特定而言，包括nm晶體(nc)之氧化物半導體稱為nm晶氧化物半導體(nc-OS)，其中nm晶體為尺寸大於或等於1nm且小於或等於10nm，或尺寸大於或等於1nm且小於或等於3nm的微晶。舉例而言，在nc-OS之高解析度TEM影像中，在一些情況下並未清晰觀測晶粒邊界。應注意，nm晶體之原點有可能與CAAC-OS之丸片之原點相同。因此，在以下描述中，nc-OS之晶體部可稱為丸片。
在nc-OS中，顯微區域(例如，尺寸大於或等於1nm且小於或等於10nm的區域，特定而言，尺寸大於或等於1nm且小於或等於3nm的區域)具有週期性原子布布置。在nc-OS中不同丸片之間之晶體定向不具規則性。因此，整體膜之定向並無次序。因此，視分析方法，nc-OS無法與非晶氧化物半導體相區分。舉例而言，當nc-OS經受藉由面外方法使用直徑大於丸片尺寸之X射線的 XRD設備之結構分析時，展示晶體平面之峰值並未出現。此外，當nc-OS經受使用探針直徑(50nm或更大)大於丸片尺寸之電子束(該電子束亦稱為選定面積型電子繞射)的電子繞射時，觀測到類似暈圖案之繞射圖案。同時，當施加探針直徑接近或小於丸片尺寸的電子束時，nc-OS之nm束電子繞射圖案中出現斑點。此外，在nc-OS之nm束電子繞射圖案中，在一些情況下展示具高亮度之呈圓形(環形)圖案的區域。又，在nc-OS之nm束電子繞射圖案中，在一些情況下以環狀區域展示複數個斑點。
如上文所提及，由於丸片(nm晶體)之間之晶體定向不具規則性，nc-OS亦可稱為包括隨機配向型nm晶體(RANC)的氧化物半導體或包括非配向型nm晶體(NANC)的氧化物半導體。
相比非晶氧化物半導體，nc-OS為具有高規則性之氧化物半導體。因此，相比非晶氧化物半導體，nc-OS有可能具有缺陷狀態之較低密度。應注意，在nc-OS中不同丸片之間之晶體定向不具規則性。因此，相比CAAC-OS，nc-OS具有缺陷狀態之較高密度。
<非晶氧化物半導體>
接著，將描述非晶氧化物半導體。
非晶氧化物半導體為具無序原子布布置且不具晶體部的氧化物半導體，其實例為以非晶狀態存在為石英之氧化物半導體。
在非晶氧化物半導體之高解析度TEM影像中，無法找到晶體部。
當非晶氧化物半導體經受藉由面外方法使用XRD設備之結構分析時，展示晶體平面之峰值並未出現。當非晶氧化物半導體經受電子繞射時，觀測到暈圖案。此外，當非晶氧化物半導體經受nm束電子繞射時，未觀測到斑點，且僅出現暈圖案。
非晶結構具有多種理解。舉例而言，原子布布置完全無序之結構稱為完全非晶結構。同時，最近相鄰原子距離或第二最近原子距離以內有序但長程範圍內無序之結構亦稱為非晶結構。因此，只要原子布布置中存在甚至可略程度之排序，最嚴格定義即不允許此類氧化物半導體稱為非晶氧化物半導體。至少具長期有序之氧化物半導體無法稱為非晶氧化物半導體。因此，舉例而言，由於晶體部之存在，CAAC-OS及nc-OS無法稱為非晶氧化物半導體或完全非晶氧化物半導體。
<非晶狀氧化物半導體>
應注意，氧化物半導體可具有介於nc-OS與非晶氧化物半導體之間之結構。特定而言，具有此類結構之氧化物半導體稱為非晶狀氧化物半導體(非晶狀OS)。
在非晶狀OS之高解析度TEM影像中，可觀測到空隙。此外，在高解析度TEM影像中，存在清晰觀測到晶體部之區域及並未觀測到晶體部之區域。
非晶狀OS具有不穩定結構，因為非晶狀OS包括空隙。為了證實與CAAC-OS及nc-OS相比，非晶狀OS具有不穩定結構，下文描述電子輻照所引起之結構的改變。
製備非晶狀OS(樣本A)、nc-OS(樣本B)以及CAAC-OS(樣本C)作為經受電子輻照之樣本。樣本中之每一者皆為In-Ga-Zn氧化物。
首先，獲得每一樣本之高解析度橫截面TEM影像。高解析度橫截面TEM影像展示所有樣本具有晶體部。
應注意，如下判定何部分視為晶體部。已知InGaZnO4晶體之單位晶胞具有在c-軸方向上堆疊九層的結構，該等九層中包括三層In-O及六層Ga-Zn-O。相鄰層之間的距離等效於(009)平面上之晶格間隔(亦稱為d值)。基於晶體結構分析，該值計算為0.29nm。因此，晶格條紋之間之晶格間隔大於或等於0.28nm且小於或等於0.30nm的部分視為InGaZnO4之晶體部。晶格條紋中之每一者對應於InGaZnO4晶體之a-b平面。
圖76展示每一樣本中晶體部(22點至45點處)的平均尺寸。應注意，晶體部尺寸對應於晶格邊緣之長度。圖76指示非晶狀OS中之晶體部尺寸隨著累積電子劑量之增大而增大。特定而言，如圖76中之(1)所展示，TEM觀測之起始處近似1.2nm之晶體部(亦稱為初始核)生長至4.2×108 e-/平方nm之累積電子劑量時近似2.6nm之尺寸。相反，nc-OS及CAAC-OS中之晶體部尺寸展示自電子輻照之起始至4.2×108 e-/平方nm之累積電子劑量的小幅改變。特 定而言，如圖76中之(2)及(3)所展示，nc-OS及CAAC-OS中之平均晶體尺寸分別近似1.4nm及2.1nm，而不考慮累積電子劑量。
如以上所描述，非晶狀OS中之晶體部尺寸的生長由電子輻照誘發。相反，在nc-OS及CAAC-OS中，晶體部尺寸的生長幾乎不由電子輻照誘發。此指示與nc-OS及CAAC-OS相比，非晶狀OS具有不穩定結構。
與nc-OS及CAAC-OS相比，非晶狀OS具有較低密度，因為非晶狀OS包括空隙。特定而言，非晶狀OS之密度高於或等於具相同組成之單晶氧化物半導體之密度的78.6%且低於具相同組成之單晶氧化物半導體之密度的92.3%。nc-OS及CAAC-OS中之每一者之密度高於或等於具相同組成之單晶氧化物半導體之密度的92.3%且低於具相同組成之單晶氧化物半導體之密度的100%。應注意，難以沉積密度低於單晶氧化物半導體之密度的78%的氧化物半導體。
舉例而言，在具有In：Ga：Zn=1：1：1之原子比的氧化物半導體之情況下，具菱形晶體結構之單晶InGaZnO4之密度為6.357克/立方公分。因此，在具有In：Ga：Zn=1：1：1之原子比的氧化物半導體之情況下，非晶狀OS之密度高於或等於5.0克/立方公分且低於5.9克/立方公分。舉例而言，在具有In：Ga：Zn=1：1：1之原子比的氧化物半導體之情況下，nc-OS及CAAC-OS中之每一者之密度高於或等於5.9克/立方公分且低於6.3克/立方公分。
應注意，單晶結構中有可能並不存在具有特定組成的氧化物半導體。在彼種情況下，以適當比例組合具有不同組成之單晶氧 化物半導體，此舉使得有可能計算出等效於具有所要組成之單晶氧化物半導體之密度的密度。根據具有不同組成之單晶氧化物半導體的組合比例，可使用加權平均值來計算具有所要組成之單晶氧化物半導體之密度。應注意，較佳使用種類盡可能少之單晶氧化物半導體來計算密度。
如上文所描述，氧化物半導體具有各種結構及各種性質。應注意，舉例而言，氧化物半導體可為包括非晶氧化物半導體、非晶狀OS、微晶氧化物半導體以及CAAC-OS中之兩個或兩個以上膜的堆疊膜。
<沉積模型>
下文將描述CAAC-OS及nc-OS之沉積模型的實例。
圖77A為藉由濺鍍方法沉積CAAC-OS之沉積腔室內部的示意圖。
靶材5130附接至背板。提供複數個磁鐵以面對靶材5130，其間定位有背板。複數個磁鐵生成磁場。藉由利用磁鐵之磁場來增大沉積率之方法稱為磁控管濺鍍方法。
基板5120置放為面對靶材5130，且距離d(亦稱為靶材-基板距離(T-S距離))大於或等於0.01米且小於或等於1米，較佳大於或等於0.02米且小於或等於0.5米。藉由沉積氣體(例如，氧氣、氬氣、或以體積計含5%或更高之氧之混合氣體)填充大部分沉積腔室，且沉積腔室中之壓力控制為高於或等於0.01帕且低於或等於 100帕，較佳高於或等於0.1帕且低於或等於10帕。此處，藉由施加特定值或更高之電壓至靶材5130，放電開始，且觀測到電漿。磁場在靶材5130附近形成高密度電漿區域。在高密度電漿區域中，沉積氣體得以離子化，以使得生成離子5101。離子5101之實例包括氧陽離子(O+)及氬陽離子(Ar+)。
此處，靶材5130具有如下多晶結構：包括複數個晶體晶粒且解理平面存在於至少一個晶體晶粒中。圖78A展示包括在靶材5130中之InGaZnO4晶體的結構作為實例。應注意，圖78A展示自平行於b-軸之方向上觀測InGaZnO4晶體之情況下的結構。圖78A展示Ga-Zn-O層中之氧原子定位為接近相鄰Ga-Zn-O層中之氧原子。氧原子具有負電荷，藉此在兩個相鄰Ga-Zn-O層之間生成斥力。因此，InGaZnO4晶體具有兩個相鄰Ga-Zn-O層之間的解理平面。
由於電場，在高密度電漿區域中生成之離子5101朝向靶材5130側加速，隨後與靶材5130碰撞。此時，為平板狀(丸片狀)濺鍍粒子之丸片5100a及丸片5100b自解理平面濺鍍分開。應注意，由於離子5101之碰撞衝擊，丸片5100a及丸片5100b之結構可能會有所失真。
丸片5100a為具有三角形平面(例如，規則三角形平面)之平板狀(丸片狀)濺鍍粒子。丸片5100b為具有六角形平面(例如，規則六角形平面)之平板狀(丸片狀)濺鍍粒子。應注意，諸如丸片5100a及丸片5100b之平板狀(丸片狀)濺鍍粒子共同稱為丸片5100。丸片5100之平坦平面之形狀並不限於三角形或六角形。 舉例而言，平坦平面可具有藉由組合兩個或多個三角形形成之形狀。舉例而言，可藉由組合兩個三角形(例如，規則三角形)形成四角形(例如，菱形)。
視沉積氣體及類似者之種類而判定丸片5100之厚度。 丸片5100之厚度較佳為均勻的：關於此配置之原因將稍後描述。另外，濺鍍粒子較佳具有厚度較小(相比厚度較大的塊狀形狀)的丸片形狀。舉例而言，丸片5100之厚度大於或等於0.4nm且小於或等於1nm，較佳大於或等於0.6nm且小於或等於0.8nm。另外，舉例而言，丸片5100之寬度大於或等於1nm且小於或等於3nm，較佳大於或等於1.2nm且小於或等於2.5nm。丸片5100對應於圖76中(1)之描述中的初始核。舉例而言，當離子5101與包括In-Ga-Zn氧化物之靶材5130碰撞時，包括如圖78B中所展示之三層：Ga-Zn-O層、In-O層以及Ga-Zn-O層的丸片5100分離。圖78C展示在平行於c-軸之方向上觀測到的分離後丸片5100的結構。丸片5100具有包括兩層：Ga-Zn-O層及In-O層之nm尺寸級三明治結構。
丸片5100可在穿過電漿時接收電荷，以使得丸片5100之側表面帶負電或正電。在丸片5100中，舉例而言，定位於側表面之氧原子可帶負電。當以相同極性對側表面充電時，電荷相互排斥，因此丸片5100可維持平板(丸片)形狀。在CAAC-OS為In-Ga-Zn氧化物之情況下，結合至銦原子之氧原子有可能帶負電。結合至銦原子、鎵原子、或鋅原子之氧原子亦有可能帶負電。另外，丸片5100在穿過電漿時可藉由與銦原子、鎵原子、鋅原子、氧原子、或類似者結 合而生長。圖76中(2)與(1)之間之尺寸差值對應於電漿中之生長量。此處，在基板5120之溫度約為室溫之情況下，基板5120上之丸片5100幾乎不生長；因此，形成nc-OS(參見圖77B)。當基板5120具有大型尺寸時可沉積nc-OS，因為nc-OS之沉積可在室溫下進行。應注意，為使得丸片5100在電漿中生長，可有效地增大濺鍍期間之沉積功率。高沉積功率可使丸片5100之結構穩定。
如圖77A及77B中所展示，丸片5100在電漿中像風箏一樣飛翔，且向上顫振至基板5120。由於丸片5100帶電，當丸片5100接近另一丸片5100已沉積至之區域時，產生排斥。此處，在基板5120上生成在平行於基板5120之頂表面之方向上的磁場(亦稱為水平磁場)。基板5120與靶材5130之間存在電位差值，因此電流自基板5120流向靶材5130。因此，由於磁場及電流之效應，丸片5100在基板5120之頂表面上受力(勞侖茲(Lorentz)力)。此可由弗萊明(Fleming)左手定則解釋。
丸片5100之質量大於原子質量。因此，為了在基板5120之頂表面上移動丸片5100，自外部施加一些力至丸片5100很重要。一種力可為由磁場及電流之作用生成的力。為了施加充分力至丸片5100，以使得丸片5100在基板5120之頂表面移動，較佳在頂表面上提供在平行於基板5120之頂表面之方向上的磁場為10高斯或更高，較佳20高斯或更高，更佳30高斯或更高，且再更佳50高斯或更高的區域。或者，較佳在基板5120之頂表面上提供在平行於基板5120之頂表面之方向上的磁場高於在垂直於基板5120之頂表面之方 向上的磁場1.5倍或更高，較佳2倍或更高，更佳3倍或更高，且再更佳5倍或更高的區域。
此時，移動或相對地旋轉磁鐵及基板5120，藉此基板5120之頂表面上之水平磁場之方向繼續改變。因此，可藉由在各個方向上接收力而在基板5120之頂表面上之各個方向上移動丸片5100。
此外，如圖77A中所展示，當加熱基板5120時，丸片5100與基板5120之間之電阻歸因於摩擦或類似者而較低。因此，丸片5100在基板5120之頂表面上滑移。丸片5100之平坦平面面對基板5120之狀態下丸片5100滑移。隨後，當丸片5100達到已沉積之另一丸片5100之側表面時，丸片5100之側表面結合。此時，丸片5100之側表面上之氧原子得以釋放。藉由已釋放之氧原子，CAAC-OS中之氧空位可能會被填充；因此，CAAC-OS具有缺陷狀態之低密度。應注意，舉例而言，基板5120之頂表面之溫度高於或等於100℃且低於500℃，高於或等於150℃且低於450℃，或高於或等於170℃且低於400℃。因此，當基板5120具有大型尺寸時，有可能沉積CAAC-OS。
此外，在基板5120上加熱丸片5100，藉此原子得以再布布置，且由離子5101之碰撞導致之結構失真可有所減少。結構失真有所減少之丸片5100為實質上單晶。甚至當結合之後加熱丸片5100時，丸片5100本身之膨脹及收縮幾乎不會發生，因為丸片5100轉變為實質上單晶。因此，歸因於丸片5100之間之空間膨脹而形成之諸如晶粒邊界之缺陷可得以防止，因此可防止生成裂隙。
CAAC-OS並不具有類似於單晶氧化物半導體之板的結構，但具有類似於堆疊磚塊或方塊之丸片5100(nm晶粒)的群組的布布置。此外，丸片5100之間並不存在晶粒邊界。因此，甚至當CAAC-OS中歸因於沉積期間之加熱，沉積之後之加熱或彎曲而發生諸如收縮之變形時，有可能減輕區域應力或釋放失真。因此，此結構適於可撓半導體裝置。應注意，nc-OS具有隨機堆疊丸片5100(nm晶粒)之布布置。
當由離子5101濺鍍靶材5130時，除了丸片5100，氧化鋅或類似者可分離。氧化鋅比丸片5100輕，因此在丸片5100之前達到基板5120之頂表面。因此，氧化鋅形成氧化鋅層5102，且厚度大於或等於0.1nm且小於或等於10nm，大於或等於0.2nm且小於或等於5nm，或大於或等於0.5nm且小於或等於2nm。圖79A至79D為橫截面示意圖。
如圖79A中所圖示，在氧化鋅層5102上沉積丸片5105a及丸片5105b。此處，丸片5105a與丸片5105b之側表面相互接觸。另外，在丸片5105b上沉積丸片5105c，隨後在丸片5105b上滑移。此外，藉由來自基板5120之熱，與靶材分離之複數個粒子5103與氧化鋅一起結晶，以便在丸片5105a之另一側表面上形成區域5105a1。應注意，複數個粒子5103可含有氧、鋅、銦、鎵、或類似者。
隨後，如圖79B中所圖示，區域5105a1生長至丸片5105a之部分，以形成丸片5105a2。另外，丸片5105c之側表面與丸片5105b之另一側表面接觸。
接著，如圖79C中所圖示，在丸片5105a2及丸片5105b上沉積丸片5105d，隨後在丸片5105a2及丸片5105b上滑移。此外，在氧化鋅層5102上，丸片5105e朝向丸片5105c之另一側表面滑移。
隨後，如圖79D中所圖示，置放丸片5105d，以使得丸片5105d之側表面與丸片5105a2之側表面接觸。此外，丸片5105e之側表面與丸片5105c之另一側表面接觸。藉由來自基板5120之熱，與靶材5130分離之複數個粒子5103與氧化鋅一起結晶，以便在丸片5105d之另一側表面上形成區域5105d1。
如以上所描述，所沉積之丸片置放為相互接觸，隨後在丸片之側表面處引起生長，藉此在基板5120上形成CAAC-OS。因此，CAAC-OS之每一丸片大於nc-OS之每一丸片。圖76中(3)與(2)之間之尺寸差值對應於沉積之後之生長量。
當丸片之間之空間極小時，丸片可形成大型丸片。大型丸片可為單晶結構。自以上可見，舉例而言，丸片之尺寸可大於或等於10nm且小於或等於200nm，大於或等於15nm且小於或等於100nm，或大於或等於20nm且小於或等於50nm。在此種情況下，在用於微小電晶體之氧化物半導體中，通道形成區域可配合於大型丸片內部。亦即，具有單晶結構之區域可用作通道形成區域。此外，當丸片 之尺寸增大時，具有單晶結構之區域可用作電晶體之通道形成區域、源極區域、及汲極區域。
當在具有單晶結構之區域中如此形成電晶體之通道形成區域或類似者時，在一些情況下電晶體之頻率特徵可有所增大。
如在此類模型中所展示，丸片5100視為沉積在基板5120上。甚至當形成表面並不具有晶體結構時，可沉積CAAC-OS；因此，在此情況下之生長機制不同於磊晶生長。對於形成CAAC-OS而言，並不需要雷射結晶，且甚至可在大型玻璃基板或類似者上形成均勻膜。舉例而言，甚至當基板5120之頂表面(形成表面)具有非晶結構(例如，頂表面由非晶氧化矽形成)時，可形成CAAC-OS。
另外，吾人發現在形成CAAC-OS期間，根據基板5120之作為形成表面之頂表面的形狀布布置丸片5100，甚至當形成表面並不均勻時亦如此。舉例而言，在基板5120之頂表面在原子級別平坦之情況下，布布置丸片5100以使得平行於a-b平面之平坦平面面朝下。在丸片5100之厚度並不均勻之情況下，形成具有均勻厚度、平坦度及高結晶度之層。藉由堆疊n層(n為自然數)，可獲得CAAC-OS。
在基板5120之頂表面並不均勻之情況下，CAAC-OS具有堆疊有n層(n為自然數)之結構，其中在該等層中之每一者中丸片5100沿不均勻性布布置。由於基板5120並不均勻，在一些情況下在CAAC-OS中之丸片5100之間容易生成間隙。應注意，甚至在此類情況下，歸因於分子間離，布布置丸片5100以使得在不均勻表面上 丸片之間之間隙盡可能小。因此，甚至當形成表面並不均勻時，可獲得具有高結晶度之CAAC-OS。
由於根據此類模型沉積CAAC-OS，濺鍍粒子較佳具有厚度較小之丸片形狀。應注意，當濺鍍粒子具有厚度較大之晶片形狀時，面對基板5120之平面改變；因此，在一些情況下晶體之厚度及定向可能不均勻。
根據以上所描述之沉積模型，甚至在具有非晶結構之形成表面上可形成具有高結晶度之CAAC-OS。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
(實施例11)
在本實施例中，將描述各自使用本發明之實施例之顯示裝置的電子裝置的結構實例。另外，在本實施例中，將參閱圖53來描述使用本發明之實施例之顯示裝置的顯示模組。
在圖53之顯示模組8000中，在上蓋8001與下蓋8002之間提供：連接至FPC8003之觸摸面板8004、連接至FPC8005之顯示面板8006、背光單元8007、框架8009、印刷板8010以及電池組8011。應注意，在一些情況下並未提供背光單元8007、電池組8011、觸摸面板8004及類似者。
舉例而言，本發明之實施例之顯示裝置可用於顯示面板8006。
視情況而定，可根據觸摸面板8004及顯示面板8006之尺寸改變上蓋8001及下蓋8002之形狀及尺寸。
觸摸面板8004可為電阻性觸摸面板或電容性觸摸面板，且可形成為與顯示面板8006重疊。顯示面板8006之反向基板(密封基板)可具有觸摸面板功能。可在顯示面板8006之每一像素中提供光感測器，以便形成光學觸摸面板。可在顯示面板8006之每一像素中提供觸摸感測器之電極，以使得獲得電容性觸摸面板。
背光單元8007包括光源8008。光源8008可提供在背光單元8007之末端部分，且可使用散光板。
框架8009保護顯示面板8006，且亦用作用以阻斷印刷板8010之操作所產生之電磁波的電磁屏蔽。
印刷板8010配備功率供應電路及信號處理電路以用以輸出視訊信號及時脈信號。可使用用以供應功率至功率供應電路之功率源，外部商用功率源或使用獨立提供之電池組8011之功率源。在使用商用功率源之情況下，電池組8011可省略。
顯示模組8000可額外配備諸如極化板、延遲板、或稜鏡薄板之部件。
圖54A至54E為各自包括本發明之一實施例之顯示裝置的電子裝置之外部視圖。
電子裝置之實例為電視機(亦稱為電視或電視接收器)、電腦、或類似者之監視器、諸如數位攝影機或數位視訊攝影機之攝影機、數位相框、行動手持機(亦稱為行動手機或行動手機裝置)、 可攜式遊戲機器、可攜式資訊終端、音訊再現裝置以及諸如彈珠盤(pachinko)機器之大型遊戲機器。
圖54A圖示包括主機1001、外殼1002、顯示部分1003a及1003b、以及類似者的可攜式資訊終端。顯示部分1003b為觸摸面板。藉由觸摸在顯示部分1003b上顯示之鍵盤按鈕1004，可操作屏幕，且可輸入本文。很明顯，顯示部分1003a可為觸摸面板。使用以上實施例中所描述之電晶體中之任何者作為開關元件來製造液晶面板有機發光面板，且液晶面板有機發光面板用於顯示部分1003a及1003b中，藉此可提供高度可靠之可攜式資訊終端。
圖54A中所圖示之可攜式資訊終端可具有顯示各種資訊(例如，靜止影像、移動影像、及本文影像)之功能；在顯示部分上顯示日曆、日期、時間及類似者之功能；藉由各種軟體(程式)控制處理之功能；及類似者。此外，可在外殼之背表面或側表面提供外部連接端子(耳機端子、USB端子、或類似者)、記錄媒體插入部分及類似者。
圖54A中所圖示之可攜式資訊終端可以無線方式發射及接收資料。經由無線通訊，可自電子書伺服器購買及下載所要書籍資料或類似者。
圖54B圖示包括以下各種之可攜式音樂播放器：主機1021、顯示部分1023、可攜式音樂播放器可藉以佩戴至耳朵、揚聲器之固定部分1022、操作按鈕1024、外部記憶體擴充槽1025、及類似者。使用以上實施例中所描述之電晶體中之任何者作為開關元件來製 造液晶面板有機發光面板，且液晶面板有機發光面板用於顯示部分1023中，藉此可提供高度可靠之可攜式音樂播放器。
此外，當圖54B中所圖示之可攜式音樂播放器具有天線、麥克風功能、或無線通訊功能且與行動手機一起使用時，使用者可在駕車或類似者時以無線、免提方式對著手機說話。
圖54C中圖示包括兩個外殼之行動手機：外殼1030及外殼1031。外殼1031包括顯示面板1032、揚聲器1033、麥克風1034、指向裝置1036、攝影機1037、外部連接端子1038、及類似者。外殼1030配備用以對行動手機充電之太陽能電池1040、外部記憶體擴充槽1041、及類似者。另外，天線併入至外殼1031。以上實施例中所描述之電晶體中之任何者用於顯示面板1032中，藉此可提供高度可靠之行動手機。
此外，顯示面板1032包括觸摸面板。圖54C中之虛線指示顯示為影像之複數個操作按鍵1035。應注意，亦包括自太陽能電池1040輸出之電壓藉以增大至充分高以用於每一電路的升壓電路。
在顯示面板1032中，顯示方向視應用模式而適當改變。另外，行動手機具有在同一表面上之攝影機1037及顯示面板1032，因此可用作視訊手機。揚聲器1033及麥克風1034可用於視訊手機呼叫、錄音、以及播放聲音等，以及語音呼叫。此外，處於如圖54C中所圖示之研發之狀態的外殼1030及1031可藉由滑移而移位，以使得一者可在蓋疊另一者上。因此，行動手機之尺寸可有所減小，此舉使得行動手機適於四處攜帶。
外部連接端子1038可連接至AC配接器及諸如USB纜線之各種纜線，藉此有可能達成充電以及與個人電腦或類似者之資料通訊。此外，藉由插入記錄媒體至外部記憶體擴充槽1041，可儲存及移動大量資料。
除了以上功能，可提供紅外線通訊功能、電視接收功能、或類似者。
圖54D圖示電視機之實例。在電視機1050中，顯示部分1053併入至外殼1051。影像可顯示在顯示部分1053上。此外，CPU併入至支撐外殼1051之支架1055。以上實施例中所描述之電晶體中之任何者用於顯示部分1053及CPU，藉此電視機1050可具有高可靠性。
電視機1050可由外殼1051之操作愛崗或獨立遠端控制器來操作。另外，遠端控制器可配備用以顯示自遠端控制器輸出之資料的顯示部分。
應注意，電視機1050配備接收器、數據機及類似者。藉由使用接收器，可接收一般電視廣播。此外，當電視機經由數據機以有線或無線方式連接至通訊網路時，可進行單程(自發送者至接收者)或雙程(發送者與接收者之間或接收者之間)資訊通訊。
此外，電視機1050配備外部連接端子1054、儲存媒體記錄及再現部分1052以及外部儲存擴展槽。外部連接端子1054可連接至諸如USB纜線之各種纜線，藉此有可能達成與個人電腦或類似者之資料通訊。磁盤儲存媒體插入至儲存媒體記錄及再現部分1052，且 可進行儲存媒體中所儲存之資料的讀取及資料至儲存媒體的寫入。另外，。插入至外部記憶體擴展槽之外部記憶體1056中儲存為資料之影像、視訊、或類似者可顯示在顯示部分1053上。
此外，在以上實施例中所描述之電晶體之斷態洩漏電流極小之情況下，當電晶體用於外部記憶體1056或CPU時，電視機1050可具有高可靠性及充分降低之功率消耗。
圖54E中所圖示之可攜式資訊終端包括外殼1101及顯示面板1110，如此提供以使得影像可顯示在外殼1101之表面上。
外殼1101具有頂表面、後表面、第一側表面、與第一側表面接觸之第二側表面、與第一側表面相對之第三側表面，以及與第二側表面相對之第四側表面。
顯示面板1110包括與外殼1101之頂表面重疊之第一顯示區域1111、與外殼1101之側表面中之一者重疊之第二顯示區域1112、與外殼1101之側表面中之另一者重疊之第三顯示區域1113，以及與第二顯示區域1112相對之第四顯示區域1114。
在外殼1101之四個側表面中，與顯示面板1110重疊之至少一區域較佳具有彎曲表面。舉例而言，頂表面與側表面之間及頂表面與後表面之間較佳不具轉角部分，且此等表面較佳形成連續表面。此外，側表面較佳為彎曲表面，以使得自外殼1101之頂表面至後表面，切線之傾斜為連續的。
除了顯示面板1110，可在外殼1101之表面上提供硬體按鈕、外部連接端子及類似者。觸摸感測器較佳提供在與顯示面板1110重疊之位置處，特定而言，提供在與顯示區域重疊之區域中。
藉由圖54E中之可攜式資訊終端，不僅可在平行於頂表面之表面上進行顯示，亦可在外殼之側表面上進行顯示。特定而言，因為各種顯示進一步增多，較佳沿外殼之兩個或兩個以上側表面提供顯示區域。
本實施例中所展示之結構、方法、及類似者可與其他實施例中所展示之結構、方法、及類似者中之任何者以適當組合使用。
[實例1]
在本實例中，將在圖55及56中展示實施例1中所描述之具有低電阻之氧化物半導體膜的氫濃度(H)、電阻係數及透射率的量測結果。
<氫濃度(H)及電阻係數>
在本實例中，生成樣本A1及樣本A2來量測雜質濃度。
首先，下文將描述樣本A1之製造方法。
在玻璃基板上沉積100nm厚之In-Af-Zn氧化物膜(下文稱為IGZO膜，且在圖55中稱為IGZO)作為樣本A1。隨後，在氮環境中在450℃下進行熱處理達一小時，且繼續在氮及氧(氮及氧 之比例分別為80%及20%)之混合氣體環境中在450℃下進行熱處理達一小時。此後，沉積100nm厚之氮化矽膜(在圖55中稱為SiN)。
應注意，在以下條件下形成IGZO膜：採用濺鍍方法；使用金屬氧化物靶材(In：Ga：Zn=1：1：1)；使用以氬稀釋，以體積計含50%之氧的濺鍍氣體；壓力為0.6帕；形成功率為5000瓦；且基板溫度為170℃。
在以下條件下形成氮化矽膜：採用電漿CVD方法；SiH4、N2及NH3之氣體流率分別為50標準毫升/分鐘、5000標準毫升/分鐘及100標準毫升/分鐘；壓力為100帕；形成功率為1000瓦；且基板溫度為220℃。經由以上製程獲得樣本A1。
接著，下文將描述樣本A2之製造方法。
在玻璃基板上沉積100nm厚之IGZO膜(在圖55中稱為IGZO)。隨後，在氮環境中在450℃下進行熱處理達一小時，且繼續在氮及氧(氮及氧之比例分別為80%及20%)之混合氣體環境中在450℃下進行熱處理達一小時。此後，沉積450nm厚之氧氮化矽膜(在圖55中稱為SiON)及100nm厚之氮化矽膜，以供堆疊。
應注意，IGZO膜及氮化矽膜之膜形成條件類似於樣本A1之膜形成條件。另外，對於氧氮化矽膜而言，藉由電漿CVD方法在以下條件下形成50nm厚之氧氮化矽膜：SiH4之氣體流率為30標準毫升/分鐘且N2O之氣體流率為4000標準毫升/分鐘；壓力為40帕；膜形成功率為150瓦；且基板溫度為220℃。此後，藉由電漿CVD方法在以下條件下形成400nm厚之氧氮化矽膜：SiH4之氣體流 率為160標準毫升/分鐘且N2O之氣體流率為4000標準毫升/分鐘；壓力為200帕；膜形成功率為1500瓦；且基板溫度為220℃。經由以上製程獲得樣本A2。
圖55展示樣本A1及A2之雜質分析的結果。
應注意，藉由二次離子質譜法(SIMS)自玻璃基板側進行雜質分析。
在圖55中，實線代表量測樣本A1所獲得之氫(H)的濃度剖面圖。虛線代表量測樣本A2所獲得之氫(H)的濃度剖面圖。
圖55展示，在樣本A1及樣本A2中，IGZO膜中之(H)濃度分別為1.0×1020原子數/立方公分及5.0×1019原子數/立方公分。
吾人已知，藉由量測原理中之SIMS分析，難以獲得樣本表面附近或使用不同材料形成之堆疊膜之間的界面附近的精確數據。因此，在藉由SIMS分析膜中氫(H)在厚度方向上之濃度分布布的情況下，如下區域中之平均值用作氫(H)的濃度，在該區域中，提供有膜，平均值並不大幅改變，且可獲得幾乎常數等級之強度。
因此，藉由改變與IGZO膜接觸之絕緣膜的構成元素，可發現IGZO膜之間之氫(H)濃度的差值。與氧氮化矽膜接觸之IGZO膜中的氫(H)濃度高於與氮化矽膜接觸之IGZO膜中的氫(H)濃度。
應注意，樣本A2中之IGZO膜的電阻係數大於或等於量測上限(1×102歐姆‧公分)，而樣本A1中之IGZO膜的電阻係數 降低至ρ=3.6×10-3歐姆‧公分，此等效於ITO膜(發光導電膜之實例)之電阻係數。
<透射率>
接著，將描述具有低電阻之氧化物半導體膜的透射率。
首先，下文將描述樣本A3之製造方法。
在玻璃基板上沉積50nm厚之IGZO膜，且在該膜上堆疊100nm厚之氮化矽膜。
應注意，在以下條件下形成IGZO膜：採用濺鍍方法；使用金屬氧化物靶材(In：Ga：Zn=1：1：1)；使用以氬稀釋，以體積計含33%之氧的濺鍍氣體；壓力為0.4帕；形成功率為200瓦；且基板溫度為300℃。
在以下條件下形成氮化矽膜：採用電漿CVD方法；SiH4、N2及NH3之氣體流率分別為50標準毫升/分鐘、5000標準毫升/分鐘及100標準毫升/分鐘；壓力為100帕；形成功率為1000瓦；且基板溫度為350℃。經由以上製程獲得樣本A3。
接著，量測樣本A3之可見光透射率。圖56展示樣本A3之量測透射率。樣本A3在寬能量區域中之透射率高於或等於80%。此指示，具有低電阻之氧化物半導體膜可用作發光電極。
[實例2]
在本實例中，為了發現與具導電性之氧化物半導體之電阻係數相關的狀態，藉由穩恆光生電流法(CPM)、硬x射線光電子光譜法(HX-PES)、SIMS、電子自旋諧振(ESR)，以及熱脫附譜法(TDS)進行分析。另外，量測電阻係數之溫度相依性。
<CPM>
首先，藉由CPM分析真空環境中之熱處理與氧化物半導體膜中之氧空位的數目之間的關係。CPM量測允許以高敏感度量測深層能階形成之缺陷中所吸收之光的量並進行相對比較。
下文將描述經受CPM量測之樣本的製造方法。
此處，藉由濺鍍方法在石英基板上沉積IGZO膜，隨後在IGZO膜上形成一對電極，從而獲得樣本。應注意，在形成IGZO膜之後，樣本中之一些在真空環境(4×10-4帕)中在700℃或800℃下經受熱處理。表8展示每一樣本中之IGZO膜的製造條件。應注意，在表8中，未經受熱處理之樣本表示為保持沉積狀，在真空環境中在700℃下經受熱處理之樣本表示為700℃真空退火，且在真空環境中在800℃下經受熱處理之樣本表示為800℃真空退火。
接著，藉由CPM量測每一樣本。在CPM量測期間，在每一樣本中與IGZO膜接觸之該對電極之間施加電壓的狀態下，調整用以輻照該對電極之間之樣本表面的光的量，以使得光電流值保持恆定，且自每一波長下輻照光之量導出吸收係數。當量測物件在CPM量測中具有缺陷時，對應於缺陷藉以存在之能階之能量的吸收係數(基於波長計算)有所增大。藉由將吸收係數之增大乘以常數，可獲得量測物件之缺陷密度。
圖57之上部展示每一樣本之CPM量測結果。自藉由CPM量測所獲得之吸收係數的曲線(圖57之上部中之實線)移除吸收係數中稱為耳巴赫(urbach)帶尾(歸因於帶尾)的部分(圖57之上部中之虛線)，藉此可計算歸因於定位能階的吸收係數。應注意，耳巴赫帶尾指示藉由CPM量測所獲得之吸收係數的曲線上之等梯度區域，且梯度稱為耳巴赫能量。在圖57之上部中，水平軸代表光子能量，而垂直軸代表吸收係數。
圖57之下部展示圖57之上部中之陰影區域的整數值。在圖57之下部中，水平軸代表吸收係數，而垂直軸代表光子能量。在圖57之下部中之垂直軸上，IGZO膜之導電帶之底部及原子價帶之頂部分別為0電子伏特及3.5電子伏特。在圖57之下部中，實線對應於每一樣本之帶隙中之深層能階。在每一樣本中，在1.6電子伏特至2.8電子伏特之光子能量的範圍中，發現歸因於帶隙中之深層能階的吸 收。表9展示歸因於每一樣本之帶隙中之深層能階的吸收係數的量值。
表9展示當在真空環境中進行熱處理時，吸收係數之量值歸因於帶隙中之深層能階而增大。應注意，根據第一原理計算，IGZO膜中之氧空位VO較佳在帶隙中達到深層能階；因此，由CPM量測之帶隙中之深層能階亦將與氧空位VO相關。換言之，可在真空環境中藉由熱處理生成IGZO膜中之氧空位VO。
<HX-PES(1)>
首先，藉由HX-PES量測氧化物半導體膜之間隙中之能階。
將描述樣本B1之製造方法。
在矽晶圓上沉積100nm厚之IGZO氧化物膜。
應注意，在以下條件下形成IGZO膜：採用濺鍍方法；使用金屬氧化物靶材(In：Ga：Zn=1：1：1)；使用以氬稀釋，以體積計含33%之氧的濺鍍氣體；壓力為0.4帕；形成功率為500瓦；且基板溫度為300℃。經由以上製程獲得樣本B1。
接著，下文將描述樣本B2之製造方法。
在與樣本B1相同之條件下，在矽晶圓上沉積100nm厚之IGZO膜之後，將氬添加至IGZO膜，以使得形成具有氧空位之IGZO膜。
此處，藉由離子布布植方法，將氬離子添加至IGZO膜，藉此形成包括濃度為1×1020 1/立方公分之氬的IGZO膜。經由以上製程獲得樣本B2。
接著，下文將描述樣本B3之製造方法。
藉由在氫環境中在133帕及350℃下加熱樣本B2達一小時，獲得樣本B3，藉此獲得引入H之IGZO膜。
圖58展示藉由HX-PES分析樣本B1至B3的結果。在圖58中，水平軸代表連結能量，且垂直軸代表信號強度(任意單位)。
在圖58中，水平軸上0電子伏特之連結能量實質上代表費米能階。基於費米能階，在近似0.2電子伏特之位置(下文稱為淺層能階)處發現間隙中之能階。
基於費米能階，在近似2電子伏特之位置(下文稱為深層能階)處發現間隙中之能階。
樣本B1具有少量氧空位VO(VO-貧)及低氫濃度(H-貧)。樣本B2具有大量氧空位VO(VO-富)及低氫濃度(H-貧)。樣本B3具有大量氧空位VO(VO-富)及高氫濃度(H-富)。
在樣本B3中，基於費米能階，在近似0.2電子伏特之位置處發現具高強度之信號。此表明，基於費米能階之近似0.2電子伏特之淺層能階對於降低氧化物半導體膜之電阻而言必不可少。
<SIMS>
接著，藉由SIMS量測樣本B1至B3之IGZO膜的氫(H)濃度，且在圖59中展示結果。在圖59中，實線、虛線及點劃線分別代表樣本B1、B2及B3的量測結果。
圖59展示樣本B1、B2及B3中氫(H)濃度幾乎相同。相反，樣本B3中之氫(H)濃度高於樣本B1及B2中之氫(H)濃度，且特定而言，近似1×1020 1/cm3。
此外，如樣本B2及B3中所展示，由於晶體結構失序，添加有Ar之IGZO膜中之氧空位(VO)的數目增大。氧空位(VO)的數目增大，導致圖58中之樣本B2及B3中所展示之深層能階處之信號強度增大。相反，在樣本B2中，信號強度僅在深層能階處增大，而在引入氫(H)至樣本B2的樣本B3中，信號強度在深層能階處減小，且信號強度在淺層能階處增大。
此等結果指示，引起IGZO膜之電阻降低的淺層能階與IGZO膜中之氧空位(VO)及氫(H)所生成的HO有關。
<ESR>
接著，藉由RSR分析IGZO膜中之缺陷，以便更詳細地檢查IGZO膜中氧空位(VO)及氫(H)的行為。
為了查找IGZO膜中ESR信號的原點，對包括氧化物半導體(IGZO、氧化鋅、氧化鎵以及氧化銦)之薄膜的樣本進行ESR量測。
此處，藉由濺鍍方法在石英基板上沉積薄膜，藉此獲得每一樣本。表10及表11展示樣本中之薄膜的製造條件。應注意，表10展示在沉積之後未經受熱處理之樣本的製造條件，且表11展示在沉積之後經受熱處理之樣本的製造條件。
圖60展示包括在表10中所展示之條件下形成之氧化物半導體膜的樣本之ESR量測結果。在圖60中，水平軸代表磁場，且垂直軸代表歸一化之ESR信號強度。在包括IGZO膜、氧化鋅膜、氧化鎵膜以及氧化銦膜之所有樣本中，在約g=2處觀測到非對稱ESR信號。
圖61展示包括在表11中所展示之條件下形成之氧化物半導體膜的樣本之ESR量測結果。在圖61中，水平軸代表磁場，且垂直軸代表歸一化之ESR信號強度。在包括IGZO膜之樣本中，在約g=1.932處觀測到ESR信號，在包括氧化鋅膜之樣本中，在約g=1.967處觀測到ESR信號，以及在包括氧化銦膜之樣本中，在約g=1.877處觀測到ESR信號。相反，並未在包括氧化鎵膜之樣本中觀測到ESR信號。
自以上結果可見，吾人發現，在包括在氮環境中經受熱處理之IGZO膜之樣本中在g=1.93處觀測到的ESR信號，不同於在包括氧化鋅膜、氧化鎵膜以及氧化銦膜(包括IGZO之構成元素的氧化物)之樣本中觀測到的ESR信號。在包括IGZO膜之樣本中觀測到的ESR信號的g值顯著小於自由電子之g值(g=2.0023)。此表明，在包括IGZO膜之樣本中觀測到的ESR信號與金屬元素相關。
接著，量測在包括IGZO膜之樣本中在g=1.93處觀測到的ESR信號的膜厚度與整合強度之間的關係。在如下樣本上進行量測，在該等樣本中在石英基板上沉積厚度範圍自20nm至100nm之IGZO膜。應注意，在以下條件下形成IGZO膜：採用濺鍍方法；使用 金屬氧化物靶材(In：Ga：Zn=1：1：1)；使用以氬稀釋，以體積計含33%之氧的濺鍍氣體；壓力為0.4帕；形成功率為500瓦；且基板溫度為200℃。
圖62展示厚度變化之IGZO膜的ESR量測結果。在圖62中，水平軸代表每一樣本中之IGZO膜之厚度，且垂直軸代表在g=1.93處觀測到的ESR信號之整合強度。在以上樣本中，在g=1.93處觀測到ESR信號。應注意，藉由整合ESR信號，可計算引起ESR信號之自旋數目。換言之，圖62展示IGZO膜厚度相對於自g=1.93處觀測到之ESR信號之整合強度計算的自旋數目之相依性。自圖62，IGZO膜中在g=1.93處觀測到之ESR信號的整合強度實質上與膜厚度成正比。此指示，引起在g=1.93處觀測到之ESR信號的自旋不均勻地存在於IGZO膜中，且並未定位於石英基板與IGZO膜之間之界面處或IGZO膜之表面上。
接著，量測在g=1.93處觀測到之ESR信號隨變化溫度的改變，且在圖63中展示結果。在圖63中，水平軸代表1000/T(T：絕對溫度)，左側垂直軸代表在g=1.93處觀測到之ESR信號的強度，且右側垂直軸代表ESR線寬。此處，ESR線寬界定為具有ESR量測數據中輸出為勞侖茲函數之一階導數的最大信號強度及最小信號強度之磁場之間的距離。以如下方式獲得信號強度：藉由對ESR量測數據中輸出為導數的信號強度進行二階積分而獲得的值，在室溫下歸一化為1。圖63展示在g=1.93處觀測到之ESR信號的強度幾乎並不取決於量測溫度。另外，吾人發現，ESR線寬隨溫度降低而增大。 此類溫度相依性為藉由諸如石墨之包立(Pauli)順磁質之ESR量測所獲得之ESR信號的特性。亦即，圖63中所展示具有溫度相依性之ESR信號可能會由導電電子引起。
接著，為了更詳細地檢查IGZO膜中氧空位(VO)及氫(H)的行為，對如下樣本進行分析，在該等樣本中，藉由在真空環境中之熱處理及降低之H2環境中之熱處理引入氧空位(VO)及氫(H)至IGZO膜中。此處，藉由不同條件下之熱處理生成樣本B5至B12。表12展示每一樣本之熱處理的條件。在樣本B5至B12中之每一樣本中，在石英基板上形成100nm厚之IGZO膜。在樣本A1之IGZO膜之條件下沉積IGZO膜，其中功率為2500瓦。
在樣本B5至B12中，在真空環境中在4×10-4帕下進行熱處理達一小時。藉由本實例中之前述<CMP>，真空環境中之熱處理使IGZO膜中之氧空位增多。亦預期熱處理降低IGZO膜中之氫濃度。
另外，樣本B6、B8、B10及B12在降低之H2環境中經受熱處理，以便添加氫至IGZO膜。亦即，樣本B6、B8、B10及B12將包括大量氧空位及氫。應注意，在降低之H2環境中在133帕下進行熱處理達一小時，以使得氫以外之元素盡可能少地進入IGZO膜。
圖64展示樣本B5至B12中IGZO膜之電阻係數、ESR自旋密度以及熱處理條件之間的關係。ESR自旋密度為IGZO膜中在g=1.93處觀測到之ESR信號的整合強度。在圖64中，條形圖代表ESR自旋密度，且線圖代表電阻係數隨ESR自旋密度之改變。為闡明趨勢，圖64中繪製1/ρ而非電阻係數ρ。黑點代表樣本B7、B9及B11之1/ρ，而白點代表樣本B6、B8、B10及B12之1/ρ。
圖65展示樣本B5至B12中IGZO膜之氫濃度、ESR自旋密度以及熱處理條件之間的關係。ESR自旋密度為IGZO膜中在g=1.93處觀測到之ESR信號的整合強度。在圖65中，條形圖代表ESR自旋密度，且線圖代表IGZO膜中氫濃度之改變。黑點代表樣本B7、B9及B11之氫濃度，而白點代表樣本B6、B8、B10及B12之氫濃度。
圖66展示樣本B5至B12中IGZO膜之氫濃度、導電性(1/ρ)以及熱處理條件之間的關係。在圖66中，具有垂直線之條形圖代表氫濃度，且具有斜線之條形圖代表導電性。
在圖64中，並未繪製樣本B5之電阻係數及ESR自旋密度，因為電阻係數大於或等於偵測上限(1×102歐姆公分)且ESR自旋密度小於或等於偵測下限(3.7×106自旋數/立方公分)。
在圖64中，在真空環境中經受熱處理之樣本B7、B9及B11之電阻係數明顯增大。在圖66中，樣本B7、B9及B11之導電性降低。相反地，圖65及圖66展示，在真空環境中經受熱處理之樣本B7、B9及B11中，氫濃度隨著熱處理溫度的升高而降低。另外，樣本B11中之ESR自旋密度降低。
圖64亦展示，在降低之H2環境中經受熱處理之樣本B8、B10及B12中，電阻係數幾乎相同，毋須考慮真空環境中之熱處理溫度。此外，在圖66中，樣本B8、B10及B12之導電性幾乎相同。另外，圖65及圖66展示，在降低之H2環境中經受熱處理之樣本B8、B10及B12中，氫濃度幾乎相同，毋須考慮真空環境中之熱處理溫度。此外，樣本B12中之ESR自旋密度藉由在降低之H2環境中進行之熱處理而增大。
以上結果指示，藉由在真空環境中熱處理之後在降低之H2環境中進行熱處理，當氫濃度及氧空位之數目兩者增大時，ESR自旋密度增大。換言之，氧空位(VO)及氫(H)之共存將顯著影響電阻係數及導電性。
圖67展示樣本B5至B12之ESR自旋密度與1/ρ之間的關係。在圖67中，水平軸代表每一樣本之IGZO膜中在g=1.93處觀測到之ESR信號的ESR自旋密度，且垂直軸代表每一樣本中IGZO膜的1/ρ。在圖67中，黑點代表樣本B7、B9及B11之量測結果，而白點代表樣本B6、B8、B10及B12之量測結果。
在圖67中，ESR自旋密度與1/ρ明顯具有正相關性。此表明，IGZO膜中在g=1.93處觀測到之ESR信號與HO及電阻係數緊密相關。
<TDS>
為了檢查HO之穩定性，對表12中所展示之樣本B6及B12進行TDS分析。圖68展示TDS分析結果。樣本B6及B12在自50℃至600℃之表面溫度下經受熱處理，且圖68展示與所釋放之H2(質荷比m/z=2)及所釋放之H2O(質荷比m/z=18)成比例之強度。應注意，H2O在100℃或更低之表面溫度下的釋放由釋放被吸收至表面之水引起。
樣本B6及B12含有大量H；然而，在800℃下之真空中烘烤之樣本B12中並未發現H2O氣體之釋放，甚至當加熱樣本B12至550℃時亦未發現。此有可能係因為引入了氧空位(VO)，且進入其中之氫(H)變得穩定，因為HO不可能由熱處理釋放。此結果與實施例4所描述之計算結果一致。
<HX-PES(2)>
為了檢查實施例4中所描述之機制是否是IGZO膜及氮化矽膜之堆疊膜的電阻降低的原因，對在IGZO膜上形成氮化矽膜且隨後回蝕之樣本進行HX-PES分析。
首先，將描述樣本B13之製造方法。
在矽晶圓上沉積100nm厚之IGZO膜。
應注意，在以下條件下形成IGZO膜：採用濺鍍方法；使用金屬氧化物靶材(In：Ga：Zn=1：1：1)；使用以氬稀釋，以體積計含50%之氧的濺鍍氣體；壓力為0.6帕；形成功率為2500瓦；且基板溫度為170℃。經由以上製程獲得樣本B13。
接著，將描述樣本B14之製造方法。
在與樣本B13相同之條件下，在矽晶圓上沉積100nm厚之IGZO膜；隨後，形成100nm厚之氮化矽膜。
在以下條件下形成氮化矽膜：採用電漿CVD方法；SiH4、N2及NH3之氣體流率分別為50標準毫升/分鐘、5000標準毫升/分鐘及100標準毫升/分鐘；壓力為100帕；形成功率為1000瓦；且基板溫度為350℃。
接著，蝕刻氮化矽膜，以便暴露IGZO膜。經由以上製程獲得樣本B14。應注意，包括在樣本B14中之IGZO膜具有減小之電阻。
圖69展示樣本B13及B14之HX-PES分析的結果。應注意，圖69亦展示具有自-0.5電子伏特至0.5電子伏特之連結能量之 光譜的放大圖。在圖69中，實線代表樣本B14之分析結果，而虛線代表樣本B13之分析結果。
吾人發現，與樣本B13相比，在樣本B14中離費米能階約0.2電子伏特處之淺層能階增大。吾人亦發現，與樣本B13相比，在樣本B14中離費米能階約2電子伏特處之深層能階增大。如以上所描述，能階之此等增大有可能由如下增大引起：歸因於當在IGZO膜上沉積氮化矽膜時產生之損壞的氧空位(VO)的增大，以及歸因於氮化矽膜中所含有之氫(H)擴散至IGZO膜的HO的增大。
以上結果指示，藉由歸因於當在氧化物半導體膜上沉積膜時產生之損壞的氧空位(VO)，以及藉由歸因於自外部之氫(H)的擴散的HO，在氧化物半導體膜中形成施子能階。
<電阻係數之溫度相依性>
接著，將參閱圖70來描述使用氧化物半導體形成之膜(下文稱為氧化物半導體膜(OS))的電阻係數之溫度相依性以及使用氧化物導體形成之膜(下文稱為氧化物導體膜(OC))的電阻係數之溫度相依性。在圖70中，水平軸代表量測溫度，且垂直軸代表電阻係數。此處，藉由四點範德堡(van der Pauw)法量測電阻係數。氧化物半導體膜(OS)之量測結果繪製為圓形，且氧化物導體膜(OC)之量測結果繪製為方形。
應注意，藉由如下步驟製備包括氧化物半導體膜(OS)之樣本：藉由使用原子比為In：Ga：Zn=1：1：1.2之濺鍍靶材之 濺鍍方法在玻璃基板上形成35nm厚之In-Ga-Zn氧化物膜；藉由使用原子比為In：Ga：Zn=1：4：5之濺鍍靶材之濺鍍方法在35nm厚之In-Ga-Zn氧化物膜上形成20nm厚之In-Ga-Zn氧化物膜；在氮環境中在450℃下進行熱處理，隨後在氮及氧之混合氣體之環境中在450℃下進行熱處理；以及藉由電漿CVD方法形成氧氮化矽膜。
藉由如下步驟製備包括氧化物導體膜(OC)之樣本：藉由使用原子比為In：Ga：Zn=1：1：1之濺鍍靶材之濺鍍方法在玻璃基板上形成100nm厚之In-Ga-Zn氧化物膜；在氮環境中在450℃下進行熱處理，隨後在氮及氧之混合氣體之環境中在450℃下進行熱處理；以及藉由電漿CVD方法形成氮化矽膜。
如自圖70可見，氧化物導體膜(OC)電阻係數之溫度相依性低於氧化物半導體膜(OS)電阻係數之溫度相依性。通常，氧化物導體膜(OC)在自80K至290K之溫度下電阻係數之變化範圍大於-20%且小於+20%。或者，在自150K至250K之溫度下電阻係數之變化範圍大於-10%且小於+10%。換言之，氧化物半導體為退化半導體，且表明，導電帶邊緣與費米能階一致或實質上一致。
[實例3]
在本實例中，使用實施例5來製造液晶顯示裝置。將描述液晶顯示裝置之規格及顯示影像。
表13展示液晶顯示裝置之規格。
圖71展示本實例中製造之液晶顯示裝置上所顯示之影像的照片。如在圖71中所見，本發明之實施例之顯示裝置為具高顯示品質之高解析度液晶顯示裝置。應注意，可以較低頻率驅動本實例中製造之液晶顯示裝置，因此可消耗較低功率。
本申請案基於2013年11月29日向日本專利局提出申請之日本專利申請案第2013-248320號、2014年2月25日向日本專利局提出申請之日本專利申請案第2014-033904號，以及2014年5月23日向日本專利局提出申請之日本專利申請案第2014-107582號，該等申請案之全部內容以引用方式併入本文。
155b‧‧‧氧化物半導體膜

Claims (20)

  1. 一種用以製造一半導體裝置之方法，其包含下列步驟：在一第一絕緣膜上形成一氧化半導體膜；在一環境中進行一第一熱處理，其中該氧化半導體膜中的氧係被釋放到該環境中；以及於該第一熱處理之後，在一含氫環境中進行一第二熱處理以形成一具導電性的氧化半導體膜。
  2. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該第一熱處理係在大於或等於350℃且小於或等於800℃之溫度下進行，且其中該第一熱處理係在壓力為大於或等於1×10-7帕且小於或等於10帕之環境中進行。
  3. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜中之一氫濃度係大於或等於8×1019原子數/立方公分。
  4. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜的一電阻係數係大於或等於1×10-3歐姆‧公分且小於1×104歐姆‧公分。
  5. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜包括一晶體部，且該晶體部之一c-軸係實質上平行於形成有該氧化半導體膜之一表面的一法線向量。
  6. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜包括In-Ga氧化物、In-Zn氧化物、及In-M- Zn氧化物(M係Al、Ga、Y、Zr、Sn、La、Ce或Nd)中之至少一者。
  7. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該半導體裝置包括一電阻器，且其中該電阻器包括該具導電性的氧化半導體膜。
  8. 如申請專利範圍第1項之用以製造一半導體裝置之方法，其中該半導體裝置包括一電容器，且其中該電容器包括該具導電性的氧化半導體膜。
  9. 一種用以製造一半導體裝置之方法，其包含下列步驟：在一第一絕緣膜上形成一氧化半導體膜；添加一稀有氣體至該氧化半導體膜；以及在一含氫環境中進行一熱處理以形成一具導電性的氧化半導體膜。
  10. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該稀有氣體係氦、氖、氬、氪及氙中之至少一者。
  11. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜中之一氫濃度係大於或等於8×1019原子數/立方公分。
  12. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜的一電阻係數係大於或等於1×10-3歐姆‧公分且小於1×104歐姆‧公分。
  13. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜包括一晶體部，且該晶體部之一c-軸係實質上平行於形成有該氧化半導體膜之一表面的一法線向量。
  14. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜包括In-Ga氧化物、In-Zn氧化物、及In-M-Zn氧化物(M係Al、Ga、Y、Zr、Sn、La、Ce或Nd)中之至少一者。
  15. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該半導體裝置包括一電阻器，且其中該電阻器包括該具導電性的氧化半導體膜。
  16. 如申請專利範圍第9項之用以製造一半導體裝置之方法，其中該半導體裝置包括一電容器，且其中該電容器包括該具導電性的氧化半導體膜。
  17. 一種用以製造一半導體裝置之方法，其包含下列步驟：在一第一絕緣膜上形成一氧化半導體膜；在一環境中進行一第一熱處理，其中該氧化半導體膜中的氧係被釋放到該環境中；以及暴露該氧化半導體膜至一溶液中，該溶液含有硼、磷、鹼金屬、及鹼土金屬中之至少一者；進行一第二熱處理以形成一具導電性的氧化半導體膜。
  18. 如申請專利範圍第17項之用以製造一半導體裝置之方法，其中該第一熱處理係在大於或等於350℃且小於或等於800℃之溫度下進 行，且其中該第一熱處理係在壓力為大於或等於1×10-7帕且小於或等於10帕之環境中進行。
  19. 如申請專利範圍第17項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜的電阻係數係大於或等於1×10-3歐姆‧公分且小於1×104歐姆‧公分。
  20. 如申請專利範圍第17項之用以製造一半導體裝置之方法，其中該具導電性的氧化半導體膜包括In-Ga氧化物、In-Zn氧化物、及In-M-Zn氧化物(M係Al、Ga、Y、Zr、Sn、La、Ce或Nd)中之至少一者。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR101561924B1 (ko) * 2014-06-12 2015-10-22 연세대학교 산학협력단 산화물 박막 후처리 방법, 및 그를 이용한 반도체 소자 제조 방법
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
KR102570314B1 (ko) * 2016-06-08 2023-08-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102573853B1 (ko) 2016-09-20 2023-09-01 삼성디스플레이 주식회사 발광 표시 장치
JP6990997B2 (ja) * 2017-06-06 2022-01-12 株式会社日立製作所 Ｍｅｍｓデバイス
CN111725072B (zh) * 2020-06-30 2022-12-30 吉林大学 一种电子浓度稳定的高质量氧化镓薄膜及其制备方法

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4678542A (en) * 1986-07-25 1987-07-07 Energy Conversion Devices, Inc. Self-alignment process for thin film diode array fabrication
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3886712B2 (ja) * 2000-09-08 2007-02-28 シャープ株式会社 半導体装置の製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101906751B1 (ko) * 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010258348A (ja) * 2009-04-28 2010-11-11 Shimadzu Corp 光マトリックスデバイスの製造方法
JP5629999B2 (ja) * 2009-09-29 2014-11-26 大日本印刷株式会社 Ｉｃタグ及びその製造方法
JP5599026B2 (ja) * 2009-10-23 2014-10-01 キヤノン株式会社 薄膜トランジスタの製造方法
WO2011068106A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US8653517B2 (en) 2010-04-06 2014-02-18 Hitachi, Ltd. Thin-film transistor and method for manufacturing the same
KR101995851B1 (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
US20120107996A1 (en) * 2010-10-30 2012-05-03 Applied Materials, Inc. Surface treatment process performed on a transparent conductive oxide layer for solar cell applications
CN102130009B (zh) 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8476927B2 (en) * 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8581625B2 (en) * 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
TWI557910B (zh) * 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2013051328A (ja) * 2011-08-31 2013-03-14 Japan Display Central Co Ltd アクティブマトリックス型表示素子およびその製造方法
JP6013676B2 (ja) * 2011-11-11 2016-10-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5912444B2 (ja) * 2011-11-18 2016-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9379254B2 (en) 2011-11-18 2016-06-28 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013115052A1 (ja) * 2012-01-31 2013-08-08 シャープ株式会社 半導体装置およびその製造方法
DE112012006123T5 (de) * 2012-03-28 2014-12-18 Toshiba Mitsubishi-Electric Industrial Systems Corporation Verfahren zur Erzeugung eines Metalloxidfilms und Metalloxidfilm
US9372694B2 (en) * 2012-03-29 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Reducing data backup and recovery periods in processors
WO2013190838A1 (ja) * 2012-06-21 2013-12-27 パナソニック株式会社 Ｔｆｔ基板およびその製造方法並びに有機ｅｌ表示装置およびその製造方法
KR102354212B1 (ko) 2012-08-03 2022-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103208506A (zh) * 2013-03-28 2013-07-17 京东方科技集团股份有限公司 阵列基板、显示装置及制作方法
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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