TW201513282A - 半導體裝置 - Google Patents

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Hajime Kaneko
Keiichi Shimada
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Toshiba Kk
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Abstract

本實施形態之半導體裝置具備：半導體基板；第1接觸插塞，其上端部之直徑尺寸大於下端部之直徑尺寸；第1絕緣膜，其覆蓋第1接觸插塞；第2接觸插塞，其下端部接合於第1接觸插塞之上端部，且上端部之直徑尺寸小於下端部之直徑尺寸；第2絕緣膜，其覆蓋第2接觸插塞；配線層，其於下端部接合有第2接觸插塞之上端部；第3絕緣膜，其覆蓋配線層；及階差，其形成於第1接觸插塞之上端部中之未由第2接觸插塞之下端部覆蓋之部分。

Description

半導體裝置 [相關申請案]
本申請案享受以日本專利申請案2013-192994號(申請日：2013年9月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
於非揮發性半導體記憶裝置中，於記憶體單元區域內隔開特定之間隔而配置有複數根位元線。於該複數根位元線連接有接觸插塞。
於上述構成之情形時，於接觸插塞與位元線之接合部分，有時會因微影之對準偏移等而導致鄰接於接觸插塞原本接合之位元線之位元線與上述接觸插塞之間的距離縮短。又，接觸插塞彼此亦存在因微影之對準偏移等而導致接觸插塞間之距離縮短的情形。如此，若接觸插塞與鄰接之位元線之間之距離等縮短，則有漏電流變大之虞。
本發明之實施形態提供一種可抑制於接觸插塞與鄰接之位元線之間產生之漏電流的半導體裝置。
一實施形態之半導體裝置包括：半導體基板；第1接觸插塞，其上端部之直徑尺寸大於下端部之直徑尺寸；第1絕緣膜，其形成於上述半導體基板上，並覆蓋上述第1接觸 插塞；第2接觸插塞，其下端部接合於上述第1接觸插塞之上端部，且上端部之直徑尺寸小於下端部之直徑尺寸；第2絕緣膜，其形成於上述第1絕緣膜及上述第1接觸插塞上，並覆蓋上述第2接觸插塞；配線層，其於下端部接合有上述第2接觸插塞之上端部；及第3絕緣膜，其形成於上述第2絕緣膜及上述第2接觸插塞上，並覆蓋上述配線層；且具備階差，該階差形成於上述第1接觸插塞之上端部中之未由上述第2接觸插塞之下端部覆蓋之部分。
1‧‧‧半導體基板
2‧‧‧元件分離區域
2r‧‧‧開口直徑
3‧‧‧元件區域
4‧‧‧氧化矽膜
5‧‧‧下部接觸孔
6‧‧‧下部接觸插塞
6a‧‧‧階差
6-S‧‧‧導體層
7‧‧‧氧化矽膜
9‧‧‧上部接觸插塞
9s‧‧‧上部接觸插塞之下部
9-S‧‧‧上部接觸插塞
10‧‧‧SiN膜
11‧‧‧氧化矽膜
12‧‧‧槽
13‧‧‧配線層
14‧‧‧SiN膜
15‧‧‧氣隙
16‧‧‧鎢膜
17‧‧‧SiN膜
18‧‧‧非晶Si膜
19‧‧‧抗蝕劑遮罩圖案
20‧‧‧上部接觸插塞
21‧‧‧氣隙
21-0‧‧‧空間
21-1‧‧‧空間
21-2‧‧‧空間
21-3‧‧‧氣隙
22‧‧‧障壁金屬
23‧‧‧導電材料
24‧‧‧氧化矽膜
24-1‧‧‧階差
25‧‧‧上部接觸孔
26‧‧‧間隔件
26-2‧‧‧間隔件
26-4‧‧‧間隔件
26-5‧‧‧間隔件
27‧‧‧SiN膜
28‧‧‧氧化矽膜
29‧‧‧SiN膜
31‧‧‧上部接觸插塞
31a‧‧‧側面
31b‧‧‧上表面
31-1‧‧‧下部
31-2‧‧‧上部
32‧‧‧配線層
32a‧‧‧側面
33‧‧‧上部接觸孔
33a‧‧‧內表面
34‧‧‧障壁金屬
35‧‧‧氣隙
36‧‧‧絕緣膜
37‧‧‧導電材料
38‧‧‧遮罩圖案
39‧‧‧凸部
40‧‧‧階部
41‧‧‧SiN膜
42‧‧‧上端部(階部)
d1‧‧‧短直徑尺寸
d2‧‧‧寬度尺寸
MZ‧‧‧槽
r‧‧‧半徑
W‧‧‧配線寬度
X‧‧‧方向
Y‧‧‧方向
圖1係表示第1實施形態之半導體裝置之構造之剖面圖之一例。
圖2係表示半導體裝置之下層部分之俯視圖之一例。
圖3係表示半導體裝置之其他下層部分之俯視圖之一例。
圖4係沿圖3中之B-B線之剖面圖之一例。
圖5係製造步驟之一階段中之相當於圖1之圖。
圖6(a)係製造步驟之一階段中之相當於圖1之圖，(b)係製造步驟之一階段中之相當於圖4之圖。
圖7(a)及(b)係製造步驟之一階段中之半導體裝置之俯視圖之一例。
圖8(a)係製造步驟之一階段中之相當於圖1之圖，(b)係製造步驟之一階段中之相當於圖4之圖。
圖9係製造步驟之一階段中之半導體裝置之俯視圖之一例。
圖10(a)係表示製造步驟之一階段中之半導體裝置之構造的剖面圖，(b)係製造步驟之一階段中之半導體裝置之俯視圖之一例。
圖11(a)係製造步驟之一階段中之相當於圖1之圖，(b)係製造步驟 之一階段中之相當於圖4之圖。
圖12係製造步驟之一階段中之半導體裝置之俯視圖之一例。
圖13(a)係製造步驟之一階段中之相當於圖1之圖，(b)係製造步驟之一階段中之相當於圖4之圖。
圖14係製造步驟之一階段中之半導體裝置之俯視圖之一例。
圖15係表示第2實施形態之實施例1之相當於圖1之圖。
圖16係相當於圖2之圖。
圖17係表示第2實施形態之實施例2之相當於圖15之圖。
圖18係相當於圖16之圖。
圖19係表示第2實施形態之實施例3之相當於圖17之圖。
圖20係製造步驟之一階段中之相當於圖15之圖。
圖21係製造步驟之一階段中之相當於圖15之圖。
圖22係製造步驟之一階段中之相當於圖15之圖。
圖23係製造步驟之一階段中之相當於圖15之圖。
圖24(a)係製造步驟之一階段中之相當於圖16之圖，(b)係製造步驟之一階段中之相當於圖15之圖。
圖25係製造步驟之一階段中之相當於圖15之圖。
圖26(a)係製造步驟之一階段中之相當於圖18之圖，(b)係製造步驟之一階段中之相當於圖17之圖。
圖27係製造步驟之一階段中之相當於圖17之圖。
圖28係製造步驟之一階段中之相當於圖17之圖。
圖29(a)係表示第3實施形態之相當於圖2之圖，(b)係表示第3實施形態之相當於圖1之圖。
圖30係製造步驟之一階段中之相當於圖29(b)之圖。
圖31係製造步驟之一階段中之相當於圖29(b)之圖。
圖32係製造步驟之一階段中之相當於圖29(b)之圖。
圖33係製造步驟之一階段中之相當於圖29(b)之圖。
圖34係製造步驟之一階段中之相當於圖29(b)之圖。
圖35係表示第3實施形態之變化實施例之相當於圖29(b)之圖。
圖36係表示第4實施形態之相當於圖29(b)之圖。
圖37係製造步驟之一階段中之相當於圖36之圖。
圖38係製造步驟之一階段中之相當於圖36之圖。
圖39係製造步驟之一階段中之相當於圖36之圖。
圖40係製造步驟之一階段中之相當於圖36之圖。
圖41係製造步驟之一階段中之相當於圖36之圖。
圖42係表示第5實施形態之相當於圖29(b)之圖。
圖43係製造步驟之一階段中之相當於圖42之圖。
圖44係製造步驟之一階段中之相當於圖42之圖。
圖45係製造步驟之一階段中之相當於圖42之圖。
圖46係製造步驟之一階段中之相當於圖42之圖。
圖47係製造步驟之一階段中之相當於圖42之圖。
圖48係製造步驟之一階段中之相當於圖42之圖。
圖49係表示第6實施形態之相當於圖42之圖。
圖50係製造步驟之一階段中之相當於圖49之圖。
圖51係製造步驟之一階段中之相當於圖49之圖。
圖52係製造步驟之一階段中之相當於圖49之圖。
圖53係製造步驟之一階段中之相當於圖49之圖。
圖54係製造步驟之一階段中之相當於圖49之圖。
圖55係製造步驟之一階段中之相當於圖49之圖。
以下，參照圖式，對複數之實施形態進行說明。再者，於各實施形態中，對實質上相同之構成部位標註相同之符號，並省略說明。 然而，圖式係模式性者，厚度與平面尺寸之關係、各層之厚度之比率等不同於現實者。
(第1實施形態)
參照圖1至圖14，對應用於例如NAND(Not AND，反及)型快閃記憶體裝置之第1實施形態進行說明。首先，圖1係模式性地表示NAND型快閃記憶體裝置之位元線接觸部分之構造的剖面圖之一例。
如圖1所示，半導體基板(例如矽基板)1係其表層部由元件分離區域2分離形成為元件區域3。元件分離區域2係於以特定間隔形成於半導體基板1之表層部之溝槽(元件分離槽)之內部埋入形成氧化矽膜等元件分離絕緣膜而構成。於元件區域3之表層形成有作為汲極區域之擴散區域(未圖示)。於半導體基板1之上表面上，雖未圖示但介隔閘極絕緣膜而積層形成有選擇閘極電晶體及記憶體單元電晶體之各閘極電極。再者，圖1所示之部分表示預先形成上述各閘極電極之積層構造並藉由其後之蝕刻處理加以去除而得之部分。
於半導體基板1之上表面上以特定膜厚形成有作為第1絕緣膜之氧化矽膜4。於該氧化矽膜4形成有自其上表面貫通至下表面之下部接觸孔5。該下部接觸孔5係以使半導體基板1之元件區域3每隔1個地露出之方式形成(即，下部接觸孔5於元件區域3上配置成所謂2串鋸齒狀)。再者，亦可將下部接觸孔5配置成所謂3串鋸齒狀。下部接觸孔5形成為上端開口部之直徑尺寸(橫截面積)大於下端開口部之直徑尺寸(橫截面積)，即，形成為正錐形狀。
於下部接觸孔5內，藉由介隔鈦/氮化鈦(Ti/TiN)等障壁金屬埋入鎢(W)等導電性材料而形成作為第1接觸插塞之下部接觸插塞6(位元線接觸插塞CB)。下部接觸插塞6形成為上端部之直徑尺寸(橫截面積)大於下端部之直徑尺寸(橫截面積)，即，形成為正錐形狀。
於氧化矽膜4之上表面上以特定膜厚形成有作為第2絕緣膜之氧 化矽膜7。於氧化矽膜7形成有上部接觸插塞(位元線穿孔插塞V1)9，該上部接觸插塞(位元線穿孔插塞V1)9位於下部接觸插塞6上，並自氧化矽膜7之上表面貫通至下表面。上部接觸插塞9形成為上端部之直徑尺寸(橫截面積)小於下端部之直徑尺寸(橫截面積)，即，形成為倒錐形狀(參照圖1、圖3)。上部接觸插塞9含有鎢(W)等導電性材料。上部接觸插塞9之下端部接合於下部接觸插塞6之上端部。此處，對1個接觸插塞6配置有1個接觸插塞9。如圖2所示，接觸插塞9與接觸插塞6同樣地配置成2串鋸齒狀。此處，接觸插塞6與接觸插塞9有時會產生對準偏移，而有於俯視之情形時接觸插塞6與接觸插塞9之位置不一致之情形。此處，於下部接觸插塞6之上部中之自上部接觸插塞9伸出之部分形成有階差6a。
於氧化矽膜7之上表面上形成有作為第3絕緣膜之SiN膜10及氧化矽膜11。於SiN膜10及氧化矽膜11以自其上表面貫通至下表面之方式形成有位元線BL形成用之槽12。如圖2所示，槽12沿X方向(位元線方向：元件分離區域2、元件區域3延伸之方向)延伸，並以一定間隔沿Y方向配置。於槽12內，藉由埋入銅(Cu)等導電性材料而形成配線層13(位元線BL)。上部接觸插塞9之上端接合於該配線層13之下端部。於氧化矽膜11及配線層13上形成有層間絕緣膜(SiN膜14)。於上述構成之情形時，上部接觸插塞9係等間隔地配置，並且配線層13係等間隔地配置。再者，圖2係模式性地表示配線層13之上表面之層部分之佈局圖案的俯視圖之一例。
其次，詳細說明本實施形態。圖3係對上部接觸插塞9與下部接觸插塞6之關係進行說明的模式性地表示俯視之情形時之佈局圖案之俯視圖之一例。再者，圖1係沿圖3中之A-A線之方向之剖面圖。圖4係沿圖3中之B-B線之方向之剖面圖。又，於圖3中，為方便起見，省略配線層13之表示。
如圖3及圖4所示，於本實施形態中，由於上部接觸插塞9之下部9s之直徑尺寸變大，故於XY軸斜向上，與鄰接之下部接觸插塞6或鄰接之上部接觸插塞9之距離變近。於該位置，於下部接觸插塞6與鄰接之上部接觸插塞9之距離變近之部分形成有氣隙15。再者，有時將「於XY軸斜向上鄰接」稱為XY鄰接。
此處，氣隙15之上端部處於較上部接觸插塞9之上表面更低之位置。又，氣隙15之下部處於較下部接觸插塞6之上表面更低之位置。
其次，參照圖5至圖14，對上述構成之製造步驟進行說明。如圖5所示，藉由於半導體基板1形成元件分離區域2而將元件區域3分離，其後，利用CVD(Chemical Vapor Deposition，化學氣相沈積)法沈積氧化矽膜4。繼而，藉由RIE(Reactive Ion Etching，反應式離子蝕刻)等將氧化矽膜4進行各向異性蝕刻，而形成下部接觸孔5。
其後，於下部接觸孔5內埋入下部接觸插塞6。於該情形時，沿下部接觸孔5之內表面形成鈦/氮化鈦等障壁金屬作為導電性材料，並於該障壁金屬之內側埋入鎢(W)等。繼而，利用CMP(Chemical Mechanical Polishing，化學機械研磨)法將沈積於氧化矽膜4之上表面上之鎢平坦化，而使氧化矽膜4之上表面露出。藉此，形成圖5所示之構造。
繼而，如圖6所示，於氧化矽膜4及下部接觸插塞6之上表面上以特定膜厚成膜鎢膜16。繼而，於鎢膜16上成膜作為硬質遮罩之SiN膜17及非晶Si膜18。其後，塗佈光阻劑並進行曝光顯影，藉此，將光阻劑圖案化而形成抗蝕劑遮罩圖案19。於該情形時，抗蝕劑遮罩圖案19如圖7(a)所示般，藉由光微影而稍大地形成後，如圖7(b)所示般藉由除殘渣(descum)等而縮小。再者，圖6(a)係沿圖7(b)中之A-A線之剖面圖，圖6(b)係沿圖7(b)中之B-B線之剖面圖。
其後，如圖8所示，以抗蝕劑遮罩圖案19及硬質遮罩為遮罩而使 用RIE法加工鎢膜16，形成上部接觸插塞9。於該情形時，以上部接觸插塞9成為錐形狀之方式進行加工，進而，以上部接觸插塞9之上部變細之方式進行加工。藉此，可確保XY鄰接之上部接觸插塞9彼此、及上部接觸插塞9之上部與在Y方向鄰接之配線層13之距離夠大(參照圖1)。又，藉由上述RIE，將下部接觸插塞6之上部中的自上部接觸插塞9之下部伸出之部分以受到刻蝕之方式加工。藉此，於下部接觸插塞6之上部形成階差6a。階差6a亦可藉由利用過蝕刻而形成。此處，於俯視之情形時，即便因對準偏移而導致下部接觸插塞6之上部與XY鄰接之上部接觸插塞9之下部靠近，亦藉由階差6a而使下部接觸插塞6之上部與XY鄰接之上部接觸插塞9之下部的與半導體基板之主平面垂直之方向之距離變大。其結果，可確保下部接觸插塞6之上部與XY鄰接之上部接觸插塞9之下部之間的距離較寬(參照圖8(b)及圖9)。再者，圖8(a)係沿圖9中之A-A線之剖面圖，圖8(b)係沿圖9中之B-B線之剖面圖。
此處，對周邊電路區域中之上部接觸插塞與下部接觸插塞之關係進行說明。圖10(b)係周邊電路區域之俯視圖之1例，圖10(a)係沿圖10(b)之SS-SS線之剖面圖。圖10(a)所示之導體層6-S係由與下部接觸插塞6相同之材料形成。又，上部接觸插塞9-S係藉由與上部接觸插塞9相同之步驟而形成，且具有相同之材料。如圖10(a)所示，周邊電路之導體層6-S亦藉由上述RIE使未由上部接觸插塞9-S覆蓋之部分受到刻蝕而下降。於該情形時，周邊電路之導體層6-S之膜厚例如有100nm左右，因此，即便因上述RIE而下降例如20nm左右，周邊電路之導體層M0亦剩餘充分之膜厚。其結果，導體層6-S之電阻幾乎未變高而不會產生問題。
繼而，如圖11及圖12所示，成膜氧化矽膜7。於該情形時，藉由使用覆蓋性較差之材料而於XY鄰接之上部接觸插塞9彼此之下部形成 氣隙15(參照圖11(b)及圖12)。此時，氣隙15之上端處於較上部接觸插塞9之上表面低之位置。因此，因後續步驟之配線層13之金屬鑲嵌加工等而導致氣隙15之上部開口的可能性較小。又，於在Y方向鄰接之下部接觸插塞6間之階差6a未形成氣隙15。其原因在於，於Y方向鄰接之上部接觸插塞9彼此之間較寬。再者，亦存在如下情形：亦於在Y方向鄰接之上部接觸插塞9彼此之間僅於階差6a部分形成氣隙15。於該情形時，氣隙15之大小係Y方向鄰接間小於XY鄰接間。
繼而，如圖13及圖14所示，使用CMP法將氧化矽膜7(及SiN膜17)平坦化而使上部接觸插塞9之上表面露出。其後，藉由周知之製程而形成SiN膜10、氧化矽膜11，並藉由金屬鑲嵌製程而形成與上部接觸插塞9連接之配線層13(金屬鑲嵌配線)，並於氧化矽膜11及配線層13上形成SiN膜14(參照圖1)。
根據上述構成之本實施形態，由於將上部接觸插塞9製成倒錐形狀，故上部接觸插塞9與在Y方向鄰接之配線層13之間之距離變大，從而可提高兩者之間之耐壓。其結果，可抑制漏電流。
又，由於上部接觸插塞9之下部變大，故上部接觸插塞9之下端部與XY鄰接之下部接觸插塞6之上端部之距離變近。然而，於下部接觸插塞6之上表面與上部接觸插塞9自對準地形成有階差6a。其結果，於上部接觸插塞9與XY鄰接之下部接觸插塞6之間在與半導體基板之主平面垂直之方向上可確保距離，因此可提高耐壓。
又，可減小上部接觸插塞9與XY鄰接之下部接觸插塞6之間之寄生電容。其結果，可使非揮發性半導體記憶裝置之動作高速化。
又，氣隙15之下部處於較下部接觸插塞6之上表面低之位置。其結果，可減小上部接觸插塞9與XY鄰接之上部接觸插塞6之寄生電容。
又，氣隙15未形成於在Y方向鄰接之上部接觸插塞9之間。其結 果，於在後續步驟中使用CMP法之情形時，可藉由CMP法提高機械耐性，從而可防止圖案崩塌。
(第2實施形態)
圖15至圖28係表示第2實施形態者。再者，對與第1實施形態相同之構成標註相同之符號。於該第2實施形態中，於上部接觸插塞20(第3接觸插塞)之上端部之外周形成有氣隙21。以下，對第2實施形態具體地進行說明。
首先，於第2實施形態之實施例1中，如圖15及圖16所示，上部接觸插塞20之上端部之短直徑尺寸d1(Y方向上之直徑尺寸)大於配線層13之下端部之寬度尺寸d2(Y方向上之寬度尺寸)。此處，於形成於作為第2絕緣膜之氧化矽膜24的上部接觸孔25之內表面形成有例如SiCN膜作為間隔件26。於該間隔件26之內側埋入鎢(W)等導電性材料而形成有上部接觸插塞20。又，配線層13包含形成於槽12之內表面之Ti等障壁金屬22及埋入於槽12內之Cu等導電材料23。
又，於下方未形成有上部接觸插塞20之配線層13之下表面處於較在Y方向鄰接之上部接觸插塞20之上表面低之位置。
如圖15所示，於Y方向上，上部接觸插塞20之上部之兩側部及與兩側部接觸之間隔件26成為自配線層13之下部之兩側部突出之形狀。如此般上部接觸插塞20之上部之兩側部突出之情形係形成配線層13之槽12時之微影之對準偏移相對較小的情形。
而且，如圖15及圖16所示，於自配線層13突出之間隔件26上形成有氣隙21。於該構成之情形時，氣隙21係配設於配線層13之下部與於Y方向與該配線層13鄰接之上部接觸插塞20之上端部之兩側部(突出部分)之間。又，氣隙21之上端處於與上部接觸插塞20之上端大致相同之位置。又，氣隙21之上端處於較鄰接之配線層13之下表面高之位置。又，氣隙15之下端處於較鄰接之配線層13之下表面低之位置。
又，參照圖17及圖18，對第2實施形態之實施例2進行說明。於實施例2中，如圖18所示，於Y方向上部接觸插塞20之上端部之一方(右方)之側部自配線層13之下端部之側部突出。而且，如圖17及圖18所示，於自配線層13突出之間隔件26上形成有氣隙21。於該構成之情形時，氣隙21係配設於配線層13之下部與於Y方向與該配線層13鄰接之上部接觸插塞20之上部之一側部(突出部分)之間。再者，於在Y方向上形成於上部接觸插塞20之上端部之另一側部的間隔件26-2之上方形成有配線層13。此處，間隔件26-2之上表面低於上部接觸插塞20之上表面。此處，形成由氧化矽膜24、間隔件26-2之上部及接觸插塞20包圍之空間21-2。於該空間21-2內以接觸之方式形成有障壁金屬22。
進而，參照圖19，對第2實施形態之實施例3進行說明。實施例3係與上述實施例2大致相同之構成，不同之處在於，於空間21-2內之上部埋入有障壁金屬22且於空間21-2內之下部形成有氣隙21-3。
繼而，參照圖20至圖25，對上述構成中之實施例1之製造方法進行說明。如圖20所示，藉由周知之製程加工氧化矽膜24而形成上部接觸孔25。再者，上述氧化矽膜24形成於第1實施形態之圖5所示之構成即氧化矽膜7及下部接觸插塞6上。而且，上部接觸孔25係以使下部接觸插塞6之上表面露出之方式形成。
其後，如圖21所示，於上部接觸孔25之內表面形成例如SiCN膜作為間隔件26，以縮小上部接觸孔25之孔徑。繼而，進行間隔件26之各向異性蝕刻，而使下部接觸插塞6之上表面露出。再者，上述SiCN膜26只要為與氧化矽膜24存在濕式蝕刻之選擇比之膜(濕式蝕刻速率大於氧化矽膜24之膜)即可，亦可為其他膜。
繼而，如圖22所示，於上部接觸孔25內埋入鎢等導電材料23。其後，使用CMP法進行平坦化，使氧化矽膜24之上表面露出，而於上部接觸孔25內形成上部接觸插塞20。再者，上部接觸插塞20之上表面 與間隔件26之上表面大致一致。藉此，形成圖22所示之構成。
繼而，如圖23所示，於氧化矽膜24、SiCN層26及導電材料23上以積層之方式形成SiN膜27及氧化矽膜28作為絕緣層。其後，藉由周知之製程加工SiN膜27及氧化矽膜28而形成配線層13形成用之槽12。於該情形時，於槽12之底部，上部接觸插塞20之上表面露出。再者，於在下部未形成有上部接觸插塞20之情形時，槽12之底部藉由過蝕刻而下降至較氧化矽膜24之上表面低之位置。藉此，形成圖23所示之構成。
繼而，如圖24(a)、(b)所示，為了加工之後處理及上部接觸插塞20之氧化物去除而進行濕式蝕刻。於該情形時，例如使用鹼系溶液作為蝕刻劑。此時，如圖24(a)所示，因槽12而露出之間隔件26-4藉由濕式蝕刻而去除上部之一部分。又，濕式蝕刻液自間隔件26-4滲入至形成於上部接觸插塞20之上部之外周的間隔件26而形成空間21-0。此處，因上部接觸插塞20與間隔件26之濕式蝕刻之選擇比不同而僅去除上部接觸插塞20之上端部之外周部兩側之SiCN膜。再者，為了防止崩塌，僅對間隔件26之上部進行蝕刻而僅於上部接觸插塞20之上部外周部分形成氣隙21。
繼而，如圖25所示，藉由濺鍍而於槽12之內表面形成TiN等障壁金屬22。此處，於圖24(a)之間隔件26-4上之空間21-0內形成障壁金屬22。再者，於上部接觸插塞20之上部之外周部兩側之空間21-0之上表面形成有SiN膜27。其結果，於上部接觸插塞20之上部之外周部兩側之空間21-0內不形成障壁金屬。藉此，間隔件26-4上之空間21-0由障壁金屬封閉，而於上部接觸插塞20之上部之外周部兩側形成氣隙21。繼而，藉由鍍敷而於槽12內埋入Cu等導電材料23。藉此，形成圖25所示之構成。
其後，如圖15所示，使用CMP法將導電材料23平坦化，使氧化 矽膜28之上表面露出，而於槽12內形成配線層13。進而，於氧化矽膜28及配線層13之上表面上形成例如SiN膜29作為絕緣膜。藉此，形成圖15所示之構成。
繼而，參照圖26至圖28，對實施例2、3之製造方法進行說明。再者，自圖20至圖22，製造方法係與上述實施例1之製造方法相同。其後，如圖26(b)所示，於氧化矽膜24、導電材料23及間隔件26上積層形成SiN膜27及氧化矽膜28作為絕緣層。繼而，藉由周知之製程加工SiN膜27及氧化矽膜28而形成配線層13形成用之槽12。於該情形時，如圖26(a)所示，槽12因對準偏移而相對於上部接觸插塞20向Y方向右側移動。因此，於槽12之底部，間隔件26之大致左半部分(間隔件26-5)露出。藉此，形成圖26(a)、(b)所示之構成。於該情形時，若形成上述槽12時之微影之對準偏移相對較大，則上部接觸插塞20之上部之一方(右方)之側部成為自槽12(即配線層13)之下端部突出之形狀。
繼而，如圖27所示，為了加工之後處理及上部接觸插塞20之氧化物去除而進行濕式蝕刻。此時，因槽12而露出之間隔件26-5藉由濕式蝕刻而被去除上部之一部分，形成空間21-2。又，濕式蝕刻液自間隔件26-5滲入至形成於上部接觸插塞20之上部之外周的間隔件26而形成空間21-1。此處，因上部接觸插塞20與間隔件26之濕式蝕刻之選擇比不同而僅去除上部接觸插塞20之上部之外周部兩側之SiCN膜。此時，由於藉由側面蝕刻而去除在上部形成有SiN膜27之部分之間隔件26，故在上部形成有SiN膜27之部分之空間21-1之深度淺於空間21-2之深度。
繼而，如圖28所示，藉由濺鍍而於槽12之內表面形成TiN等障壁金屬22。此處，於空間21-2內形成障壁金屬22。再者，於上部接觸插塞20之上部之外周部之空間21-1之上表面形成有SiN膜27。其結果， 於上部接觸插塞20之上部之外周部之空間21-1內不形成障壁金屬。藉此，空間21-2由障壁金屬封閉，而於上部接觸插塞20之上部之外周部之一側部形成氣隙21。於該情形時，若空間21-2由障壁金屬22完全填埋，則獲得實施例2之構成(參照圖17)。此處，若空間21-2之上部側由障壁金屬22填埋，則於其下方形成氣隙21-3，而獲得實施例3之構成(參照圖19)。繼而，藉由鍍敷而於槽12內埋入Cu等導電材料23。藉此，形成圖28所示之構成。
其後，如圖17(或圖19)所示，例如，使用CMP法將導電材料23平坦化，使氧化矽膜28之上表面露出，而於槽12內形成配線層13。進而，於氧化矽膜28及配線層13上，形成例如SiN膜29作為絕緣膜。藉此，獲得圖17(或圖19)所示之構成即實施例2(或實施例3)。
根據上述第2實施形態之實施例1，於自配線層13突出之間隔件26上形成有氣隙21。該氣隙21係配設於上部接觸插塞20之上部之兩側部(突出部分)、與在Y方向鄰接之配線層13之下部之間。其結果，可增大上部接觸插塞20與在Y方向鄰接之配線層13之間的耐壓，從而可抑制漏電流。
又，根據第2實施形態之實施例2，可將氣隙21形成於產生對準偏移而靠近上部接觸插塞20之配線13與該上部接觸插塞20之間。另一方面，於因對準偏移而遠離上部接觸插塞20之配線13與該上部接觸插塞20之間不形成氣隙21。其結果，即便於產生對準偏移之情形時，亦可增大上部接觸插塞20與鄰接之配線層13之間的耐壓。又，藉由埋入障壁金屬，可減小配線層13與上部接觸插塞20之電阻。又，根據實施例2，構成為於因對準偏移而耐壓變大之上部接觸插塞20與配線層13之間埋入配線層13之障壁金屬22。其結果，可增大上部接觸插塞20與配線層13之連接面積，從而可降低接觸之連接電阻。又，根據第2實施形態之實施例3，亦可獲得與實施例2大致相同之作用效果。
(第3實施形態)
圖29至圖34係表示第3實施形態者。再者，對與第2實施形態相同之構成標註相同之符號。於該第3實施形態中構成為一次形成上部接觸插塞及配線層。
具體而言，如圖29(a)所示，配線層32沿X方向延伸，並於Y方向隔開一定間隔而配置。上部接觸插塞31係以於Y方向上左側自配線層32突出之方式配置。於配線層32間形成有氣隙35。氣隙35於X方向上延伸。
如圖29(b)所示，於下部接觸插塞6上形成有作為第4接觸插塞之上部接觸插塞31，並於上部接觸插塞31上形成有配線層32。上部接觸插塞31與配線層32係利用鎢等導電材料一體地形成。於埋入有上部接觸插塞31之上部接觸孔33之內表面形成有包含WN或TiN等之障壁金屬34。再者，亦於埋入有下部接觸插塞6之下部接觸孔5之內表面形成有包含WN或TiN等之障壁金屬34。
上部接觸插塞31包含下部31-1與上部31-2。於Y方向上，下部31-1之寬度大於上部31-2之寬度。即，可謂配線層32與上部31-2自對準地形成。
進而，於上部接觸插塞31與鄰接之配線層32之間形成有氣隙35。於配線層32上形成有例如包含氧化矽膜之絕緣膜36。氣隙35之上端配置於較配線層32之上表面高之位置。又，氣隙35係將配線層32、上部31-2之側面露出，且將下部31-1之上表面中之未形成有上部31-2之部分露出。又，氣隙35之下端係自氧化矽膜24之上表面連續地形成至下部31-1。又，亦可謂氧化矽膜24之上表面及上部側面因氣隙35而露出。
繼而，參照圖30至圖34，對上述構成之製造方法進行說明。首先，如圖30所示，藉由周知之製程加工氧化矽膜24而形成上部接觸孔 33。再者，上述氧化矽膜24係形成於第1實施形態之圖5所示之構成即氧化矽膜4及下部接觸插塞6上。而且，上部接觸孔33係以使下部接觸插塞6之上表面露出之方式形成。於上述構成之情形時，成為如下構成：將上部接觸孔33之上部開口部之半徑設為r(即，將上部開口部之開口直徑設為2r)，且將配線層32之配線寬度設為W(參照圖29(a))時，W/2<r<W<2r之關係成立。
其後，如圖31所示，於上部接觸孔33之內表面及氧化矽膜24之上表面上形成包含WN或TiN等之障壁金屬34，並於其上形成鎢或鉬等導電材料37，並使用CMP法將導電材料37之上表面平坦化。此時，以氧化矽膜24之上表面上之導電材料37之膜厚變得與配線層32之膜厚相等之方式進行平坦化。藉此，形成圖31所示之構造。
繼而，如圖32所示，於導電材料37之上表面上形成遮罩圖案38。於該情形時，形成例如氧化矽膜作為硬質遮罩膜，並藉由光微影對該氧化矽膜進行圖案化加工而形成上述遮罩圖案38。遮罩圖案38之寬度尺寸為W。再者，於該實施形態之情形時，遮罩圖案38存在對準偏移，例如於Y方向上向右方偏移。
其後，如圖33所示，使用例如RIE法，以遮罩圖案38為遮罩加工導電材料37(及障壁金屬34)，而形成槽MZ。於該情形時，以導電材料37(及障壁金屬34)之蝕刻選擇比高於氧化矽膜24的條件進行RIE。藉此，形成上部接觸插塞31及配線層32。此處，較氧化矽膜24之上表面更靠下方之導電材料37成為上部接觸插塞31。又，較因槽MZ之底部而露出之上表面31b更靠下方之部分成為下部31-1，較上表面31b更靠上方之部分成為上部31-2。於該構成之情形時，上部31-2之一側面31a與配線層32之一側面32a成為同一平面。即，形成至少1個使上部接觸插塞31之一側面與配線層32之一側面32a為同一平面的平面。
繼而，如圖34所示，使用例如P-CVD(Plasma Chemical Vapor Deposition，電漿化學氣相沈積)法於配線層32及氧化矽膜24之上表面上形成例如覆蓋性較差之氧化矽膜作為絕緣膜36。藉此，以將配線層32之兩側之側壁部及上部接觸插塞31之一側面31a露出之方式形成氣隙35。於該情形時，氣隙35成為如下構成，即，配設於上部接觸插塞31之上部31-2與在Y方向鄰接之配線層32之間，並且配設於在Y方向鄰接之配線層32間。又，將氧化矽膜24之內表面33a露出。繼而，如圖29所示，使用例如CMP法將絕緣膜36平坦化。
根據上述構成之第3實施形態，於形成上部接觸插塞31及配線層32時，相對於配線層32自對準地形成上部接觸插塞31之上部31-2。其結果，可減小上部接觸插塞31與配線層32之對準偏移之影響。藉此，可抑制於上部接觸插塞31與鄰接之配線層32之間產生的漏電流。又，構成為如下，將配線層32之配線寬度尺寸設為W，且將上部接觸孔33之上部開口部之寬度尺寸設為2r時，W/2<r<W<2r成立。其結果，可相對於上述配線層32自對準地實現上部接觸插塞31之上部31-2。進而，由於增大了上部接觸孔33之上部開口部之寬度尺寸，故可達成與上部接觸孔33形成相關的微影裕度(Litho Margin)之提高、加工裕度之提高、金屬埋入之提高。
又，根據上述實施形態，氣隙35係配設於上部接觸插塞31與鄰接之配線層32之間，並且配設於配線層32間。其結果，可提高上部接觸插塞31與鄰接之配線層32之間的耐壓，從而可抑制於上部接觸插塞31與配線層32間產生之漏電流。
又，可謂氣隙35係相對於上部接觸插塞31之上部31-2及配線層32自對準地形成。其結果，可較大地形成氣隙35。又，可使氣隙35之上端高於配線層32之上表面，且可使氣隙35之最底面低於氧化矽膜24之上表面。
再者，將於導電材料37之上表面上形成遮罩圖案38時(參照圖 32)Y方向之對準偏移相對較小之情形示於圖35(第3實施形態之變化實施例)。於Y方向上，上部31-2之寬度與配線層32之寬度大致相等。又，於本剖面中，於一體地觀察下部31-1、上部31-2、及配線層32時，可謂上部接觸插塞31成為大致凸型。此處，上部接觸插塞31之上部31-1之兩側面因氣隙35而露出。即，上部接觸插塞31之上部31-1之兩側面未由氧化矽膜24覆蓋而露出。其結果，於上部接觸插塞31之上部31-1之兩側面之全部形成氣隙35。於該構成之情形時，藉由上部接觸插塞31之上部31-2之兩側之側面及配線層32之兩側之側面32a、32b而形成2個同一平面。於上述構成中，氣隙35亦配設於上部接觸插塞31與鄰接之配線層32之間，並且配設於配線層32間，因此，可提高上部接觸插塞31與鄰接之配線層32之間的耐壓，從而可抑制於上部接觸插塞31與配線層32間產生之漏電流。
又，可將氣隙35設為大致對稱形狀，從而可抑制配線層32間之電容之偏差。
(第4實施形態)
圖36至圖41係表示第4實施形態者。再者，對與第3實施形態相同之構成標註相同之符號。於該第4實施形態中構成為使上部接觸插塞及配線層之材料於不同之步驟中沈積。具體而言，如圖36所示，於上部接觸插塞31與配線層32之間形成有包含WN或TiN等之障壁金屬34。
繼而，參照圖37至圖41，對上述構成之製造方法進行說明。首先，如第3實施形態之圖30所示，以與第3實施形態相同之方式，藉由周知之製程加工氧化矽膜24而形成上部接觸孔33。其後，如圖37所示，於上部接觸孔33之內表面及氧化矽膜24之上表面上形成障壁金屬34，並於其上形成導電材料37，並使用CMP法以氧化矽膜24之上表面露出之方式將導電材料37平坦化。
繼而，如圖38所示，於氧化矽膜24之上表面及導電材料37之上表面上形成障壁金屬34，並於其上形成導電材料37，並視需要使用CMP法將導電材料37之上表面平坦化。此時，以導電材料37之膜厚變得與配線層32之膜厚相等之方式進行平坦化。
繼而，如圖39所示，於導電材料37之上表面上形成遮罩圖案38。於該情形時，遮罩圖案38於Y方向上存在對準偏移，例如向右方偏移。其後，如圖40所示，以遮罩圖案38為遮罩，使用例如RIE法加工導電材料37(及障壁金屬34)。於該情形時，以導電材料37(及障壁金屬34)之蝕刻選擇比高於氧化矽膜24的條件進行RIE。藉此，形成上部接觸插塞31之上部31-2及配線層32。
繼而，如圖41所示，使用例如P-CVD法於配線層32之上表面及氧化矽膜24之上表面上形成例如覆蓋性較差之氧化矽膜作為絕緣膜36。藉此，於配線層32之兩側之側壁部及上部接觸插塞31之一側壁部形成氣隙35。於該情形時，氣隙35成為配設於上部接觸插塞31與鄰接之配線層32之間的構成。繼而，如圖36所示，使用例如CMP法將絕緣膜36平坦化。
上述內容以外之第4實施形態之構成成為與第3實施形態之構成相同的構成。因此，於第4實施形態中亦可獲得與第3實施形態大致相同之作用效果。
(第5實施形態)
圖42至圖48係表示第5實施形態者。再者，對與第3實施形態相同之構成標註相同之符號。於該第5實施形態中，藉由去除氧化矽膜24之一部分而增大氣隙35。
具體而言，如圖42所示，於氧化矽膜24之上表面上形成寬度較窄之凸部39，藉由該凸部39及氧化矽膜24之上表面而構成階部40。繼而，於階部40之上表面、側面及上表面上，即，於氧化矽膜24之上表 面、凸部39之側面及凸部39之上表面上連續地形成障壁金屬34。進而，於該障壁金屬34上形成導電材料37，而形成上部接觸插塞31及配線層32。
又，於氧化矽膜24亦形成有階差24-1。階差24-1存在於與上部接觸插塞31之下部31-1之上表面大致相同的位置。即，位於較下部31-1更靠上方之氧化矽膜24之上部變細。又，亦可謂氧化矽膜24具有上部及下部，且於上部與下部之間具有階差。其結果，可增大氣隙35。
氣隙35將氧化矽膜24及凸部39之側面露出。此處，因氣隙35而露出之氧化矽膜24之側面與凸部39之側面形成同一平面。
繼而，參照圖43至圖48，對上述構成之製造方法進行說明。首先，如圖43所示，藉由周知之製程而於氧化矽膜4及下部接觸插塞6(參照第1實施形態之圖5)上積層形成氧化矽膜24及蓋膜(SiN膜41)後，對氧化矽膜24及SiN膜41進行加工而形成上部接觸孔33。
其後，如圖44所示，縮減氧化矽膜24上之SiN膜41而形成凸部39即階部40。繼而，如圖45所示，於上部接觸孔33之內表面、氧化矽膜24之上表面、凸部39之側面及上表面上形成障壁金屬34，並於其上形成導電材料37，並使用CMP法將導電材料37之上表面平坦化。此時，以氧化矽膜24之上表面上之導電性材料37之膜厚變得與配線層32之膜厚相等之方式進行調整。
繼而，如圖46所示，於導電材料37之上表面上形成遮罩圖案38。於該實施形態之情形時，遮罩圖案38於Y方向上存在對準偏移，例如向右方偏移。其後，如圖47所示，使用例如RIE法，以遮罩圖案38為遮罩對導電材料37(及障壁金屬34)進行加工。於該情形時，以氧化矽膜24及導電材料37(及障壁金屬34)之蝕刻選擇比高於SiN膜41(凸部39)的條件進行RIE。藉此，形成上部接觸插塞31及配線層32。又，可謂以凸部39為遮罩而形成槽MZ。即，可謂氣隙35之側面係相對於 凸部39自對準地形成。
繼而，如圖48所示，使用例如P-CVD法於配線層32及氧化矽膜24上形成例如覆蓋性較差之氧化矽膜作為絕緣膜36。藉此，於配線層32之兩側之側壁部及上部接觸插塞31之一側壁部形成氣隙35。於該情形時，氣隙35成為配設於上部接觸插塞31與鄰接之配線層32之間的構成。繼而，如圖42所示，使用例如CMP法將絕緣膜36平坦化。
上述內容以外的第5實施形態之構成成為與第3實施形態之構成相同的構成。因此，於第5實施形態中亦可獲得與第3實施形態大致相同之作用效果。尤其是，根據第5實施形態，由於藉由去除氧化矽膜24之上部之一部分而增大氣隙35，故可降低配線間電容。
又，氣隙35係相對於凸部39自對準地形成。即，即便Y方向之對準偏移變大，氧化矽膜24之上部之寬度亦不會變得比一定寬度窄。其結果，可增強氧化矽膜24之機械強度。
(第6實施形態)
圖49至圖55係表示第6實施形態者。再者，對與第5實施形態相同之構成標註相同之符號。於該第6實施形態中構成為如下，於連接上部接觸插塞與配線層之部分設置階部而增大兩者之連接面積，並且使上部接觸插塞及配線層之材料於不同之步驟中沈積。
具體而言，如圖49所示，使上部接觸插塞31之上端部42突出至較氧化矽膜24之上表面之位置更靠上方之位置，而形成階部42。繼而，於上部接觸插塞31之上表面、上端部(階部)42之側面及氧化矽膜24之上表面上連續地形成障壁金屬34。進而，於該障壁金屬34上形成導電材料37。
繼而，參照圖50至圖55，對上述構成之製造方法進行說明。首先，如圖50所示，藉由周知之製程而於氧化矽膜4及下部接觸插塞6(參照第1實施形態之圖5)上積層形成氧化矽膜24及蓋膜(SiN膜41) 後，對氧化膜24及SiN膜41進行加工而形成上部接觸孔33。繼而，於上部接觸孔33之內表面及SiN膜41之上表面上形成障壁金屬34，並於其上形成導電材料37，並使用CMP法以SiN膜41之上表面露出之方式將導電材料37平坦化。藉此，形成圖50所示之構造。
其後，如圖51所示，去除SiN膜41，並於氧化矽膜24之上表面、導電性材料37之側面及上表面上形成障壁金屬34。繼而，如圖52所示，於障壁金屬34上形成導電材料37，並使用CMP法將導電性材料37之上表面平坦化。
繼而，如圖53所示，於導電材料37之上表面上形成遮罩圖案38。於該實施形態之情形時，遮罩圖案38於Y方向上存在對準偏移，例如向右方偏移。其後，如圖54所示，使用例如RIE法，以遮罩圖案38為遮罩對導電性材料37(及障壁金屬34)進行加工。於該情形時，以導電性材料37(及障壁金屬34)之蝕刻選擇比高於氧化矽膜24的條件進行RIE。藉此，形成上部接觸插塞31及配線層32。
繼而，如圖55所示，使用例如P-CVD法於配線層32及氧化矽膜24上形成例如覆蓋性較差之氧化矽膜作為絕緣膜36。藉此，於配線層32之兩側之側壁部及上部接觸插塞31之一側壁部形成氣隙35。於該情形時，氣隙35成為配設於上部接觸插塞31與鄰接之配線層32之間的構成。繼而，如圖49所示，使用例如CMP法將絕緣膜36平坦化。
於第6實施形態中，構成為於連接上部接觸插塞31與配線層32之部分設置階部42而增大上部接觸插塞31與配線層32之連接面積。其結果，可降低連接電阻。
(其他實施形態)
除了以上所說明之複數之實施形態以外，亦可採用如下構成。
雖然上述各實施形態係應用於NAND型快閃記憶體裝置，但亦可應用於其他半導體裝置。
如上所述，根據本實施形態之半導體裝置，可抑制於接觸插塞與鄰接之位元線之間產生的漏電流。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
1‧‧‧半導體基板
2‧‧‧元件分離區域
3‧‧‧元件區域
4‧‧‧氧化矽膜
5‧‧‧下部接觸孔
6‧‧‧下部接觸插塞
6a‧‧‧階差
7‧‧‧氧化矽膜
9‧‧‧上部接觸插塞
10‧‧‧SiN膜
11‧‧‧氧化矽膜
12‧‧‧槽
13‧‧‧配線層
14‧‧‧SiN膜

Claims (20)

  1. 一種半導體裝置，其特徵在於包括：半導體基板；第1接觸插塞，其上端部之直徑尺寸大於下端部之直徑尺寸；第1絕緣膜，其形成於上述半導體基板上，並覆蓋上述第1接觸插塞；第2接觸插塞，其下端部接合於上述第1接觸插塞之上端部，且上端部之直徑尺寸小於下端部之直徑尺寸；第2絕緣膜，其形成於上述第1絕緣膜及上述第1接觸插塞上，並覆蓋上述第2接觸插塞；配線層，其於下端部接合有上述第2接觸插塞之上端部；及第3絕緣膜，其形成於上述第2絕緣膜及上述第2接觸插塞上，並覆蓋上述配線層；且具備階差，該階差形成於上述第1接觸插塞之上端部中之未由上述第2接觸插塞之下端部覆蓋之部分。
  2. 如請求項1之半導體裝置，其包括形成於上述階差部分之氣隙，且將上述氣隙之上端之位置設為低於上述第2接觸插塞之上表面之位置。
  3. 如請求項2之半導體裝置，其中將上述氣隙之下端之位置設為低於上述第1接觸插塞之上表面之位置。
  4. 如請求項1之半導體裝置，其中將上述第1接觸插塞配置成鋸齒狀，並且於最接近之上述第1接觸插塞間配置有上述階差。
  5. 一種半導體裝置，其特徵在於包括：半導體基板； 第3接觸插塞，其形成於上述半導體基板上，且上端部之直徑尺寸大於下端部之直徑尺寸；第2絕緣膜，其覆蓋上述第3接觸插塞；配線層，其於下端部接合有上述第3接觸插塞之上端部；及第3絕緣膜，其形成於上述第2絕緣膜及上述第3接觸插塞上，並覆蓋上述配線層；且將上述第3接觸插塞之上端部之直徑尺寸設為大於上述配線層之配線寬度尺寸，於上述第3接觸插塞之上端部之外周之至少一部分形成有氣隙。
  6. 如請求項5之半導體裝置，其中將上述氣隙形成於上述第3接觸插塞之上端部中之自上述配線層之下端部伸出之部分。
  7. 如請求項6之半導體裝置，其中上述氣隙於上述配線層延伸之方向之剖面中，形成於上述第3接觸插塞之兩側。
  8. 如請求項7之半導體裝置，其中形成於上述第3接觸插塞之兩側的氣隙之底部之位置不同。
  9. 如請求項5之半導體裝置，其包含形成於上述第3接觸插塞之上端部之上表面與上述配線層之下端部之下表面之間的障壁金屬，且將上述障壁金屬延設於上述第3接觸插塞之上端部中之由上述配線層之下端部覆蓋之部分之外周。
  10. 如請求項5之半導體裝置，其中上述第2絕緣膜包含第1部分(24)、及配置於上述第1部分與上述第3接觸插塞之間的第2部分(26)，且將上述氣隙形成於上述第3接觸插塞之上端部中之自上述配線層之下端部伸出之上述第2部分上。
  11. 一種半導體裝置，其特徵在於包括：半導體基板；第4接觸插塞，其形成於上述半導體基板上；第2絕緣膜，其至少覆蓋上述第4接觸插塞之一部分側面；配線層，其於下端部接合有上述第4接觸插塞之上端部；及第3絕緣膜，其形成於上述第2絕緣膜及上述第4接觸插塞之上方；且形成至少1個將上述第4接觸插塞之一側面與上述配線層之一側面設為同一平面的平面。
  12. 如請求項11之半導體裝置，其具備形成於上述配線層之間之氣隙。
  13. 如請求項11之半導體裝置，其中上述第4接觸插塞具有上部與下部，且上述配線層延伸之第1方向上之下部之寬度寬於上部之寬度。
  14. 如請求項11之半導體裝置，其中上述氣隙使上述第2絕緣膜之內表面及上述第4接觸插塞之一部分內表面露出。
  15. 如請求項11之半導體裝置，其中使上述氣隙之上端之位置高於上述配線層之上表面之位置。
  16. 如請求項11之半導體裝置，其中使上述氣隙之下端之位置低於上述第2絕緣膜之上表面之位置。
  17. 如請求項11之半導體裝置，其以如下方式構成：將上述配線層之配線寬度尺寸設為W，將以埋設上述第4接觸插塞之方式形成於上述第2絕緣膜的第4接觸孔之上部開口部之寬度尺寸設為2r時，W/2<r<W<2r成立。
  18. 如請求項11之半導體裝置，其包括形成於上述第4接觸插塞之上 端部與上述配線層之下端部之間的障壁金屬，且構成為於上述第4接觸插塞之上端部之上表面與上述配線層連接。
  19. 如請求項11之半導體裝置，其包括形成於上述第4接觸插塞之上端部與上述配線層之下端部之間的障壁金屬，且構成為於上述第4接觸插塞之上端部之側面與上述配線層連接。
  20. 如請求項11之半導體裝置，其中上述第2絕緣膜具有上部與下部，且於上述上部與下部之間具有階差。
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