TW201411627A

TW201411627A - 半導體裝置

Info

Publication number: TW201411627A
Application number: TW102125278A
Authority: TW
Inventors: Tomoya Ogawa; Takashi Ito; Mitsuhiro Tomoeda
Original assignee: Renesas Electronics Corp
Priority date: 2012-08-29
Filing date: 2013-07-15
Publication date: 2014-03-16
Also published as: EP2892054A4; CN109584933A; EP2892054B1; JPWO2014033851A1; US9177657B2; CN109584933B; EP2892054A1; CN104380386A; JP5829337B2; TWI603334B; US20150131384A1; WO2014033851A1; US20160012900A1

Abstract

半導體裝置所包含之非揮發性記憶體裝置(4)中，以價帶間穿隧方式抹除資料之際，除電荷泵電路(52)之輸出電壓(VUCP)恢復至既定基準電壓之條件外，更滿足開始對抹除對象之記憶體單元(MC)供給昇壓電壓(VUCP)，再經過既定基準時間之條件時，結束對抹除對象之記憶體單元(MC)供給昇壓電壓。

Description

半導體裝置

本發明係關於包含可電性改寫之非揮發性記憶體裝置之半導體裝置，例如適合用於以價帶間穿隧電流抹除資料之方式之非揮發性記憶體裝置者。

包含快閃記憶體等可電性改寫之非揮發性記憶體裝置之半導體裝置中，伴隨著非揮發性記憶體裝置容量增加，程式(寫入)時間傾向於增大。

日本特開2006-351166號公報(專利文獻1)揭示用來縮短此程式時間之技術。具體而言，此文獻之快閃記憶體裝置包含控制邏輯、高電壓產生電路與信號產生電路。控制邏輯程式區間時產生通知對字元線供給程式電壓之第1旗標信號。高電壓產生電路產生對字元線供給之程式電壓，程式區間時產生通知程式電壓恢復為目標電壓之第2旗標信號。信號產生電路回應第1及第2旗標信號產生程式實行結束信號。產生程式實行結束信號時，控制邏輯使第1旗標信號非活化，俾程式區間結束。

【先前技術文獻】

【專利文獻】

【專利文獻1】日本特開2006-351166號公報

又，如利用價帶間穿隧之抹除方式抹除時於記憶體單元流動之電流(抹除電流)相對較大時，考慮到電荷泵電路之電流供給能力，可同時進行抹除之記憶體單元數被限制。因此，通常記憶體陣列分割為複數區塊，抹除時對每一區塊共用之源極線施加高電壓。

另一方面，因記憶體單元、抹除區塊、半導體裝置、製造程序等差異，於抹除電流大小有差異。若考慮此等差異(具有邊限地)使抹除電流大小、抹除實行時間設定最佳化，即會發生抹除時間增大，或抹除時間難以縮短之問題。

其他課題與其新穎特徵會由本說明書之記述及附圖明示之。

依一實施形態之半導體裝置中，以價帶間穿隧方式抹除資料之際，除電荷泵電路之輸出電壓恢復至既定基準電壓之條件外，更滿足開始對抹除對象之記憶體單元供給昇壓電壓，再經過既定基準時間之條件時，結束對抹除對象之記憶體單元供給昇壓電壓。

依上述一實施形態，可較以往更使對各記憶體單元之源極脈衝電壓之施加時間最佳化，可縮短抹除時間。

BIASN‧‧‧偏電壓

BL、BL0~BL2047‧‧‧主位元線

BLA、BLB、BL0A、BL0B、....、BL255A、BL255B‧‧‧副位元線

CGD0A~CGD63A、CGD0B~CGD63B‧‧‧驅動器

CGL、CGL0A~CGL63A、CGL0B~CGL63B‧‧‧控制閘線

CLRPLS‧‧‧清除脈衝

CMPON‧‧‧作動信號

CSTR‧‧‧開始信號

DRV、DRV1、DRV2‧‧‧驅動信號

MB0~MB31‧‧‧記憶體區塊

MC‧‧‧記憶體單元

MCLK‧‧‧主時脈

MGD0~MGD15‧‧‧驅動器

MGL、MGL0~MGL63、MGLi、MGLi+16、MGLi+32、MGLi+48‧‧‧記憶體閘線

MODE‧‧‧模式設定信號

MSK‧‧‧隱蔽信號

ND1、ND2、ND3‧‧‧輸入節點

ND4‧‧‧輸出節點

PG0~PG31‧‧‧脈衝產生器

QA、QA0~QA31、QC、QC0A、QC0B、...、QC255A、QC255B‧‧‧開關用電晶體

QB0、QD0A、QD0B‧‧‧PMOS電晶體

Q‧‧‧輸出端子

RING_ENB‧‧‧賦能信號

SBL‧‧‧副位元線

SFTPLS‧‧‧移位脈衝

SGD‧‧‧源極線閘驅動器

SL、SL0_0~SL0_15‧‧‧源極線

SLCT、SLCT1、SLCT2‧‧‧選擇信號

SL0_bus‧‧‧配線

SLD、SLD0~SLD31‧‧‧源極線驅動器

SLDCTL、SLDCTL0~SLDCTL31、SFTOK、SWC0、SWC1、UCPOK、UCPOK1、UCPOK2‧‧‧控制信號

STRPLS‧‧‧開始脈衝信號

Tmsk‧‧‧隱蔽期間

Tp‧‧‧施加時間

Twait‧‧‧等待時間

VCC‧‧‧電源電壓

VDD‧‧‧電源節點

Vdiv‧‧‧分壓電壓

VMG‧‧‧記憶體閘電壓

VMGinit、VUCPinit‧‧‧初始值

Vref‧‧‧參照電壓

VSS‧‧‧接地節點

VUCP‧‧‧昇壓電壓

1‧‧‧微電腦晶片(半導體裝置)

2‧‧‧CPU(Central Processing Unit)

3‧‧‧RAM(Random Access Memory)

4‧‧‧非揮發性記憶體裝置

5‧‧‧周邊電路

6‧‧‧電源電路

7‧‧‧介面電路

8‧‧‧資料匯流排

20‧‧‧矽基板

21‧‧‧控制閘

22‧‧‧氮化矽膜(電荷蓄積部)

23‧‧‧記憶體閘

24‧‧‧源極區域

25‧‧‧汲極區域

30‧‧‧記憶體陣列

31‧‧‧位址緩衝器

32‧‧‧輸入輸出電路

33‧‧‧源極線驅動器部

34‧‧‧源極線閘驅動器部

35‧‧‧字元線解碼器部

36‧‧‧控制閘線驅動器部

37‧‧‧記憶體閘線驅動器部

38‧‧‧行系選擇電路

40‧‧‧控制電路

41‧‧‧主控制部

42‧‧‧電源電路控制部

43‧‧‧時機控制部

50、50A‧‧‧電源電路

51‧‧‧環式振盪器

52‧‧‧電荷泵電路

53、53A、53B‧‧‧電壓偵測部

54‧‧‧基準電壓產生電路

55‧‧‧電阻元件

56‧‧‧電流偵測電路

57‧‧‧一端

58‧‧‧另一端

60‧‧‧電源切換電路

74‧‧‧NAND閘極

75~78‧‧‧反相器

82‧‧‧輸入節點

85‧‧‧輸出節點

86‧‧‧PMOS(Positive-channel MOS)電晶體

87~90‧‧‧NMOS(Negative-channel MOS)電晶體

91~94‧‧‧電容器

100‧‧‧電壓分壓器(Voltage Divider)

101‧‧‧電阻元件

102‧‧‧連接節點

103‧‧‧選擇電路

104‧‧‧輸入節點

106‧‧‧比較器(Comparator)

107‧‧‧差動段

108‧‧‧輸出段

109‧‧‧電源節點

110‧‧‧接地節點

111、112‧‧‧PMOS電晶體

113~117‧‧‧PMOS電晶體

118~121‧‧‧NMOS電晶體

122~125‧‧‧NMOS電晶體

126~128‧‧‧反相器

129‧‧‧節點

131‧‧‧汲極

140、141‧‧‧位準移位器

142~145‧‧‧開關用NMOS電晶體

150‧‧‧主計數器

151‧‧‧控制脈衝產生部

152、153‧‧‧計數器

154‧‧‧AND閘極

155‧‧‧驅動脈衝產生部

160‧‧‧正反器

161‧‧‧邏輯電路部

162、163、165‧‧‧AND閘極

164‧‧‧OR閘極

圖1 係顯示依實施形態1之半導體裝置之構成之方塊圖。

圖2A 係示意顯示記憶體單元之構成之剖面圖。

圖2B 係顯示記憶體單元之電路圖記號圖。

圖3A 係顯示程式脈衝施加動作時之狀態圖。

圖3B 係顯示抹除脈衝施加動作時之狀態圖。

圖3C 係顯示讀取動作時之狀態圖。

圖3D 係顯示程式驗證動作時之狀態圖。

圖4 係顯示圖1之非揮發性記憶體裝置之整體構成之方塊圖。

圖5 係示意顯示圖4之記憶體陣列之構成之俯視圖。

圖6 係顯示圖5之某記憶體區塊之構成之電路圖。

圖7 係用來說明關於抹除動作時電荷泵電路之輸出電流與輸出電壓之變化圖。

圖8 係用來說明關於適當的抹除脈衝之施加時間之設定方法之圖。

圖9 係圖用來說明4~圖6所示之非揮發性記憶體裝置中抹除動作之圖。

圖10A 係顯示依習知之抹除動作抹除資料時，每一記憶體區塊之臨界值電壓之分布圖。

圖10B 係顯示依實施形態1之情形之抹除動作抹除資料時，每一記憶體區塊之臨界值電壓之分布圖。

圖11 係用來說明依實施形態2之非揮發性記憶體裝置之抹除動作之圖。

圖12 係用來說明關於圖4之非揮發性記憶體裝置中控制電路與電源電路間之間流動之控制信號之圖。

圖13 係顯示圖12之環式振盪器之構成之一例之電路圖。

圖14 係顯示圖12之電荷泵電路之構成之一例之電路圖。

圖15 係顯示圖12之電壓偵測部之構成之一例之電路圖。

圖16 係顯示圖12之電源切換電路之一部分之構成例及源極線驅動器部之構成例之電路圖。

圖17 係顯示圖12之時機控制部之構成之方塊圖。

圖18 係顯示圖17之驅動脈衝產生部之構成之電路圖。

圖19 係用來說明圖18之驅動脈衝產生部之動作之圖。

圖20 係顯示圖18之驅動脈衝產生部之動作之一例之時序圖。

圖21 係用來說明關於第1抹除模式中非揮發記憶體裝置之抹除動作之圖。

圖22 係用來說明關於第2抹除模式中非揮發性記憶體裝置之抹除動作之圖。

圖23 係顯示依實施形態4之半導體裝置中，非揮發性記憶體裝置之電源電路之構成圖。

以下，參照圖式詳細說明關於各實施形態。又，對同一或相當之部分賦予同一參照符號，不重複其說明。

<實施形態1>

〔半導體裝置之構成〕

圖1係顯示依實施形態1之半導體裝置之構成之方塊圖。圖1中，作為半導體裝置一例顯示微電腦晶片1。微電腦晶片1包含CPU(Central Processing Unit)2、RAM(Random Access Memory)3、非揮發性記憶體裝置4、周邊電路5、介面電路7、相互連接此等者之資料匯流排8與電源電路6。

電源電路6根據自微電腦晶片1外部接受之外部電源電壓VCC產生內部電源電壓VDD。內部電源電壓VDD對微電腦晶片1各部供給之(圖1中，僅代表性地顯示對非揮發性記憶體裝置4供給)。

非揮發性記憶體裝置4係EEPROM(Electrically Erasable and Programmable Read-only Memory)或快閃記憶體等半導體記憶裝置。此等半導體記憶裝置各記憶體單元於閘電極與通道層之間具有電荷蓄積部。記憶體單元之臨界值電壓因由電荷蓄積部蓄積之電荷變化，藉此可記憶「1」、「0」之資訊。作為電荷蓄積部，一般使用由多晶矽膜形成之浮遊閘(浮動閘極)或氮化矽膜等。氮化矽膜藉由分散而存在於膜中之陷阱準位(阱準位)蓄積電荷。此實施形態中，以氮化矽膜為電荷蓄積部說明關於使用例。其次，更詳細地說明記憶體單元之具體的構成。

〔記憶體單元之構成〕

圖2A係示意顯示記憶體單元之構成之剖面圖。圖2B係顯示記憶體單元電路圖記號之圖。圖2A及圖2B中，對對應之部分賦予同一參照符號。

參照圖2A及圖2B即知，記憶體單元(亦稱「記憶體單元電晶體」)MC在基板20上形成，包含控制閘(CG：Control Gate)21、氮化矽膜22、記憶體閘(MG：Memory Gate)23、源極區域24及汲極區域25。控制閘21在P型矽基板20表面上隔著絕緣層(未經圖示)形成。氮化矽膜22於控制閘21側壁作為氧化矽膜(未經圖示)、氮化矽膜22及氧化矽膜(未經圖示)所構成之ONO(Oxide-Nitride-Oxide)膜形成。在ONO膜上形成側壁構造之記憶體閘23。源極區域24及汲極區域25藉由對閘極21、23兩側基板20注入N型雜質分別形成。自垂直於基板20之方向觀察，記憶體閘23的一部分與源極區域24的一部分重疊，控制閘21的一部分與汲極區域25的一部分重疊。

排列有複數記憶體單元MC之記憶體陣列中，分別對應記憶體單元行，設有沿行方向X延伸之記憶體閘線MGL、控制閘線CGL及源極線SL。對應記憶體單元列設有沿列方向Y延伸之位元線BL。各記憶體單元MC中，記憶體閘23連接對應之記憶體閘線MGL。控制閘21連接對應之控制閘線CGL。源極區域24連接對應之源極線SL。汲極區域25連接對應之位元線BL。

〔記憶體單元之動作〕

於各記憶體單元MC分配固有位址，各記憶體單元MC依對應電荷蓄積部(氮化矽膜22)之電荷量之臨界值電壓之變化記憶1位元之資料。

圖3A~圖3D中顯示記憶體單元MC之動作時之狀態。圖3A係顯示程式脈衝施加動作時之狀態圖，圖3B係顯示抹除脈衝施加動作時之狀態圖，圖3C係顯示讀取動作時之狀態圖，圖3D係顯示程式驗證動作時之狀態圖。

參照圖3A即知，程式脈衝施加動作時，對記憶體閘23施加在6.4~11V之間經選擇之電壓，對控制閘21施加1.0V，對源極區域24施加在3.2~7.0V之間經選擇之電壓，對汲極區域25施加0.8V。藉此，以源側面注入(SSI：Source Side Injection)方式，對氮化矽膜22注入熱電子，記憶體單元MC之臨界值電壓升高。重複進行程式脈衝施加動作至記憶體單元MC之臨界值電壓高於既定程式驗證電壓PV。經程式化之記憶體單元MC中，記憶資料“0”與“1”中例如“1”(亦可決定為“0”，但於此說明書中為“1”)。又，記憶體閘23之電壓在記憶體單元MC之臨界值電壓難以升高時朝正側設定為高位準。源極區域24之電壓對應記憶體閘23之電壓設定之。

參照圖3B即知，抹除脈衝施加動作時，對記憶體閘23施加在-3.3~-8V之間經選擇之電壓，對控制閘21施加0V，對源極區域24施加3.2~7.0V，汲極區域25呈OPEN狀態，基板20接地(施加0V)。藉此，於與記憶體閘23重疊之源極區域24部分呈高電場。因此，能量頻帶彎曲，故發生自價電子帶(Valence Band)朝傳導帶(Conduction Band)電子穿隧之價帶間穿隧(BTBT：Band To Band Tunneling)。藉由價帶間穿隧，於價電子帶產生正孔(電洞)。穿隧之電子到達源極線SL，於價電子帶產生之正孔的一部分到達基板20，故電流自源極線SL流往基板20。產生之正孔的一部分因高電場被加速故成為熱孔，注入氮化矽膜22。其結果，記憶體單元MC之臨界值電壓降低。

重複進行以此價帶間穿隧方式抹除脈衝之施加動作至記憶體單元MC之臨界值電壓低於既定抹除驗證電壓EV。經抹除之記憶體單元MC中，記憶資料“0”與“1”中例如“0”。又，記憶體閘23之電壓在記憶體單元MC之臨界值電壓難以降低時朝負側設定為高位準。源極區域24之電壓對應記憶體閘23之電壓設定之。

參照圖3C即知，讀取動作時，對記憶體閘23及源極區域24施加0V，對控制閘21及汲極區域25施加1.5V，判定在汲極區域25與源極區域24之間流動之電流Id是否大於臨界值電流。電流Id大於臨界值電流時，記憶體單元MC之臨界值電壓低故記憶體單元MC之記憶資料判定為“0”。相反地，電流Id小於臨界值電流時，記憶體單元MC之臨界值電壓高故記憶體單元MC之記憶資料判定為“1”。

參照圖3D即知，程式驗證動作時，對記憶體閘23施加程式驗證電壓PV，對源極區域24施加0V，對控制閘21及汲極區域25施加1.5V，判定在汲極區域25與源極區域24之間流動之電流Id是否大於臨界值電流。電流Id大於臨界值電流時，記憶體單元MC之臨界值電壓低於程式驗證電壓PV，故判定程式未結束。相反地，電流Id小於臨界值電流時，記憶體單元MC之臨界值電壓高於程式驗證電壓PV，故判定程式結束。

抹除驗證動作時，於圖3D，對記憶體閘23不施加程式驗證電壓PV，代之以抹除驗證電壓EV。施加其他處之電壓與圖3D時相同。在汲極區域25與源極區域24之間流動之電流Id大於臨界值電流時，記憶體單元MC之臨界值電壓低於抹除驗證電壓EV，故判定抹除結束。相反地，電流Id小於臨界值電流時，記憶體單元MC之臨界值電壓高於抹除驗證電壓EV，故判定抹除未結束。

〔非揮發性記憶體裝置之構成〕

圖4係顯示圖1之非揮發性記憶體裝置整體構成之方塊圖。參照圖4即知，非揮發性記憶體裝置4包含記憶體陣列30、位址緩衝器31、輸入輸出電路32、字元線解碼器部35、控制閘線驅動器部36、記憶體閘線驅動器部37、行系選擇電路38、源極線驅動器部33、源極線閘驅動器部34、電源電路50及電源切換電路60。

記憶體陣列30中，多數圖2所說明之記憶體單元MC呈矩陣狀排列。此實施形態中，位元線包含複數主位元線BL與副位元線SBL。各主位元線BL(對應圖5主位元線BL0~BL2047，對應圖6主位元線BL0~BL255)經由開關用電晶體QC(對應圖6電晶體QC0A、QC0B、...、QC255A、QC255B)連接複數副位元線SBL(對應圖6副位元線BL0A、BL0B、....、 BL255A、BL255B)。記憶體單元MC之汲極區域25連接對應之副位元線SBL。

位址緩衝器31自非揮發性記憶體裝置4外部(例如圖1之CPU2)接受位址信號(行位址信號、列位址信號)。位址緩衝器31將自外部接受之行位址信號朝字元線解碼器部35輸出，將列位址信號朝行系選擇電路38輸出。

輸入輸出電路32將自非揮發性記憶體裝置4外部(例如圖1之CPU2)接受之寫入資料信號朝行系選擇電路38輸出。輸入輸出電路32更將自行系選擇電路38接受之讀取資料信號朝非揮發性記憶體裝置4外部輸出。

字元線解碼器部35將經由位址緩衝器31接受之行位址信號解碼，藉此輸出指定記憶體陣列選擇行之信號。

控制閘線驅動器部36朝對應由字元線解碼器部35指定之選擇行之控制閘線CGL供給經由電源切換電路60接受之既定之動作電壓。

記憶體閘線驅動器部37朝對應由字元線解碼器部35指定之選擇行之記憶體閘線MGL供給經由電源切換電路60接受之既定之動作電壓。

源極線驅動器部33包含複數源極線驅動器SLD。各源極線驅動器SLD朝對應之源極線SL供給接地電壓或經由電源切換電路60接受之既定之動作電壓。又，各源極線驅動器SLD夾設對應之開關用電晶體QA(對應圖5之QA0~QA31)連接源極線SL(對應圖6之SL0_0~SL0_15)。

源極線閘驅動器部34包含複數源極線閘驅動器SGD。各源極線閘驅動器部34驅動對應之電晶體QA之閘極。

行系選擇電路38中，分別對應位元線BL設有複數寫入鎖存器。各寫入鎖存器收納經由輸入輸出電路32輸入之寫入資料。

行系選擇電路38中，更設有將經由位址緩衝器31接受之列位址信號解碼之行解碼器電路。行系選擇電路38於資料寫入時，根據由行解碼器電路解碼之解碼結果及由寫入鎖存器收納之寫入資料，對經選擇之位元線BL(對應選擇列之位元線BL)供給接地電壓或經由電源切換電路60接受之既定之動作電壓。

行系選擇電路38中，更包含將經由經選擇之位元線BL朝讀取對象之記憶體單元MC流動之電流加以檢測之讀取用讀出放大器(SA：Sense Amplifier)電路，及將經由經選擇之位元線BL朝程式對象或抹除對象之記憶體單元MC流動之電流加以檢測之驗證用讀出放大器電路等。

控制電路40按照自圖1之CPU2等主機接受之指令，實行程式脈衝施加動作、抹除脈衝施加動作、讀取動作、程式驗證動作及抹除驗證動作等各動作模式。控制電路40更控制電源電路50及電源切換電路60，俾對各驅動器部供給各動作模式所需之動作電壓。

更詳細而言，控制電路40包含接受來自主機之指令之主控制部41、電源電路控制部42與時機控制部43。電源電路控制部42按照主控制部41之控制控制電源電路50。時機控制部43按照主控制部41之控制對源極線驅動器部33輸出控制信號SLDCTL，藉此控制對各源極線SL供給動作電壓(昇壓電壓VUCP)之時機。本說明書中，亦將抹除動作時對源極線驅動器部33輸出之控制信號SLDCTL稱為「抹除脈衝」。

圖4中雖省略圖示，但時機控制部43更藉由對記憶體閘線驅動器部37輸出控制信號，控制對各記憶體閘線MGL供給動作電壓之時機，藉由對控制閘線驅動器部36輸出控制信號，控制對各控制閘線CGL供給動作電壓之時機。

電源電路50包含藉由使圖1之電源電路6所產生之內部電源電壓VDD朝正方向昇壓或朝負方向昇壓，產生對應各動作模式之各種大小之動作電壓之電荷泵電路。

例如，電源電路50作為用來產生抹除脈衝施加動作時對源極線供給之昇壓電壓VUCP之構成，包含圖4所示之電荷泵電路52與電壓偵測部53。(電源電路50中，為產生對應各動作模式之各種大小之動作電壓設有複數相同之電路構成。)

電荷泵電路52根據來自環式振盪器(圖示省略)之驅動信號(時脈)DRV產生電源電壓VDD經昇壓之昇壓電壓VUCP。

電壓偵測部53偵測電荷泵電路52之輸出電壓(昇壓電壓VUCP)，比較昇壓電壓VUCP經分壓之電壓與由基準電壓產生電路(圖示省略)產生之參照電壓Vref。電壓偵測部53於昇壓電壓VUCP經分壓之電壓在參照電壓Vref以上時，控制信號UCPOK呈活性狀態。電荷泵電路52在自電壓偵測部53接受活性狀態之控制信號UCPOK時停止昇壓動作。對時機控制部43亦輸入控制信號UCPOK。如由圖8、圖9所詳細說明，時機控制部43根據控制信號UCPOK控制對源極線驅動器SLD輸出之控制信號SLDCTL之時機。

電源切換電路60係接受由電源電路50產生之各種大小動作電壓，對應各動作模式，切換供給之動作電壓之大小或供給對象之開關群組(亦稱分配器)。

〔記憶體陣列之構成〕

圖5係示意顯示圖4之記憶體陣列之構成之俯視圖。圖5中亦一併揭示記憶體陣列30周邊各驅動器部。

圖5之記憶體陣列30中，作為一例，揭示圖2之記憶體單元MC呈64行4096列排列之例。記憶體陣列30分割為分別由16行512列記憶體單元 MC所構成之32個記憶體區塊MB0~MB31。因此，於記憶體陣列30內，記憶體區塊MB0~MB31呈4行8列排列(圖5中為便於圖解，代表性地揭示8個記憶體區塊)。各記憶體區塊MB中源極線SL藉由相互連接共用。

控制閘線驅動器部36配置於記憶體陣列30 X方向中央，包含分別驅動圖左側控制閘線CGL0A~CGL63A之驅動器CGD0A~CGD63A，與分別驅動圖右側控制閘線CGL0B~CGL63B之驅動器CGD0B~CGD63B。控制閘線CGL0A~CGL15A由記憶體區塊MB0~MB3共用使用，控制閘線CGL16A~CGL31A由記憶體區塊MB8~MB11共用使用，控制閘線CGL32A~CGL47A由記憶體區塊MB16~MB19共用使用，控制閘線CGL48A~CGL63A由記憶體區塊MB24~MB27共用使用。同樣地，控制閘線CGL0B~CGL15B由記憶體區塊MB4~MB7共用使用，控制閘線CGL16B~CGL31B由記憶體區塊MB12~MB15共用使用，控制閘線CGL32B~CGL47B由記憶體區塊MB20~MB23共用使用，控制閘線CGL48B~CGL63B由記憶體區塊MB28~MB31共用使用。

記憶體閘線驅動器部37包含驅動器MGD0~MGD15。驅動器MGDi(惟0≦i≦15)驅動記憶體閘線MGLi、MGLi+16、MGLi+32、MGLi+48。記憶體閘線MGL0~MGL15由記憶體區塊MB0~MB7共用使用，記憶體閘線MGL16~MGL31由記憶體區塊MB8~MB15共用使用，記憶體閘線MGL32~MGL47由記憶體區塊MB16~MB23共用使用，記憶體閘線MGL48~MGL63由記憶體區塊MB24~MB31共用使用。

源極線驅動器部33包含分別驅動記憶體區塊MB0~MB31源極線之驅動器SLD0~SLD31。分別對應驅動器SLD0~SLD31設有開關用NMOS(Negative-channel Metal Oxide Semiconductor)電晶體QA0~QA31。經由對應之NMOS電晶體QA對設於對應之記憶體區塊MB之共用源極線SL供給分別自驅動器SLD0~SLD31輸出之動作電壓。NMOS電晶體QA0~QA31對應自源極線閘驅動器SGD輸出之信號切換為導通或斷開。

自行系選擇電路38引出主位元線BL0~BL2047。主位元線BL相對於記憶體陣列30每2列逐一設置。

圖6係顯示圖5某記憶體區塊之構成之電路圖。圖5所示之記憶體區塊MB0以外之記憶體區塊MB1~MB31亦構成相同，故於以下，以記憶體區塊MB0之構成為代表，特別就設於此記憶體區塊MB0之源極線及副位元線說明之。

參照圖6即知，分別對應記憶體區塊MB0之記憶體單元行設有源極線SL0_0~SL0_15。源極線SL0_0~SL0_15各一端連接沿Y方向延伸之配線SL0_bus。配線SL0_bus一端經由NMOS電晶體QA0連接源極線驅動器SLD0，並經由開關用NMOS電晶體QB0連接接地節點VSS。對各記憶體單元MC之源極施加正之動作電壓時，NMOS電晶體QA0呈導通狀態，NMOS電晶體QB0呈斷開狀態。對各記憶體單元MC之源極施加接地電壓時，NMOS電晶體QA0呈斷開狀態，NMOS電晶體QB0呈導通狀態。

分別對應記憶體區塊MB0之記憶體單元列，設有副位元線BL0A、BL0B、BL1A、BL1B、....、BL255A、BL255B。副位元線BL0A、BL0B一端分別經由開關用NMOS電晶體QC0A、QC0B連接位元線BL0。副位元線BL0A、BL0B另一端經由PMOS(Positive-channel Metal Oxide Semiconductor)電晶體QD0A、QD0B連接電源節點VDD。PMOS電晶體QD0A、QD0B對閘極賦予既定偏電壓，藉此作為恆定電流源使用之。關於其他副位元線BLA，BLB亦相同，一端經由開關用電晶體連接對應之主位元線BL，另一端經由恆定電流源用PMOS電晶體連接電源節點VDD。

〔抹除動作時電荷泵電路輸出電壓之變化〕

其次，說明關於實施形態1之非揮發性記憶體裝置4中之抹除動作。

圖7係用來說明關於抹除動作時電荷泵電路之輸出電流與輸出電壓之變化圖。圖7中，自上而下依序顯示記憶體單元之臨界值電壓Vth、電荷泵電路之輸出電流(抹除電流)、自圖4控制電路40之時機控制部43輸出之控制信號(抹除脈衝)SLDCTL及圖4電荷泵電路52之輸出電壓VUCP之波形。

參照圖4、圖7即知，於圖7之時刻t1至t3之期間，對源極線驅動器SLD供給之控制信號SLDCTL呈活性狀態(實施形態1時為H(High)位準)。於此期間，對記憶體單元MC之源極區域24施加正的高電壓VUCP。此時，對記憶體閘MG施加負的高電壓，故於源極區域24中與記憶體閘23重疊之部分藉由價帶間穿隧產生電子正孔對。經產生之電子到達源極線SL，產生之正孔的一部分到達基板20。經產生之正孔其他的一部分因被高電場加速而成為熱孔，被注入電荷蓄積部(氮化矽膜22)。因此熱孔之注入，記憶體單元MC之臨界值電壓Vth降低。隨著熱孔注入氮化矽膜22獲得進展施加於源極區域24之電場減少，故抹除電流逐漸減少終至飽和。

電荷泵電路52藉由反饋控制動作，俾保持輸出電壓VUCP為目標電壓TV。然而，相對較大的抹除電流會於抹除脈衝施加期間(時刻t1至t3)中最初期間(圖7之時刻t1至t2之期間)流動，故抹除電流會超過電荷泵電路之輸出能力。因此，輸出電壓VUCP暫時低於目標電壓TV。隨著時間經過抹除電流減少，抹除電流終至在電荷泵電路輸出能力以下後，電荷泵電路52之輸出電壓VUCP恢復為目標電壓TV。

在此，因熱孔注入氮化矽膜22臨界值電壓Vth大幅降低是在抹除脈衝施加期間之初始(時刻t1至t2)。因此，若在相對較大的抹除電流流動之期間(相對於抹除電流飽和之期間相對較大的抹除電流流動之期間)集中施加抹除脈衝，即可在更短抹除時間內有效地降低臨界值電壓Vth。

圖8係用來說明關於適當的抹除脈衝施加時間之設定方法之圖。

圖8中顯示抹除電流相對較小，臨界值電壓Vth之降低小之情形(A)、抹除電流相對較大，臨界值電壓Vth大幅降低之情形(C)與此等者中間之情形(B)。抹除電流相對較小之情形(A)下，電荷泵電路52之輸出電壓 VUCP暫時降低之期間(圖8之時刻t1至t2)相對較短，抹除電流相對較大之情形(C)下，輸出電壓VUCP暫時降低之期間(圖8之時刻t1至t6)相對較長。此等者中間抹除電流流動之情形(B)下，輸出電壓VUCP暫時降低之期間(圖8之時刻t1至t4)在A及C之情形中間。

因此，可根據電荷泵電路52之輸出電壓VUCP暫時降低之期間最佳化抹除脈衝之施加時間。具體而言，電荷泵電路52之輸出電壓VUCP恢復再經過既定等待時間Twait時，源極線驅動器SLD之控制信號SLDCTL回到非活性狀態(實施形態1時為L(Low)位準)，抹除脈衝之施加結束。例如，中間的抹除電流流動之情形(B)下於時刻t1至t5期間，控制信號SLDCTL活化，相對較大的抹除電流流動之情形(C)下於時刻t1至t7期間，控制信號SLDCTL活化。等待時間Twait可考慮抹除時間之縮短預先設定，但亦可為0。

惟依程序條件或個別半導體裝置之特性，抹除電流之大小亦可能與電荷泵電路之電流供給能力大致相同或在其以下。此時，電荷泵電路52之輸出電壓幾乎不降低。因此，若僅根據電荷泵電路52之輸出電壓之恢復資訊決定抹除脈衝之施加時間，抹除時間即可能極端地短，熱孔幾乎無法注入氮化矽膜22。其結果，會發生反而耗費抹除時間之問題。考慮到此點，於實施形態1中，設定抹除脈衝之最小施加時間(亦稱「隱蔽期間Tmsk」)。圖8中抹除電流相對較小時(A)，於此隱蔽期間Tmsk期間，對源極線驅動器SLD供給之控制信號SLDCTL呈活性狀態(H位準)。

〔實施形態1時具體的抹除動作〕

圖9係用來說明關於圖4~圖6所示之非揮發性記憶體裝置中之抹除動作圖。圖9中，自上而下依序顯示對記憶體陣列30各記憶體單元MC之記憶體閘MG施加之電壓(記憶體閘電壓VMG)、電荷泵電路52之輸出電壓VUCP、開始脈衝信號STRPLS及分別供給源極線驅動器SLD0~SLD31之控制信號(抹除脈衝)SLDCTL0~SLDCTL31之波形。

如利用價帶間穿隧之抹除方式於抹除動作時在記憶體單元流動之電流相對較大時，電荷泵電路之電流供給能力有其極限，故可同時進行抹除之記憶體單元數被限制。因此，圖4~圖6之非揮發性記憶體裝置4中，相對於每一記憶體區塊MB0~MB31對源極線施加高電壓(昇壓電壓VUCP)。

參照圖9即知，於抹除動作時，首先，記憶體閘電壓VMG及電荷泵電路52之輸出電壓VUCP分別設定為初始值VMGinit、VUCPinit。圖4之電晶體QA呈導通狀態。

於下一時刻t1，圖4之主控制部41將開始脈衝信號STRPLS朝時機控制部43輸出。時機控制部43接收到開始脈衝信號STRPLS變化為活性狀態(實施形態1時為H位準)，於時刻t2使供給源極線驅動器SLD0之控制信號SLDCTL0為活性狀態(實施形態1時為H位準)。藉此，對記憶體區塊MB0之源極線施加電荷泵電路52之輸出電壓VUCP。因電荷泵電路52之電流供給能力有其極限，輸出電壓VUCP暫時降低。(圖4之電晶體QA導通為其前提。)

電荷泵電路52之輸出電壓VUCP恢復至目標電壓(初始值VUCPinit)後，圖4之電壓偵測部53使控制信號UCPOK為活性狀態。時機控制部43接收到控制信號UCPOK經活化，於時刻t3使供給源極線驅動器SLD0之控制信號SLDCTL0為非活性狀態(實施形態1時為L位準)，使供給源極線驅動器SLD1之控制信號SLDCTL1為活性狀態(H位準)。惟此控制信號之切換係在使控制信號SLDCTL0活化，再經過圖8所說明之既定隱蔽期間Tmsk後實行。其結果，對記憶體區塊MB0之源極線昇壓電壓VUCP之施加結束，對記憶體區塊MB1之源極線昇壓電壓VUCP之施加開始。

其次，時機控制部43接收到電荷泵電路52之輸出電壓VUCP恢復為目標電壓(初始值VUCPinit)，結果使控制信號UCPOK活化，於時刻t4使控制信號SLDCTL1非活化，使供給源極線驅動器SLD2之控制信號SLDCTL2活化。惟此控制信號之切換係在使控制信號SLDCTL1活化再經過既定隱蔽期間Tmsk後實行。

藉由以下相同之控制，圖4之時機控制部43使分別供給源極線驅動器SLD3~SLD31之控制信號SLDCTL3~SLDCTL31依序活化。亦即，時機控制部43使第i+1個(1≦i≦30)控制信號SLDCTLi活化時，使第i個控制信號SLDCTLi-1非活化。於圖9之時刻t6最後的控制信號SLDCTL31回到非活性狀態(L位準)。本說明書中，稱此時刻t1至時刻t6為「1週期」。

於1週期之抹除動作結束之時點，記憶體閘電壓VMG之設定值恰降低既定電壓幅△VMG，電荷泵電路52之輸出電壓VUCP之設定值恰增加既定電壓幅△VUCP。藉此，對記憶體單元MC之源極區域24與記憶體閘23之間施加更高電壓。

下一時刻t7至t12中，以此新的記憶體閘電壓VMG及電荷泵電路52之輸出電壓VUCP之設定值，實行與時刻t1至t6相同之1週期分之抹除動作。亦即，在新的高電壓下更實施降低記憶體單元MC之臨界值電壓之動作。又，於時刻t1~t6抹除電流曾暫時呈飽和狀態之記憶體單元在新的高電壓下，再次顯示如圖7所示之抹除電流特性。

每當1週期分之抹除動作結束，記憶體閘電壓VMG之設定值即恰更降低既定電壓幅△VMG，電荷泵電路52之輸出電壓VUCP之設定值恰更增加既定電壓幅△VUCP。藉此，在記憶體單元MC之源極區域24與記憶體閘23之間，隨著週期前進施加更高電壓。

例如，數週期抹除動作結束，記憶體閘電壓VMG之設定值降低某程度以後，每當1週期之抹除動作結束即實行抹除驗證動作。當然，亦可自最初每1週期抹除動作結束都實行抹除驗證動作。確認到各記憶體單元MC之臨界值電壓低於抹除驗證電壓抹除即結束。

〔實施形態1之效果〕

依實施形態1，抹除脈衝之施加時間自動調整，不隨著製造程序或各個半導體裝置等之差異分別為最佳，故可更縮短記憶體陣列整體之抹除時間。此時，已決定最小之抹除脈衝之施加時間(隱蔽期間Tmsk)，故即使在抹除脈衝施加時電荷泵電路之輸出電壓幾乎不降低之情況下，抹除脈衝之施加時間亦不過短。

且依上述抹除動作，可使抹除後各記憶體單元之臨界值電壓之分布幅較以往窄。以下，參照圖10A、圖10B說明之。

圖10A係顯示依以往之抹除動作抹除資料時，每一記憶體區塊之臨界值電壓之分布圖。圖10B係顯示依實施形態1時之抹除動作抹除資料之際，每一記憶體區塊之臨界值電壓之分布圖。圖10A、圖10B中縱軸表示累積度數，橫軸表示各記憶體單元之臨界值電壓Vth。

依實施形態1時之抹除動作，對每一記憶體區塊朝源極線施加之昇壓電壓VUCP之施加時間經最佳化，故臨界值電壓之移位量亦被最佳化。其結果，每一記憶體區塊之臨界值電壓之差減小，故資料抹除後於記憶體陣列整體臨界值電壓之分布可更小。換言之，抹除脈衝之施加時間經自動調整，於每一抹除的記憶體區塊為最佳。

<實施形態2>

實施形態1中，分別供給源極線驅動器SLD0~SLD31之控制信號SLDCTL0~SLDCTL31呈活性狀態之期間中其相互不重疊。亦即，現在的記憶體區塊對源極線供給昇壓電壓VUCP結束，再開始下一記憶體區塊對源極線施加昇壓電壓VUCP。

實施形態2中，各控制信號SLDCTL0~SLDCTL31呈活性狀態之期間(脈衝幅)被固定。因此，控制信號SLDCTL0~SLDCTL31呈活性狀態之期間中有重疊。

依實施形態2之非揮發性記憶體裝置4之具體硬體構成與實施形態1 之圖4~圖6相同故不重複說明。實施形態2中，圖4之時機控制部43之動作與實施形態1時不同。

〔實施形態2時之抹除動作〕

圖11係用來說明依實施形態2之非揮發性記憶體裝置之抹除動作圖。圖11中，自上而下依序顯示供給圖4之記憶體陣列30各記憶體單元MC之記憶體閘電壓VMG、電荷泵電路52之輸出電壓VUCP、開始脈衝信號STRPLS及分別供給源極線驅動器SLD0~SLD31之控制信號SLDCTL0~SLDCTL31之波形。

參照圖11即知，於抹除動作時，首先，記憶體閘電壓VMG及電荷泵電路52之輸出電壓VUCP分別設定為初始值VMGinit、VUCPinit。

於下一時刻t1，圖4之主控制部41將開始脈衝信號STRPLS對時機控制部43輸出。時機控制部43接收到開始脈衝信號STRPLS變化為活性狀態(實施形態2時為H位準)，於時刻t2使供給源極線驅動器SLD0之控制信號SLDCTL0呈活性狀態(實施形態2時為H位準)。藉此，對記憶體區塊MB0之源極線施加電荷泵電路52之輸出電壓VUCP。電荷泵電路52之電流供給能力有其極限，故輸出電壓VUCP暫時降低。

電荷泵電路52之輸出電壓VUCP恢復為目標電壓(初始值VUCPinit)後，圖4之電壓偵測部53即令控制信號UCPOK為活性狀態。時機控制部43接收到使控制信號UCPOK活化，於時刻t3使供給源極線驅動器SLD1之控制信號SLDCTL1為活性狀態(H位準)。惟此控制信號之切換係在控制信號SLDCTL0活化，再經過圖8所說明之既定隱蔽期間Tmsk後實行。其結果，對記憶體區塊MB1之源極線昇壓電壓VUCP之施加開始。又，於此時點，對源極線驅動器SLD0供給之控制信號SLDCTL0維持為活性狀態。

其次，時機控制部43接收到電荷泵電路52之輸出電壓VUCP恢復為目標電壓(初始值VUCPinit)，結果使控制信號UCPOK活化，於時刻t4 令對源極線驅動器SLD2供給之控制信號SLDCTL2活化。惟此控制信號之切換係在使控制信號SLDCTL1活化再經過既定隱蔽期間Tmsk後實行。

藉由以下相同之控制，圖4之時機控制部43使分別供給源極線驅動器SLD3~SLD31之控制信號SLDCTL3~SLDCTL31依序活化。

時機控制部43就各控制信號SLDCTL0~SLDCTL31，使各控制信號切換為活性狀態，再經過既定固定期間Tp，於此時點將其切換為非活性狀態。因此，對各記憶體區塊源極線，於預先決定之固定期間Tp期間內，施加昇壓電壓VUCP。

於時刻t6最後的控制信號SLDCTL31恢復成非活性狀態(L位準)。於1週期抹除動作(時刻t1至t6)結束之時點，記憶體閘電壓VMG之設定值恰降低既定電壓幅△VMG，電荷泵電路52之輸出電壓VUCP之設定值恰增加既定電壓幅△VUCP。藉此，於記憶體單元MC之源極區域24與記憶體閘23之間施加更高電壓。

下一時刻t7至t12中，以此新的記憶體閘電壓VMG及電荷泵電路52之輸出電壓VUCP之設定值，實行與時刻t1至t6相同之1週期分之抹除動作。

每當1週期分之抹除動作結束，記憶體閘電壓VMG之設定值即恰更降低既定電壓幅△VMG，電荷泵電路52之輸出電壓VUCP之設定值恰更增加既定電壓幅△VUCP。藉此，於記憶體單元MC之源極區域24與記憶體閘23之間，隨著週期前進施加更高電壓。

數週期抹除動作結束以後，每當1週期抹除動作結束即實行抹除驗證動作。確認到各記憶體單元MC之臨界值電壓低於抹除驗證電壓抹除即結束。

〔實施形態2之效果〕

依實施形態2，可根據電荷泵電路之輸出電壓恢復之時機，使自開始對某源極線驅動器SLDi(0≦i≦30)供給控制信號SLDCTLi，至開始對下一源極線驅動器SLDi+1供給控制信號SLDCTLi+1之時間(以下稱「變遷時間」)最佳化。此時，最小之變遷時間(隱蔽期間Tmsk)經決定，故即使在抹除脈衝施加時電荷泵電路之輸出電壓幾乎不降低之情況下，變遷時間亦不過短。

且於實施形態2時，各抹除脈衝之施加時間Tp經固定。因此，開始對下一源極線驅動器SLDi+1(0≦i≦30)供給控制信號SLDCTLi+1後，亦繼續對前一源極線驅動器SLDi供給控制信號SLDCTLi。於對應前一源極線驅動器SLDi之記憶體區塊MBi，熱孔少量地持續注入各記憶體單元MC之氮化矽膜22，故臨界值電壓降低。其結果，相較於實施形態1時可更縮短記憶體陣列整體之抹除時間。

<實施形態3>

實施形態3中，提供一種非揮發性記憶體裝置，藉由切換抹除模式之設定信號，亦可實現實施形態1、2中之數種抹除動作。以下說明中，第1抹除模式時實行依實施形態1之抹除動作，第2抹除模式時實行依實施形態2之抹除動作。以下，具體說明關於依實施形態3之非揮發性記憶體裝置之構成及動作。

〔關於控制電路與電源電路之間之控制信號〕

圖12係用來說明關於圖4之非揮發性記憶體裝置中於控制電路與電源電路間之間流動之控制信號圖。參照圖12即知，控制電路40包含主控制部41、電源電路控制部42與時機控制部43。電源電路50包含環式振盪器51、電荷泵電路52、電壓偵測部53與基準電壓產生電路54。

主控制部41將用來設定抹除模式之模式設定信號MODE朝時機控制部43輸出，並回應抹除指令之輸入將開始脈衝信號STRPLS朝時機控制部 43輸出。藉由模式設定信號MODE可切換第1抹除模式(實施形態1)與第2抹除模式(實施形態2)。

電源電路控制部42按照主控制部41之控制，將用來使環式振盪器之振盪動作成為可能之賦能信號RING_ENB朝環式振盪器51輸出。電源電路控制部42更將用來使比較器可動作之作動信號CMPON，與用來選擇電壓分壓器分壓比之選擇信號SLCT朝電壓偵測部53輸出。電源電路控制部42更將用來控制開關切換之控制信號SWC0、SWC1朝電源切換電路60輸出。

環式振盪器51對電荷泵電路52輸出驅動信號DRV1、DRV2。驅動信號DRV1、DRV2係相互相位差180度之時脈信號。

基準電壓產生電路54將用來與電荷泵電路52之輸出電壓VUCP經分壓之電壓比較之參照電壓Vref，與對恆定電流源用MOS(Metal Oxide Semiconductor)電晶體供給之偏電壓BIASN加以產生。基準電壓產生電路54將產生之參照電壓Vref及偏電壓BIASN朝電壓偵測部53輸出。

電壓偵測部53於輸出電壓VUCP之分壓電壓在參照電壓Vref以上時，令控制信號UCPOK呈活性狀態(實施形態3時為H位準)。控制信號UCPOK朝電荷泵電路52及時機控制部43輸出。

〔環式振盪器之構成例〕

圖13係顯示圖12環式振盪器之構成一例之電路圖。參照圖13即知，環式振盪器51包含在迴路狀振盪信號通道上串聯連接之NAND閘極74及反相器75~78。

對NAND閘極74之第1輸入節點輸入反相器78之輸出信號，對NAND閘極74之第2輸入節點輸入賦能信號RING_ENB。因此，賦能信號RING_ENB呈活性狀態(實施形態3時為H位準)時，環式振盪器51開始振盪動作。

反相器78之輸出信號作為驅動信號DRV1對圖12之電荷泵電路52輸出。設於反相器78前段之反相器77之輸出信號作為驅動信號DRV2對電荷泵電路52輸出。驅動信號DRV2與驅動信號DRV1處於相位相反之關係。

〔電荷泵電路之構成例〕

圖14係顯示圖12之電荷泵電路之構成一例之電路圖。圖14之電荷泵電路52係由Dickson所提倡。

參照圖14即知，電荷泵電路52包含在輸入電源電壓VDD之輸入節點82，與輸出昇壓電壓VUCP之輸出節點85之間串聯連接之PMOS(Positive-channel MOS)電晶體86及NMOS(Negative-channel MOS)電晶體87~90，與電容器91~94。

PMOS電晶體86於閘極接收控制信號UCPOK。PMOS電晶體86中，控制信號UCPOK呈活性狀態(實施形態3時為H位準)後即切換為斷開狀態。其結果，停止電荷泵電路52之振盪動作。亦即，控制信號UCPOK之活化實質上亦指示電荷泵電路之非活化。

NMOS電晶體87~90分別係連接汲極與閘極之所謂二極體連接之電晶體。NMOS電晶體87~90之汲極分別連接電容器91~94一端。

對電容器91、93另一端供給驅動信號DRV1，對電容器92、94另一端供給驅動信號DRV2。藉此，NMOS電晶體87~90交互呈導通狀態，用作為將正電荷自輸入節點82朝輸出節點85方向轉送之電荷轉送開關。

〔電壓偵測部之構成例〕

圖15係顯示圖12之電壓偵測部之構成一例之電路圖。參照圖15即知，電壓偵測部53包含使電荷泵電路52之輸出電壓VUCP(昇壓電壓VUCP) 分壓之電壓分壓器(Voltage Divider)100，與比較電壓分壓器之輸出電壓(分壓電壓)與參照電壓Vref之比較器(Comparator)106。

電壓分壓器100包含在輸入昇壓電壓VUCP之輸入節點104與接地節點110(VSS)之間串聯連接之複數電阻元件101，與選擇電路103。選擇電路103回應選擇信號SLCT，選擇複數電阻元件101之連接節點其中之一，輸出選擇之連接節點之電壓。例如，圖15中選擇連接節點102。此時，若輸入節點104與連接節點102之間之電阻值為R1，連接節點102與接地節點110之間之電阻值為R2，分壓電壓Vdiv即以Vdiv=VUCP×R2/(R1+R2)

賦予之。因此，為獲得更大的昇壓電壓VUCP，由選擇電路103選擇使電阻值R2更小的連接節點。

比較器106包含差動段107、輸出段108與反相器126、127。差動段107包含PMOS電晶體111、112與NMOS電晶體118~121。

PMOS電晶體111及NMOS電晶體118依此順序在電源節點109(VDD)與節點129之間串聯連接。PMOS電晶體112及NMOS電晶體119依此順序在電源節點109(VDD)與節點129之間串聯連接。PMOS電晶體112之閘極連接PMOS電晶體111之閘極及汲極。PMOS電晶體111、112構成電流鏡對。對NMOS電晶體118之閘極輸入參照電壓Vref，對NMOS電晶體119之閘極輸入電壓分壓器100之輸出電壓(昇壓電壓VUCP之分壓電壓)。NMOS電晶體118、119構成差動對。

NMOS電晶體120、121依此順序連接節點129與接地節點110(VSS)之間。經由反相器126、127對NMOS電晶體120之閘極輸入作動信號CMPON。因此，NMOS電晶體120用作為在作動信號CMPON呈活性狀態(H位準)時呈導通狀態之開關。對NMOS電晶體121之閘極輸入偏電壓BIASN。NMOS電晶體121用作為恆定電流源。

輸出段108包含PMOS電晶體113~117、NMOS電晶體122~125與反相器128。此等電晶體中，PMOS電晶體114用作為作動信號CMPON呈活性狀態(H位準)時呈導通狀態之開關，PMOS電晶體116及NMOS電晶體112用作為作動信號CMPON呈活性狀態(H位準)時呈非導通狀態之開關。

作動信號CMPON呈活性狀態(H位準)時，PMOS電晶體113及NMOS電晶體123在電源節點109(VDD)及接地節點110(VSS)間串聯連接。PMOS電晶體115及NMOS電晶體124在電源節點109(VDD)及接地節點110(VSS)間串聯連接，PMOS電晶體117及NMOS電晶體125在電源節點109(VDD)及接地節點110(VSS)間串聯連接。

PMOS電晶體113與PMOS電晶體111構成電流鏡，NMOS電晶體123與NMOS電晶體124構成電流鏡，故於此等電晶體中流有相等之電流I1。

PMOS電晶體115之閘極連接PMOS電晶體112之汲極，PMOS電晶體115之汲極131連接PMOS電晶體117及NMOS電晶體125各閘極。將藉由反相器128反轉PMOS電晶體117及NMOS電晶體125共用之汲極電壓之信號作為控制信號UCPOK輸出。

依以上比較器106之構成，電壓分壓器100之輸出電壓(昇壓電壓VUCP)之分壓電壓Vdiv若大於參照電壓Vref，於NMOS電晶體119流動之電流即大於電流I1。其結果，PMOS電晶體115及NMOS電晶體125呈導通狀態，故控制信號UCPOK為H位準。

〔電源切換電路及源極線驅動器部之構成例〕

圖16係顯示圖12之電源切換電路的一部分之構成例及源極線驅動器部之構成例之電路圖。

參照圖16即知，電源切換電路60包含位準移位器140、141與開關用 NMOS電晶體142~145。圖12之電荷泵電路52之輸出電壓(昇壓電壓)VUCP經由NMOS電晶體142、143朝源極線驅動器SLD0~SLD31之電源端子輸入。電源電壓VDD經由NMOS電晶體144、145朝源極線驅動器SLD0~SLD31之電源端子輸入。

控制信號SWC0經由位準移位器140朝NMOS電晶體142、143之閘極輸入。位準移位器140將控制信號SWC0之電壓位準轉換為昇壓電壓VUCP之電壓位準。控制信號SWC1經由位準移位器141朝NMOS電晶體144、145之閘極輸入。位準移位器141將控制信號SWC1之電壓位準轉換為電源電壓VDD之電壓位準。

依上述之構成，控制信號SWC0為H位準，控制信號SWC1為L位準時，對源極線驅動器SLD0~SLD31之電源端子輸入昇壓電壓VUCP。相反地，控制信號SWC0為L位準，控制信號SWC1為H位準時，對源極線驅動器SLD0~SLD31之電源端子輸入電源電壓VDD。源極線驅動器SLD0~SLD31對應對應之控制信號SLDCTL0~SLDCTL31，對對應之記憶體區塊MB0~MB31之源極線供給昇壓電壓VUCP(或電源電壓VDD)。

〔時機控制部之構成〕

圖17係顯示圖12之時機控制部之構成之方塊圖。參照圖17即知，時機控制部43包含主計數器150、產生控制脈衝信號(移位脈衝SFTPLS、清除脈衝CLRPLS)之控制脈衝產生部151、產生用來驅動源極線驅動器SLD之控制信號SLDCTL〔31：0〕之驅動脈衝產生部155、計數器153與AND閘極154。

主計數器150產生作為各部之動作基準之主時脈MCLK。

控制脈衝產生部151回應自主控制部41輸出之開始脈衝信號STRPLS，對驅動脈衝產生部155輸出控制脈衝信號(移位脈衝SFTPLS、清除脈衝CLRPLS)。驅動脈衝產生部155回應控制脈衝信號(移位脈衝SFTPLS、清除脈衝CLRPLS)，對源極線驅動器SLD0~SLD31分別輸出控制信號SLDCTL0~SLDCTL31。

於第1及第2抹除模式，為量測以圖8所說明之隱蔽期間Tmsk而設置計數器153。實施形態3時，隱蔽期間Tmsk作為一例約為4μ秒。控制脈衝產生部151輸出移位脈衝SFTPLS時，使用來開始以計數器153計數之開始信號CSTR呈活性狀態(實施形態3時為H位準)。計數器153於開始信號CSTR活化至經過隱蔽期間Tmsk(4μ秒)之期間，令隱蔽信號MSK呈活性狀態(實施形態3時為H位準)。AND閘極154進行自圖12之電壓偵測部53輸出之控制信號UCPOK，與使隱蔽信號MSK之邏輯位準反轉之信號之AND演算，將演算結果作為控制信號SFTOK對控制脈衝產生部151輸出。因此，輸出移位脈衝SFTPLS再經過隱蔽期間Tmsk(4μ秒)，且控制信號UCPOK呈活性狀態(H位準)時，控制信號SFTOK呈活性狀態(實施形態3時為H位準)。控制脈衝產生部151輸出移位脈衝SFTPLS後，回應控制信號SFTOK呈活性狀態(H位準)輸出下一移位脈衝SFTPLS。

於第2抹除模式，為量測以圖11所說明之抹除脈衝之施加時間Tp而設置內建於控制脈衝產生部151之計數器152。實施形態3時，施加時間Tp作為一例約為64μ秒。控制脈衝產生部151於第2抹除模式，輸出移位脈衝SFTPLS再經過施加時間Tp(64μ秒)後即輸出清除脈衝CLRPLS。

圖18係顯示圖17之驅動脈衝產生部之構成之電路圖。參照圖17即知，驅動脈衝產生部155包含分別對應源極線驅動器SLD0~SLD31之32個脈衝產生器PG0~PG31。脈衝產生器PG0~PG31分別產生控制信號SLDCTL0~SLDCTL31，朝對應之源極線驅動器輸出。

脈衝產生器PG0~PG31具有同一之構成。各脈衝產生器PG包含D正反器160、邏輯電路部161、輸入節點ND1~ND3與輸出節點ND4。對輸入節點ND1輸入共用之移位脈衝SFTPLS，對輸入節點ND2輸入共用之清除脈衝CLRPLS。自脈衝產生器PG0~PG31之輸出節點ND4分別輸出控制信號SLDCTL0~SLDCTL31。對第1個脈衝產生器PG0之輸入節點ND3 輸入開始脈衝信號STRPLS。第i+1個(1≦i≦31)對脈衝產生器PGi之輸入節點ND3輸入自第i個脈衝產生器PGi-1之輸出節點ND4輸出之控制信號SLDCTLi-1。對各D正反器160之時脈端子T輸入主時脈MCLK。

實施形態3時，於各脈衝產生器PG0~PG31，D正反器之輸出端子Q連接輸出節點ND4。因此，D正反器160為設定狀態時，自輸出節點ND4輸出之控制信號SLDCTL呈活性狀態(H位準)，D正反器160為重置狀態時，自輸出節點ND4輸出之控制信號SLDCTL呈非活性狀態(L位準)。

於各脈衝產生器PG0~PG31，邏輯電路部161接收移位脈衝SFTPLS、清除脈衝CLRPLS、對輸入節點ND3輸入之信號(開始脈衝信號STRPLS或自前段脈衝產生器PG輸出之控制信號SLDCTL)與自輸出節點ND4輸出之控制信號SLDCTL(正反器160之輸出信號)。邏輯電路部161在D正反器160為重置狀態且對輸入節點ND3輸入之信號呈活性狀態(H位準)時接收移位脈衝SFTPLS之際，將D正反器160自重置狀態切換為設定狀態。邏輯電路部161在D正反器160為設定狀態且對輸入節點ND3輸入之信號呈非活性狀態(L位準)時接收清除脈衝CLRPLS之際，將D正反器160自設定狀態切換為重置狀態。

更詳細而言，邏輯電路部161包含AND閘極162、163、165與OR閘極164。AND閘極162進行使對輸入節點ND3輸入之信號之邏輯位準反轉之信號與清除脈衝CLRPLS之AND演算，輸出演算結果。AND閘極163進行使AND閘極162之輸出信號之邏輯位準反轉之信號與D正反器160之輸出信號之AND演算，輸出演算結果。AND閘極165進行移位脈衝SFTPLS與對輸入節點ND3輸入之信號之AND演算，輸出演算結果。OR閘極164進行AND閘極163之輸出信號與AND閘極165之輸出信號之OR演算，將演算結果朝D正反器160之輸入端子D輸出。

〔驅動脈衝產生部之動作〕

圖19係用來說明圖18之驅動脈衝產生部之動作圖。參照圖18、圖19 即知，驅動脈衝產生部155進行移位&清除動作、移位動作、清除動作及保持動作4動作。

移位&清除動作(圖19之時刻t1)在移位脈衝SFTPLS與清除脈衝CLRPLS雙方被賦予至驅動脈衝產生部155時實行。移位&清除動作中，現在處於活性狀態之控制信號SLDCTL之下一編號之控制信號SLDCTL活化，且現在處於活性狀態之控制信號SLDCTL呈非活性狀態。

移位動作(圖19之時刻t2)在僅移位脈衝SFTPLS被賦予至驅動脈衝產生部155時實行。移位動作中，處於活性狀態之控制信號SLDCTL中編號最大的控制信號之下一控制信號呈活性狀態。

清除動作(圖19之時刻t3)在僅清除脈衝CLRPLS被賦予至驅動脈衝產生部155時實行。清除動作中，處於活性狀態之控制信號SLDCTL中編號最小的控制信號呈非活性狀態。

保持動作(圖19之時刻t4)係移位脈衝SFTPLS與清除脈衝CLRPLS雙方皆不被賦予至驅動脈衝產生部155之情形，各控制信號SLDCTL之邏輯位準不變化。

圖20係顯示圖18之驅動脈衝產生部之動作一例之時序圖。參照圖18、圖20即知，在較最初之時刻t101以前所有控制信號SLDCTL0~SLDCTL31呈非活性狀態。

時刻t101中，開始脈衝信號STRPLS呈活性狀態(H位準)，且移位脈衝SFTPLS與清除脈衝CLRPLS雙方被賦予至驅動脈衝產生部155。其結果，下一主時脈MCLK之上升邊緣(時刻t102)中，控制信號SLDCTL0呈活性狀態(H位準)(移位&清除動作)。

下一時刻t103中，移位脈衝SFTPLS與清除脈衝CLRPLS雙方皆未被賦予至驅動脈衝產生部155。因此，下一主時脈MCLK之上升邊緣(時刻t104)中，各控制信號SLDCTL之邏輯位準不變化(保持動作)。

下一時刻t104中，移位脈衝SFTPLS與清除脈衝CLRPLS雙方被賦予至驅動脈衝產生部155。其結果，下一主時脈MCLK之上升邊緣(時刻t105)中，控制信號SLDCTL0回到非活性狀態(L位準)，且下一控制信號SLDCTL1呈活性狀態(H位準)(移位&清除動作)。

下一時刻t106中，僅移位脈衝SFTPLS被賦予至驅動脈衝產生部155。其結果，下一主時脈MCLK之上升邊緣(時刻t107)中，控制信號SLDCTL2呈活性狀態(H位準)(移位動作)。維持控制信號SLDCTL1之活性狀態。

下一時刻t108中，僅清除脈衝CLRPLS被賦予至驅動脈衝產生部155。

其結果，下一主時脈MCLK之上升邊緣(時刻t109)中，控制信號SLDCTL1呈非活性狀態(L位準)(清除動作)。維持控制信號SLDCTL2之活性狀態。

〔第1抹除模式中非揮發性記憶體裝置之抹除動作〕

圖21係用來說明關於第1抹除模式中非揮發記憶體裝置之抹除動作圖。第1抹除模式時，控制脈衝產生部151輸出移位脈衝SFTPLS與清除脈衝CLRPLS。

參照圖17、圖18、圖21即知，控制脈衝產生部151在開始脈衝信號STRPLS呈活性狀態(H位準)後(170)，即輸出移位脈衝SFTPLS及清除脈衝CLRPLS(172)，令計數器153開始計數(171)。驅動脈衝產生部155回應H位準之開始脈衝信號STRPLS、移位脈衝SFTPLS及清除脈衝CLRPLS，切換對源極線驅動器SLD0輸出之控制信號SLDCTL0為活性狀態(H位準)(173)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(174)。

電荷泵電路52之輸出電壓VUCP恢復至目標電壓後(175)，圖12之電壓偵測部53輸出之控制信號UCPOK即切換至活性狀態(H位準)(176)。於此時點隱蔽信號MSK回到L位準，故AND閘極154輸出之控制信號SFTOK切換為H位準(177)。

控制脈衝產生部151回應H位準之控制信號SFTOK，於下一主時脈MCLK之上升時機輸出移位脈衝SFTPLS及清除脈衝CLRPLS(178)，令計數器153開始計數。驅動脈衝產生部155回應移位脈衝SFTPLS及清除脈衝CLRPLS，切換對源極線驅動器SLD0輸出之控制信號SLDCTL0為非活性狀態(L位準)，且切換對源極線驅動器SLD1輸出之控制信號SLDCTL1為活性狀態(H位準)(179)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(180)。

電荷泵電路52之輸出電壓VUCP恢復至目標電壓後(181)，即切換圖12之電壓偵測部53輸出之控制信號UCPOK為活性狀態(H位準)(182)。惟於此時點隱蔽信號MSK不回到L位準。

隱蔽信號MSK回到L位準後(183)，即切換AND閘極154輸出之控制信號SFTOK為H位準(184)。控制脈衝產生部151回應H位準之控制信號SFTOK，於下一主時脈MCLK之上升時機輸出移位脈衝SFTPLS及清除脈衝CLRPLS(185)，令計數器153開始計數。驅動脈衝產生部155回應移位脈衝SFTPLS及清除脈衝CLRPLS，切換對源極線驅動器SLD1輸出之控制信號SLDCTL1為非活性狀態(L位準)，且切換對源極線驅動器SLD2輸出之控制信號SLDCTL2為活性狀態(H位準)(186)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(187)。以下，重複同樣的控制動作。

〔第2抹除模式中非揮發性記憶體裝置之抹除動作〕

圖22係用來說明關於第2抹除模式中非揮發性記憶體裝置之抹除動作圖。第2抹除模式時，控制脈衝產生部151輸出移位脈衝SFTPLS，再經過既定施加時間Tp(64μ秒)時，輸出清除脈衝CLRPLS。

參照圖17、圖18、圖22即知，控制脈衝產生部151在開始脈衝信號STRPLS呈活性狀態(H位準)後(190)，即輸出移位脈衝SFTPLS及清除脈衝CLRPLS(192)，令計數器153開始計數(191)。驅動脈衝產生部155回應H位準之開始脈衝信號STRPLS、移位脈衝SFTPLS及清除脈衝CLRPLS，切換對源極線驅動器SLD0輸出之控制信號SLDCTL0為活性狀態(H位準)(193)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(194)。

電荷泵電路52之輸出電壓VUCP恢復至目標電壓後(195)，即切換圖12之電壓偵測部53輸出之控制信號UCPOK為活性狀態(H位準)(196)。於此時點隱蔽信號MSK回到L位準，故切換AND閘極154輸出之控制信號SFTOK為H位準(197)。

控制脈衝產生部151回應H位準之控制信號SFTOK，於下一主時脈MCLK之上升時機僅輸出移位脈衝SFTPLS(198)，令計數器153開始計數。驅動脈衝產生部155回應移位脈衝SFTPLS，切換對源極線驅動器SLD1輸出之控制信號SLDCTL1為活性狀態(H位準)(199)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(200)。又，控制信號SLDCTL0於此時點持續維持活性狀態(H位準)。

電荷泵電路52之輸出電壓VUCP恢復至目標電壓後(201)，即切換圖12之電壓偵測部53輸出之控制信號UCPOK為活性狀態(H位準)。惟於此時點隱蔽信號MSK不回到L位準。

隱蔽信號MSK回到L位準後(202)，即切換AND閘極154輸出之控制信號SFTOK為H位準(203)。控制脈衝產生部151回應H位準之控制信號SFTOK，於下一主時脈MCLK之上升時機輸出移位脈衝SFTPLS(204)，令計數器153開始計數。驅動脈衝產生部155回應移位脈衝SFTPLS，切換對源極線驅動器SLD2輸出之控制信號SLDCTL2為活性狀態(H位準)(205)。其結果，圖12之電荷泵電路52之輸出電壓VUCP暫時降低(206)。又，控制信號SLDCTL0、SLDCTL1於此時點持續維持活性狀態(H位準)。

控制脈衝產生部151在輸出最初之移位脈衝SFTPLS(192)，再經過以計數器152量測之施加時間Tp(64μ秒)之時點輸出清除脈衝CLRPLS。藉此，切換控制信號SLDCTL0為L位準。控制脈衝產生部151在輸出2個移位脈衝SFTPLS(198)，再經過以計數器152量測之施加時間Tp(64μ秒)之時點輸出清除脈衝CLRPLS。藉此，切換控制信號SLDCTL1為L位準。控制脈衝產生部151在輸出3個移位脈衝SFTPLS(204)，再經過以計數器152量測之施加時間Tp(64μ秒)之時點輸出清除脈衝CLRPLS。藉此，切換控制信號SLDCTL2為L位準。以下，重複同樣之動作。

<實施形態4>

實施形態1~3中，監視電荷泵電路之輸出電壓，因電荷泵電路之輸出電壓恢復至目標電壓(輸出電壓在基準值以上)，抹除脈衝之施加結束。如以圖7、圖8所說明，電荷泵電路之輸出電壓之恢復雖反映抹除電流降低，但未正確測量抹除電流。

實施形態4中，直接監視電荷泵電路之輸出電流(抹除電流)，因輸出電流在基準值以下，抹除脈衝之施加結束。藉此，相較於實施形態1~3時可更適當地設定抹除脈衝之施加時間。以下，參照圖23具體說明之。

圖23係顯示依實施形態4之半導體裝置中，非揮發性記憶體裝置之電源電路之構成圖。圖23之電源電路50A更包含追加之電壓偵測部53B與電阻元件55，此點與圖12之電源電路50不同。

圖23之電壓偵測部53A之構成與以圖12、圖15所說明之電壓偵測部53之構成相同。電壓偵測部53A將電荷泵電路52之輸出電壓VUCP經以對應選擇信號SLCT1之分壓比分壓之電壓，與參照電壓Vref加以比較。電壓偵測部53A於分壓電壓在參照電壓Vref以上時，切換控制信號UCPOK1為活性狀態(H位準)。電荷泵電路52在控制信號UCPOK1呈活性狀態(H位準)時停止昇壓動作。藉由此反饋控制，電荷泵電路52動作，俾該輸出電壓VUCP維持於對應選擇信號SLCT1之目標電壓。

電阻元件55插入自電荷泵電路52至電源切換電路60之昇壓電壓VUCP之供給通道。亦即，電阻元件55之一端57連接電荷泵電路52之輸出節點。

圖23之電壓偵測部53B之構成與以圖12、圖15所說明之電壓偵測部53之構成相同。電壓偵測部53B將電阻元件55另一端58之電壓經以對應選擇信號SLCT2之分壓比分壓之電壓與參照電壓Vref加以比較。電壓偵測部53B於分壓電壓在參照電壓Vref以上時，切換控制信號UCPOK2為活性狀態(H位準)。將控制信號UCPOK2對時機控制部43輸出。時機控制部43在控制信號UCPOK2呈活性狀態(H位準)，且輸出前一移位脈衝SFTPLS再經過既定隱蔽期間Tmsk後，即輸出下一移位脈衝SFTPLS。

藉由上述電阻元件55及電壓偵測部53B構成電流偵測電路56。電流偵測電路56偵測電阻元件55之電壓降下(亦即電荷泵電路52之輸出電流)。時機控制部43根據電流偵測電路56之偵測結果，控制輸出移位脈衝SFTPLS之時機。又，為更正確地監視電荷泵電路52之輸出電流，宜偵測電阻元件55兩端之電位差。

非揮發性記憶體裝置4之其他之構成與以實施形態1~3說明者相同，故不重複說明。

又，依實施形態4之半導體裝置中，以電壓偵測部53B與電阻元件55構成電流偵測電路56。當然亦可不設置電阻元件55，僅單純地追加電壓偵測部53B，藉此設置電荷泵電路52之活性、非活性控制用電壓偵測部53A與時機控制部43之控制用電壓偵測部53B。

以上，雖已根據實施形態具體說明由本案發明人完成之發明，但本發明當然不由上述實施形態限定，可在不逸脫其要旨之範圍內進行各種變更。