JPWO2014033851A1 - 半導体装置 - Google Patents

Abstract

半導体装置に備えられた不揮発性メモリ装置（４）では、バンド間トンネル方式によるデータ消去の際に、チャージポンプ回路（５２）の出力電圧（ＶＵＣＰ）が所定の基準電圧まで回復したという条件に加えて、消去対象のメモリセル（ＭＣ）への昇圧電圧（ＶＵＣＰ）の供給を開始してから所定の基準時間が経過したという条件が満たされたとき、消去対象のメモリセル（ＭＣ）への昇圧電圧の供給を終了する。

Description

この発明は、電気的に書換え可能な不揮発性メモリ装置を備えた半導体装置に関し、たとえば、バンド間トンネル電流によってデータを消去する方式の不揮発性メモリ装置に好適に用いられるものである。

フラッシュメモリなどの電気的に書換え可能な不揮発性メモリ装置を備えた半導体装置では、不揮発性メモリ装置の容量増加に伴って、プログラム（書込）時間が増大する傾向にある。

特開２００６−３５１１６６号公報（特許文献１）は、このプログラム時間の短縮させるための技術を開示する。具体的に、この文献のフラッシュメモリ装置は、制御ロジックと、高電圧発生回路と、信号発生回路とを含む。制御ロジックは、プログラム区間のとき、ワードラインへのプログラム電圧供給を知らせる第１フラッグ信号を発生する。高電圧発生回路は、ワードラインに供給されるプログラム電圧を発生し、プログラム区間のとき、プログラム電圧が目標電圧に回復されたことを知らせる第２フラッグ信号を発生する。信号発生回路は、第１および第２フラッグ信号に応答してプログラム実行終了信号を発生する。プログラム実行終了信号が生成されるとき、制御ロジックはプログラム区間が終了されるように第１フラッグ信号を非活性化させる。

特開２００６−３５１１６６号公報

ところで、バンド間トンネルを利用した消去方式のように消去時にメモリセルに流れる電流（消去電流）が比較的大きい場合には、チャージポンプ回路の電流供給能力との兼ね合いで、同時に消去を行なうことができるメモリセル数が制限される。このため、通常、メモリアレイは複数のブロックに分割され、消去時にはブロックごとに共通のソース線に高電圧が印加される。

一方、メモリセル、消去ブロック、半導体装置、製造プロセス等々のばらつきのせいで、消去電流の大きさにはばらつきがある。これらのばらつきを考慮して（マージンを持って）消去電流の大きさ、消去実行時間の設定を最適化すると消去時間が増大してしまったり、消去時間の短縮が難しいという問題が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置では、バンド間トンネル方式によるデータ消去の際に、チャージポンプ回路の出力電圧が所定の基準電圧まで回復したという条件に加えて、消去対象のメモリセルへの昇圧電圧の供給を開始してから所定の基準時間が経過したという条件が満たされたとき、消去対象のメモリセルへの昇圧電圧の供給を終了する。

上記の一実施の形態によれば、各メモリセルのソースへのパルス電圧の印加時間を従来よりも最適化することができ、消去時間を短縮することができる。

実施の形態１による半導体装置の構成を示すブロック図である。 メモリセルの構成を模式的に示す断面図である。 メモリセルの回路図記号を示す図である。 プログラムパルス印加動作時の状態を示す図である。 消去パルス印加動作時の状態を示す図である。 読出動作時の状態を示す図である。 プログラムベリファイ動作時の状態を示す図である。 図１の不揮発性メモリ装置の全体構成を示すブロック図である。 図４のメモリアレイの構成を模式的に示した平面図である。 図５のあるメモリブロックの構成を示す回路図である。 消去動作時におけるチャージポンプ回路の出力電流と出力電圧の変化について説明するための図である。 適切な消去パルスの印加時間の設定方法について説明するための図である。 図４〜図６で示した不揮発性メモリ装置における消去動作を説明するための図である。 従来の消去動作によるデータ消去を行なった場合において、メモリブロックごとの閾値電圧の分布を示す図である。 実施の形態１の場合の消去動作によってデータ消去を行なった場合において、メモリブロックごとの閾値電圧の分布を示す図である。 実施の形態２における不揮発性メモリ装置の消去動作を説明するための図である。 図４の不揮発性メモリ装置において制御回路と電源回路間との間を流れる制御信号について説明するための図である。 図１２のリング発振器の構成の一例を示す回路図である。 図１２のチャージポンプ回路の構成の一例を示す回路図である。 図１２の電圧検出部の構成の一例を示す回路図である。 図１２の電源切替回路の一部の構成例およびソース線ドライバ部の構成例を示す回路図である。 図１２のタイミング制御部の構成を示すブロック図である。 図１７の駆動パルス生成部の構成を示す回路図である。 図１８の駆動パルス生成部の動作を説明するための図である。 図１８の駆動パルス生成部の動作の一例を示すタイミング図である。 第１の消去モードにおける不揮発メモリ装置の消去動作について説明するための図である。 第２の消去モードにおける不揮発性メモリ装置の消去動作について説明するための図である。 実施の形態４による半導体装置において、不揮発性メモリ装置の電源回路の構成を示す図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置の構成］
図１は、実施の形態１による半導体装置の構成を示すブロック図である。図１には、半導体装置の一例としてマイクロコンピュータチップ１が示されている。マイクロコンピュータチップ１は、ＣＰＵ（Central Processing Unit）２と、ＲＡＭ（Random Access Memory）３と、不揮発性メモリ装置４と、周辺回路５と、インターフェース回路７と、これらを相互に接続するデータバス８と、電源回路６とを含む。

電源回路６は、マイクロコンピュータチップ１の外部から受けた外部電源電圧ＶＣＣに基づいて内部電源電圧ＶＤＤを生成する。内部電源電圧ＶＤＤは、マイクロコンピュータチップ１の各部に供給される（図１では、不揮発性メモリ装置４への供給のみが代表的に示されている）。

不揮発性メモリ装置４は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-only Memory）またはフラッシュメモリなどの半導体記憶装置である。これらの半導体記憶装置の各メモリセルは、ゲート電極とチャネル層との間に電荷蓄積部を有する。電荷蓄積部に蓄積された電荷によってメモリセルの閾値電圧が変化し、これによって「１」、「０」の情報を記憶することができる。電荷蓄積部として、一般に、多結晶シリコン膜で形成された浮遊ゲート（フローティングゲート）、または窒化ケイ素膜などが用いられる。窒化ケイ素膜は、膜中に分散して存在する捕獲準位（トラップレベル）によって電荷を蓄積する。この実施の形態では、窒化ケイ素膜を電荷蓄積部として用いた例について説明する。次に、メモリセルの具体的構成をさらに詳しく説明する。

［メモリセルの構成］
図２Ａは、メモリセルの構成を模式的に示す断面図である。図２Ｂは、メモリセルの回路図記号を示す図である。図２Ａおよび図２Ｂにおいて、対応する部分には同一の参照符号を付す。

図２Ａおよび図２Ｂを参照して、メモリセル（「メモリセルトランジスタ」とも称する）ＭＣは、基板２０上に形成され、コントロールゲート（ＣＧ：Control Gate）２１、窒化ケイ素膜２２、メモリゲート（ＭＧ：Memory Gate）２３、ソース領域２４、およびドレイン領域２５を含む。コントロールゲート２１は、Ｐ型シリコン基板２０の表面上に絶縁層（図示せず）を介して形成される。窒化ケイ素膜２２は、コントロールゲート２１の側壁に酸化シリコン膜（図示せず）、窒化ケイ素膜２２、および酸化シリコン膜（図示せず）からなるＯＮＯ（Oxide-Nitride-Oxide）膜として形成される。ＯＮＯ膜上には、サイドウォール構造のメモリゲート２３が形成される。ソース領域２４およびドレイン領域２５は、ゲート２１，２３の両側の基板２０にＮ型不純物を注入することによってそれぞれ形成される。基板２０に垂直な方向から見て、メモリゲート２３の一部とソース領域２４の一部とはオーバーラップし、コントロールゲート２１の一部とドレイン領域２５の一部とはオーバーラップしている。

メモリセルＭＣが複数配列されたメモリアレイには、各々が、メモリセル行に対応して行方向Ｘに延在する、メモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、およびソース線ＳＬが設けられる。メモリセル列に対応して列方向Ｙに延在するビット線ＢＬが設けられる。各メモリセルＭＣにおいて、メモリゲート２３は、対応のメモリゲート線ＭＧＬに接続される。コントロールゲート２１は、対応のコントロールゲート線ＣＧＬに接続される。ソース領域２４は、対応のソース線ＳＬに接続される。ドレイン領域２５は、対応のビット線ＢＬに接続される。

［メモリセルの動作］
各メモリセルＭＣには固有のアドレスが割り当てられ、各メモリセルＭＣは電荷蓄積部（窒化ケイ素膜２２）の電荷量に応じた閾値電圧の変化によって１ビットのデータを記憶する。

図３Ａ〜図３Ｄには、メモリセルＭＣの動作時の状態が示される。図３Ａはプログラムパルス印加動作時の状態を示す図であり、図３Ｂは消去パルス印加動作時の状態を示す図であり、図３Ｃは読出動作時の状態を示す図であり、図３Ｄはプログラムベリファイ動作時の状態を示す図である。

図３Ａを参照して、プログラムパルス印加動作時は、メモリゲート２３に６．４〜１１Ｖの間の選択された電圧が印加され、コントロールゲート２１には１．０Ｖが印加され、ソース領域２４には３．２〜７．０Ｖの間の選択された電圧が印加され、ドレイン領域２５には０．８Ｖが印加される。これにより、ソースサイド注入（ＳＳＩ：Source Side Injection）方式により、ホットエレクトロンが窒化ケイ素膜２２に注入されてメモリセルＭＣの閾値電圧が高くなる。プログラムパルス印加動作は、メモリセルＭＣの閾値電圧が所定のプログラムベリファイ電圧ＰＶよりも高くなるまで繰り返し行なわれる。プログラムされたメモリセルＭＣには、データ“０”と“１”のうちのたとえば“１”が記憶される（“０”と決めてもよいが、この明細書では“１”とする）。なお、メモリゲート２３の電圧は、メモリセルＭＣの閾値電圧が高くなり難い場合に正側に高いレベルに設定される。ソース領域２４の電圧は、メモリゲート２３の電圧に応じて設定される。

図３Ｂを参照して、消去パルス印加動作時は、メモリゲート２３に−３．３〜−８Ｖの間の選択された電圧が印加され、コントロールゲート２１には０Ｖが印加され、ソース領域２４には３．２〜７．０Ｖが印加され、ドレイン領域２５はＯＰＥＮ状態にされ、基板２０は接地される（０Ｖが印加される）。これによって、メモリゲート２３とオーバーラップしているソース領域２４の部分には高電界がかかる。このため、エネルギーバンドが曲がるので、価電子帯（Valence Band）から伝導帯（Conduction Band）に電子がトンネルするバンド間トンネル（ＢＴＢＴ：Band To Band Tunneling）が生じる。バンド間トンネルによって、価電子帯には正孔（ホール）が生成される。トンネルした電子はソース線ＳＬに到達し、価電子帯に生成された正孔の一部は基板２０に到達するので、ソース線ＳＬから基板２０に電流が流れる。生成された正孔の一部は高電界で加速されることによりホットホールとなって、窒化ケイ素膜２２に注入される。この結果、メモリセルＭＣの閾値電圧が低下する。

このバンド間トンネル方式による消去パルスの印加動作は、メモリセルＭＣの閾値電圧が所定の消去ベリファイ電圧ＥＶよりも低くなるまで繰り返し行なわれる。消去されたメモリセルＭＣには、データ“０”と“１”のうちのたとえば“０”が記憶される。なお、メモリゲート２３の電圧は、メモリセルＭＣの閾値電圧が低くなり難い場合に負側に高いレベルに設定される。ソース領域２４の電圧は、メモリゲート２３の電圧に応じて設定される。

図３Ｃを参照して、読出動作時は、メモリゲート２３およびソース領域２４に０Ｖが印加され、コントロールゲート２１およびドレイン領域２５に１．５Ｖが印加され、ドレイン領域２５とソース領域２４の間に流れる電流Ｉｄが閾値電流よりも大きいか否かが判定される。電流Ｉｄが閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧が低いのでメモリセルＭＣの記憶データは“０”であると判定される。逆に、電流Ｉｄが閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧が高いのでメモリセルＭＣの記憶データは“１”であると判定される。

図３Ｄを参照して、プログラムベリファイ動作時は、メモリゲート２３にプログラムベリファイ電圧ＰＶが印加され、ソース領域２４に０Ｖが印加され、コントロールゲート２１およびドレイン領域２５に１．５Ｖが印加され、ドレイン領域２５とソース領域２４の間に流れる電流Ｉｄが閾値電流よりも大きいか否かが判定される。電流Ｉｄが閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧がプログラムベリファイ電圧ＰＶよりも低いので、プログラムは完了していないと判定される。逆に、電流Ｉｄが閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧がプログラムベリファイ電圧ＰＶよりも高いので、プログラム完了したと判定される。

消去ベリファイ動作時には、図３Ｄにおいて、メモリゲート２３には、プログラムベリファイ電圧ＰＶに代えて消去ベリファイ電圧ＥＶが印加される。その他箇所に印加される電圧は図３Ｄの場合と同じである。ドレイン領域２５とソース領域２４の間に流れる電流Ｉｄが閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧が消去ベリファイ電圧ＥＶよりも低いので、消去は完了したと判定される。逆に、電流Ｉｄが閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧が消去ベリファイ電圧ＥＶよりも高いので、消去は完了していないと判定される。

［不揮発性メモリ装置の構成］
図４は、図１の不揮発性メモリ装置の全体構成を示すブロック図である。図４を参照して、不揮発性メモリ装置４は、メモリアレイ３０、アドレスバッファ３１、入出力回路３２、ワード線デコーダ部３５、コントロールゲート線ドライバ部３６、メモリゲート線ドライバ部３７、カラム系選択回路３８、ソース線ドライバ部３３、ソース線ゲートドライバ部３４、電源回路５０、および電源切替回路６０を含む。

メモリアレイ３０には、図２で説明したメモリセルＭＣが行列状に多数配列される。この実施の形態では、ビット線は、複数の主ビット線ＢＬと副ビット線ＳＢＬとを含む。各主ビット線ＢＬ（図５の主ビット線ＢＬ０〜ＢＬ２０４７に対応し、図６の主ビット線ＢＬ０〜ＢＬ２５５に対応する）には、スイッチ用のトランジスタＱＣ（図６のトランジスタＱＣ０Ａ，ＱＣ０Ｂ，…，ＱＣ２５５Ａ，ＱＣ２５５Ｂに対応する）を介して複数の副ビット線ＳＢＬ（図６の副ビット線ＢＬ０Ａ，ＢＬ０Ｂ，…，ＢＬ２５５Ａ，ＢＬ２５５Ｂに対応する）が接続される。メモリセルＭＣのドレイン領域２５は、対応の副ビット線ＳＢＬに接続される。

アドレスバッファ３１は、不揮発性メモリ装置４の外部（たとえば、図１のＣＰＵ２）から、アドレス信号（行アドレス信号、列アドレス信号）を受ける。アドレスバッファ３１は、外部から受けた行アドレス信号をワード線デコーダ部３５に出力し、列アドレス信号をカラム系選択回路３８に出力する。

入出力回路３２は、不揮発性メモリ装置４の外部（たとえば、図１のＣＰＵ２）から受けた書込データ信号をカラム系選択回路３８に出力する。入出力回路３２は、さらに、カラム系選択回路３８から受けた読出データ信号を不揮発性メモリ装置４の外部に出力する。

ワード線デコーダ部３５は、アドレスバッファ３１を介して受けた行アドレス信号をデコードすることによって、メモリアレイの選択行を指定する信号を出力する。

コントロールゲート線ドライバ部３６は、ワード線デコーダ部３５によって指定された選択行に対応するコントロールゲート線ＣＧＬに、電源切替回路６０を介して受けた所定の動作電圧を供給する。

メモリゲート線ドライバ部３７は、ワード線デコーダ部３５によって指定された選択行に対応するメモリゲート線ＭＧＬに、電源切替回路６０を介して受けた所定の動作電圧を供給する。

ソース線ドライバ部３３は、複数のソース線ドライバＳＬＤを含む。各ソース線ドライバＳＬＤは、対応のソース線ＳＬに、接地電圧または電源切替回路６０を介して受けた所定の動作電圧を供給する。なお、各ソース線ドライバＳＬＤは、対応のスイッチ用のトランジスタＱＡ（図５のＱＡ０〜ＱＡ３１に対応する）を介在してソース線ＳＬ（図６のＳＬ０＿０〜ＳＬ０＿１５に対応する）に接続される。

ソース線ゲートドライバ部３４は、複数のソース線ゲートドライバＳＧＤを含む。各ソース線ゲートドライバ部３４は、対応のトランジスタＱＡのゲートを駆動する。

カラム系選択回路３８には、ビット線ＢＬにそれぞれ対応して複数の書込ラッチが設けられる。各書込ラッチは、入出力回路３２を介して入力された書込データを格納する。

カラム系選択回路３８には、さらに、アドレスバッファ３１を介して受けた列アドレス信号をデコードするカラムデコーダ回路が設けられる。カラム系選択回路３８は、データ書込時には、カラムデコーダ回路によるデコード結果および書込ラッチに格納された書込データに基づいて、選択されたビット線ＢＬ（選択列に対応するビット線ＢＬ）に、接地電圧または電源切替回路６０を介して受けた所定の動作電圧を供給する。

カラム系選択回路３８には、さらに、選択されたビット線ＢＬを介して読出対象のメモリセルＭＣに流れる電流を検知する読出用センスアンプ（ＳＡ：Sense Amplifier）回路、および選択されたビット線ＢＬを介してプログラム対象または消去対象のメモリセルＭＣに流れる電流を検知するベリファイ用センスアンプ回路などが含まれる。

制御回路４０は、図１のＣＰＵ２などのホストから受けたコマンドに従って、プログラムパルス印加動作、消去パルス印加動作、読出動作、プログラムベリファイ動作、および消去ベリファイ動作などの各動作モードを実行する。制御回路４０は、さらに、各動作モードに必要な動作電圧が各ドライバ部に供給されるように、電源回路５０および電源切替回路６０を制御する。

より詳細には、制御回路４０は、ホストからのコマンドを受ける主制御部４１と、電源回路制御部４２と、タイミング制御部４３とを含む。電源回路制御部４２は、主制御部４１の制御に従って電源回路５０を制御する。タイミング制御部４３は、主制御部４１の制御に従ってソース線ドライバ部３３に制御信号ＳＬＤＣＴＬを出力することにより、各ソース線ＳＬに動作電圧（昇圧電圧ＶＵＣＰ）を供給するタイミングを制御する。この明細書では、消去動作時にソース線ドライバ部３３に出力される制御信号ＳＬＤＣＴＬを「消去パルス」とも称する。

図４では図示を省略しているが、タイミング制御部４３は、さらに、メモリゲート線ドライバ部３７に制御信号を出力することにより、各メモリゲート線ＭＧＬに動作電圧を供給するタイミングを制御し、コントロールゲート線ドライバ部３６に制御信号を出力することにより、各コントロールゲート線ＣＧＬに動作電圧を供給するタイミングを制御する。

電源回路５０は、図１の電源回路６で生成された内部電源電圧ＶＤＤを正方向に昇圧または負方向に昇圧することによって、各動作モードに応じた種々の大きさの動作電圧を生成するチャージポンプ回路を含む。

たとえば、電源回路５０は、消去パルス印加動作時にソース線に供給する昇圧電圧ＶＵＣＰを生成するための構成として、図４に示すチャージポンプ回路５２と電圧検出部５３とを含む。（電源回路５０には、各動作モードに応じた種々の大きさの動作電圧を生成するために同様の回路構成が複数設けられている。）
チャージポンプ回路５２は、リング発振器（図示省略）からの駆動信号（クロック）ＤＲＶに基づいて電源電圧ＶＤＤを昇圧した昇圧電圧ＶＵＣＰを生成する。

電圧検出部５３は、チャージポンプ回路５２の出力電圧（昇圧電圧ＶＵＣＰ）を検出し、昇圧電圧ＶＵＣＰを分圧した電圧と基準電圧発生回路（図示省略）によって生成された参照電圧Ｖｒｅｆとを比較する。電圧検出部５３は、昇圧電圧ＶＵＣＰを分圧した電圧が参照電圧Ｖｒｅｆ以上となっているとき、制御信号ＵＣＰＯＫを活性状態にする。チャージポンプ回路５２は、電圧検出部５３から活性状態の制御信号ＵＣＰＯＫを受けたとき昇圧動作を停止する。制御信号ＵＣＰＯＫは、タイミング制御部４３にも入力される。図８、図９で詳しく説明するように、タイミング制御部４３は、制御信号ＵＣＰＯＫに基づいてソース線ドライバＳＬＤに出力する制御信号ＳＬＤＣＴＬのタイミングを制御する。

電源切替回路６０は、電源回路５０で生成された種々の大きさ動作電圧を受けて、各動作モードに応じて、供給する動作電圧の大きさや供給先を切替えるスイッチ群である（ディストリビュータとも称する）。

［メモリアレイの構成］
図５は、図４のメモリアレイの構成を模式的に示した平面図である。図５には、メモリアレイ３０周辺の各ドライバ部も併せて示される。

図５のメモリアレイ３０では、一例として、図２のメモリセルＭＣが６４行４０９６列に配列された例が示される。メモリアレイ３０は、各々が１６行５１２列のメモリセルＭＣからなる３２個のメモリブロックＭＢ０〜ＭＢ３１に分割される。したがって、メモリアレイ３０内で、メモリブロックＭＢ０〜ＭＢ３１は４行８列に配列される（図５では図解を容易にするために、８つのメモリブロックが代表的に示されている）。各メモリブロックＭＢではソース線ＳＬが相互に接続されることにより共通になっている。

コントロールゲート線ドライバ部３６は、メモリアレイ３０のＸ方向の中央に配置され、図の左側のコントロールゲート線ＣＧＬ０Ａ〜ＣＧＬ６３ＡをそれぞれドライブするドライバＣＧＤ０Ａ〜ＣＧＤ６３Ａと、図の右側のコントロールゲート線ＣＧＬ０Ｂ〜ＣＧＬ６３ＢをそれぞれドライブするドライバＣＧＤ０Ｂ〜ＣＧＤ６３Ｂとを含む。コントロールゲート線ＣＧＬ０Ａ〜ＣＧＬ１５ＡはメモリブロックＭＢ０〜ＭＢ３で共通に用いられ、コントロールゲート線ＣＧＬ１６Ａ〜ＣＧＬ３１ＡはメモリブロックＭＢ８〜ＭＢ１１で共通に用いられ、コントロールゲート線ＣＧＬ３２Ａ〜ＣＧＬ４７ＡはメモリブロックＭＢ１６〜ＭＢ１９で共通に用いられ、コントロールゲート線ＣＧＬ４８Ａ〜ＣＧＬ６３ＡはメモリブロックＭＢ２４〜ＭＢ２７で共通に用いられる。同様に、コントロールゲート線ＣＧＬ０Ｂ〜ＣＧＬ１５ＢはメモリブロックＭＢ４〜ＭＢ７で共通に用いられ、コントロールゲート線ＣＧＬ１６Ｂ〜ＣＧＬ３１ＢはメモリブロックＭＢ１２〜ＭＢ１５で共通に用いられ、コントロールゲート線ＣＧＬ３２Ｂ〜ＣＧＬ４７ＢはメモリブロックＭＢ２０〜ＭＢ２３で共通に用いられ、コントロールゲート線ＣＧＬ４８Ｂ〜ＣＧＬ６３ＢはメモリブロックＭＢ２８〜ＭＢ３１で共通に用いられる。

メモリゲート線ドライバ部３７は、ドライバＭＧＤ０〜ＭＧＤ１５を含む。ドライバＭＧＤｉ（ただし、０≦ｉ≦１５）は、メモリゲート線ＭＧＬｉ，ＭＧＬｉ＋１６，ＭＧＬｉ＋３２，ＭＧＬｉ＋４８をドライブする。メモリゲート線ＭＧＬ０〜ＭＧＬ１５はメモリブロックＭＢ０〜ＭＢ７で共通に用いられ、メモリゲート線ＭＧＬ１６〜ＭＧＬ３１はメモリブロックＭＢ８〜ＭＢ１５で共通に用いられ、メモリゲート線ＭＧＬ３２〜ＭＧＬ４７はメモリブロックＭＢ１６〜ＭＢ２３で共通に用いられ、メモリゲート線ＭＧＬ４８〜ＭＧＬ６３はメモリブロックＭＢ２４〜ＭＢ３１で共通に用いられる。

ソース線ドライバ部３３は、メモリブロックＭＢ０〜ＭＢ３１のソース線をそれぞれドライブするドライバＳＬＤ０〜ＳＬＤ３１を含む。ドライバＳＬＤ０〜ＳＬＤ３１にそれぞれ対応してスイッチ用のＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタＱＡ０〜ＱＡ３１が設けられる。ドライバＳＬＤ０〜ＳＬＤ３１の各々から出力された動作電圧は、対応のＮＭＯＳトランジスタＱＡを介して対応のメモリブロックＭＢに設けられる共通のソース線ＳＬに供給される。ＮＭＯＳトランジスタＱＡ０〜ＱＡ３１は、ソース線ゲートドライバＳＧＤから出力された信号に応じてオンまたはオフに切替わる。

カラム系選択回路３８からは、主ビット線ＢＬ０〜ＢＬ２０４７が引き出される。主ビット線ＢＬは、メモリアレイ３０の２列ごとに１本ずつ設けられる。

図６は、図５のあるメモリブロックの構成を示す回路図である。図５に示すメモリブロックＭＢ０以外のメモリブロックＭＢ１〜ＭＢ３1も同様の構成であるので、以下では、メモリブロックＭＢ０の構成を代表とし、特にこのメモリブロックＭＢ０に設けられたソース線および副ビット線について説明する。

図６を参照して、メモリブロックＭＢ０のメモリセル行にそれぞれ対応してソース線ＳＬ０＿０〜ＳＬ０＿１５が設けられる。ソース線ＳＬ０＿０〜ＳＬ０＿１５の各一端は、Ｙ方向に延在する配線ＳＬ０＿ｂｕｓに接続される。配線ＳＬ０＿ｂｕｓの一端はＮＭＯＳトランジスタＱＡ０を介してソース線ドライバＳＬＤ０に接続されるとともに、スイッチ用のＮＭＯＳトランジスタＱＢ０を介して接地ノードＶＳＳに接続される。各メモリセルＭＣのソースに正の動作電圧を印加する場合は、ＮＭＯＳトランジスタＱＡ０がオン状態になり、ＮＭＯＳトランジスタＱＢ０はオフ状態になる。各メモリセルＭＣのソースに接地電圧を印加する場合は、ＮＭＯＳトランジスタＱＡ０がオフ状態になり、ＮＭＯＳトランジスタＱＢ０はオン状態になる。

メモリブロックＭＢ０のメモリセル列にそれぞれ対応して、副ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ１Ａ，ＢＬ１Ｂ，…，ＢＬ２５５Ａ，ＢＬ２５５Ｂが設けられる。副ビット線ＢＬ０Ａ，ＢＬ０Ｂの一端は、スイッチ用のＮＭＯＳトランジスタＱＣ０Ａ，ＱＣ０Ｂをそれぞれ介して主ビット線ＢＬ０に接続される。副ビット線ＢＬ０Ａ，ＢＬ０Ｂの他端は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタＱＤ０Ａ，ＱＤ０Ｂを介して電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタＱＤ０Ａ，ＱＤ０Ｂは、ゲートに所定のバイアス電圧が与えられることによって定電流源として用いられる。他の副ビット線ＢＬＡ，ＢＬＢについても同じであり、一端はスイッチ用のトランジスタを介して対応の主ビット線ＢＬに接続され、他端は定電流源用のＰＭＯＳトランジスタを介して電源ノードＶＤＤに接続される。

［消去動作時のチャージポンプ回路の出力電圧の変化］
次に、実施の形態１の不揮発性メモリ装置４における消去動作について説明する。

図７は、消去動作時におけるチャージポンプ回路の出力電流と出力電圧の変化について説明するための図である。図７では、上から順に、メモリセルの閾値電圧Ｖｔｈ、チャージポンプ回路の出力電流（消去電流）、図４の制御回路４０のタイミング制御部４３から出力される制御信号（消去パルス）ＳＬＤＣＴＬ、および図４のチャージポンプ回路５２の出力電圧ＶＵＣＰの波形が示されている。

図４、図７を参照して、図７の時刻ｔ１からｔ３までの期間、ソース線ドライバＳＬＤに供給される制御信号ＳＬＤＣＴＬが活性状態（実施の形態１の場合、Ｈ（High）レベル）となる。この期間、メモリセルＭＣのソース領域２４に正の高電圧ＶＵＣＰが印加される。このとき、メモリゲートＭＧには負の高電圧が印加されているので、ソース領域２４のうちメモリゲート２３とオーバーラップしている部分にはバンド間トンネルによって電子・正孔対が生成される。生成された電子はソース線ＳＬに到達し、生成された正孔の一部は基板２０に到達する。生成された正孔の他の一部は、高電界で加速されることによってホットホールとなって電荷蓄積部（窒化ケイ素膜２２）に注入される。このホットホールの注入によって、メモリセルＭＣの閾値電圧Ｖｔｈが低下する。窒化ケイ素膜２２へのホットホールの注入が進むにつれてソース領域２４にかかる電界が減少するので、消去電流は次第に減少しやがて飽和する。

チャージポンプ回路５２は、フィードバック制御によって出力電圧ＶＵＣＰを目標電圧ＴＶに保つように動作する。しかしながら、消去パルス印加期間（時刻ｔ１からｔ３まで）のうち最初の間（図７の時刻ｔ１からｔ２までの期間）、比較的大きな消去電流が流れるために、消去電流がチャージポンプ回路の出力能力を超えてしまう。このため、出力電圧ＶＵＣＰは目標電圧ＴＶよりも一時的に低下する。時間の経過とともに消去電流は減少し、やがて消去電流がチャージポンプ回路の出力能力以下になると、チャージポンプ回路５２の出力電圧ＶＵＣＰは目標電圧ＴＶまで回復する。

ここで、窒化ケイ素膜２２にホットホールが注入されることにより閾値電圧Ｖｔｈが大きく低下するのは、消去パルスの印加期間の初期（時刻ｔ１からｔ２まで）である。したがって、比較的大きな消去電流が流れている間（消去電流が飽和している期間に比べ比較的大きな消去電流が流れる期間）集中的に消去パルスを印加するようにすれば、より短い消去時間で効果的に閾値電圧Ｖｔｈを低下させることができる。

図８は、適切な消去パルスの印加時間の設定方法について説明するための図である。
図８には、消去電流が比較的小さく閾値電圧Ｖｔｈの低下が小さい場合（Ａ）と、消去電流が比較的大きく閾値電圧Ｖｔｈが大きく低下する場合（Ｃ）と、これらの中間の場合（Ｂ）とが示されている。消去電流が比較的小さい場合（Ａ）は、チャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する期間（図８の時刻ｔ１からｔ２まで）が比較的短く、消去電流が比較的大きい場合（Ｃ）は、出力電圧ＶＵＣＰが一時的に低下する期間（図８の時刻ｔ１からｔ６まで）が比較的長い。これらの中間の消去電流が流れる場合（Ｂ）は、出力電圧ＶＵＣＰが一時的に低下する期間（図８の時刻ｔ１からｔ４まで）はＡおよびＣの場合の中間になる。

したがって、チャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する期間に基づいて消去パルスの印加時間を最適化することができる。具体的には、チャージポンプ回路５２の出力電圧ＶＵＣＰが回復してから所定の待ち時間Ｔｗａｉｔが経過したときに、ソース線ドライバＳＬＤの制御信号ＳＬＤＣＴＬを非活性状態（実施の形態１の場合、Ｌ（Low）レベル）に戻し、消去パルスの印加を終了させる。たとえば、中間的な消去電流が流れる場合（Ｂ）には時刻ｔ１からｔ５までの間、制御信号ＳＬＤＣＴＬが活性化され、比較的大きな消去電流が流れる場合（Ｃ）には時刻ｔ１からｔ７までの間、制御信号ＳＬＤＣＴＬが活性化される。待ち時間Ｔｗａｉｔは消去時間の短縮を考慮して予め設定されるが、０であっても構わない。

ただし、プロセス条件や個々の半導体装置の特性によっては、消去電流の大きさがチャージポンプ回路の電流供給能力と同程度またはそれ以下の場合も起こり得る。この場合、チャージポンプ回路５２の出力電圧の低下はほとんど生じない。したがって、チャージポンプ回路５２の出力電圧の回復情報のみに基づいて消去パルスの印加時間を決定すると、消去時間が極端に短くなってしまい、窒化ケイ素膜２２にホットホールがほとんど注入されなくなる場合があり得る。この結果、かえって消去時間がかかってしまうという問題が生じる。この点を考慮して、実施の形態１では、消去パルスの最小の印加時間（「マスク期間Ｔｍｓｋ」とも称する）が設定される。図８において消去電流が比較的小さい場合（Ａ）には、このマスク期間Ｔｍｓｋの間、ソース線ドライバＳＬＤに供給する制御信号ＳＬＤＣＴＬが活性状態（Ｈレベル）となる。

［実施の形態１の場合の具体的な消去動作］
図９は、図４〜図６で示した不揮発性メモリ装置における消去動作を説明するための図である。図９では、上から順に、メモリアレイ３０の各メモリセルＭＣのメモリゲートＭＧに印加される電圧（メモリゲート電圧ＶＭＧ）、チャージポンプ回路５２の出力電圧ＶＵＣＰ、スタートパルス信号ＳＴＲＰＬＳ、およびソース線ドライバＳＬＤ０〜ＳＬＤ３１にそれぞれ供給される制御信号（消去パルス）ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１の波形が示される。

バンド間トンネルを利用した消去方式のように消去動作時にメモリセルに流れる電流が比較的大きい場合には、チャージポンプ回路の電流供給能力に限界があるため、同時に消去を行なうことができるメモリセル数が制限される。このため、図４〜図６の不揮発性メモリ装置４では、メモリブロックＭＢ０〜ＭＢ３１ごとにソース線に高電圧（昇圧電圧ＶＵＣＰ）が印加される。

図９を参照して、消去動作時には、まず、メモリゲート電圧ＶＭＧおよびチャージポンプ回路５２の出力電圧ＶＵＣＰがそれぞれ初期値ＶＭＧｉｎｉｔ，ＶＵＣＰｉｎｉｔに設定される。図４のトランジスタＱＡはオン状態になっているとする。

次の時刻ｔ１で、図４の主制御部４１が、スタートパルス信号ＳＴＲＰＬＳをタイミング制御部４３に出力する。タイミング制御部４３は、スタートパルス信号ＳＴＲＰＬＳが活性状態（実施の形態１の場合、Ｈレベル）に変化したことを受けて、時刻ｔ２にソース線ドライバＳＬＤ０に供給する制御信号ＳＬＤＣＴＬ０を活性状態（実施の形態１の場合、Ｈレベル）にする。これによってメモリブロックＭＢ０のソース線にチャージポンプ回路５２の出力電圧ＶＵＣＰが印加される。チャージポンプ回路５２の電流供給能力に限界があるせいで、出力電圧ＶＵＣＰは一時的に低下する。（図４のトランジスタＱＡオンしていることが前提である。）
チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧（初期値ＶＵＣＰｉｎｉｔ）まで回復すると、図４の電圧検出部５３は制御信号ＵＣＰＯＫを活性状態にする。タイミング制御部４３は、制御信号ＵＣＰＯＫが活性化されたことを受けて、時刻ｔ３にソース線ドライバＳＬＤ０に供給する制御信号ＳＬＤＣＴＬ０を非活性状態（実施の形態１の場合、Ｌレベル）にし、ソース線ドライバＳＬＤ１に供給する制御信号ＳＬＤＣＴＬ１を活性状態（Ｈレベル）にする。ただし、この制御信号の切替は、制御信号ＳＬＤＣＴＬ０を活性化してから、図８で説明した所定のマスク期間Ｔｍｓｋが経過した後に実行される。この結果、メモリブロックＭＢ０のソース線への昇圧電圧ＶＵＣＰの印加が終了し、メモリブロックＭＢ１のソース線への昇圧電圧ＶＵＣＰの印加が開始される。

次に、タイミング制御部４３は、チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧（初期値ＶＵＣＰｉｎｉｔ）まで回復した結果、制御信号ＵＣＰＯＫが活性化されたことを受けて、時刻ｔ４に制御信号ＳＬＤＣＴＬ１を非活性化し、ソース線ドライバＳＬＤ２に供する制御信号ＳＬＤＣＴＬ２を活性化する。ただし、この制御信号の切替は、制御信号ＳＬＤＣＴＬ１を活性化してから所定のマスク期間Ｔｍｓｋが経過した後に実行される。

以下同様の制御によって、図４のタイミング制御部４３は、ソース線ドライバＳＬＤ３〜ＳＬＤ３１にそれぞれ供給する制御信号ＳＬＤＣＴＬ３〜ＳＬＤＣＴＬ３１を順次、活性化する。すなわち、タイミング制御部４３は、第ｉ＋１番目（１≦ｉ≦３０）の制御信号ＳＬＤＣＴＬｉを活性化するときには、第ｉ番目の制御信号ＳＬＤＣＴＬｉ−１を非活性化する。図９の時刻ｔ６に最後の制御信号ＳＬＤＣＴＬ３１が非活性状態（Ｌレベル）に戻る。この明細書では、この時刻ｔ１から時刻ｔ６までを「１サイクル」と称する。

１サイクルの消去動作が終了した時点で、メモリゲート電圧ＶＭＧの設定値が所定の電圧幅ΔＶＭＧだけ低下し、チャージポンプ回路５２の出力電圧ＶＵＣＰの設定値が所定の電圧幅ΔＶＵＣＰだけ増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間にはより高電圧が印加される。

次の時刻ｔ７からｔ１２では、この新たなメモリゲート電圧ＶＭＧおよびチャージポンプ回路５２の出力電圧ＶＵＣＰの設定値において、時刻ｔ１からｔ６までと同様の１サイクル分の消去動作が実行される。すなわち、新たな高電圧下で更にメモリセルＭＣの閾値電圧を下げる動作が実施される。なお、時刻ｔ１〜ｔ６で一旦消去電流が飽和状態となっていてたメモリセルは、新たな高電圧のもとで、再び図７に示されるような消去電流の特性を示す。

１サイクル分の消去動作が終了するごとに、メモリゲート電圧ＶＭＧの設定値が所定の電圧幅ΔＶＭＧだけさらに低下し、チャージポンプ回路５２の出力電圧ＶＵＣＰの設定値が所定の電圧幅ΔＶＵＣＰだけさらに増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間には、サイクルが進むにつれてより高電圧が印加される。

たとえば、数サイクルの消去動作が終了してメモリゲート電圧ＶＭＧの設定値がある程度低下した以降、１サイクルの消去動作が完了するごとに消去ベリファイ動作が実行される。無論、最初から１サイクル毎の消去動作が完了するごとに消去ベリファイ動作が実行されても良い。各メモリセルＭＣの閾値電圧が消去ベリファイ電圧よりも低いことが確認されると消去は完了する。

［実施の形態１の効果］
実施の形態１によれば、消去パルスの印加時間が製造プロセスや個々の半導体装置等のばらつきによらず各々最適になるように自動的に調整されるので、メモリアレイ全体の消去時間をより短くすることができる。このとき、最小の消去パルスの印加時間（マスク期間Ｔｍｓｋ）が決められているので、消去パルスの印加時にチャージポンプ回路の出力電圧がほとんど低下しない場合でも、消去パルスの印加時間が極端に短くなることがない。

さらに、上記の消去動作によれば、消去後の各メモリセルの閾値電圧の分布幅を従来よりも狭くすることができる。以下、図１０Ａ、図１０Ｂを参照して説明する。

図１０Ａは、従来の消去動作によるデータ消去を行なった場合において、メモリブロックごとの閾値電圧の分布を示す図である。図１０Ｂは、実施の形態１の場合の消去動作によってデータ消去を行なった場合において、メモリブロックごとの閾値電圧の分布を示す図である。図１０Ａ、図１０Ｂにおいて縦軸には累積度数が示され、横軸には各メモリセルの閾値電圧Ｖｔｈが示される。

実施の形態１の場合の消去動作によれば、メモリブロックごとにソース線に印加する昇圧電圧ＶＵＣＰの印加時間が最適化されるため、閾値電圧のシフト量も最適化される。この結果、メモリブロックごとの閾値電圧の差が小さくなるので、データ消去後のメモリアレイ全体での閾値電圧の分布をより小さくすることができる。言い換えると、消去パルスの印加時間が消去のメモリブロック毎に最適になるように自動的に調整されることになる。

＜実施の形態２＞
実施の形態１では、ソース線ドライバＳＬＤ０〜ＳＬＤ３１にそれぞれ供給される制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１が活性状態となっている期間には相互に重なりがなかった。すなわち、現メモリブロックのソース線への昇圧電圧ＶＵＣＰの供給が終了させてから、次のメモリブロックのソース線への昇圧電圧ＶＵＣＰの印加が開始されていた。

実施の形態２では、各制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１が活性状態となっている期間（パルス幅）が固定される。このため、制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１が活性状態になる期間には重なりがある。

実施の形態２による不揮発性メモリ装置４の具体的なハードウェア構成は、実施の形態１の図４〜図６と同様であるので説明を繰り返さない。実施の形態２では、図４のタイミング制御部４３の動作が実施の形態１の場合と異なる。

［実施の形態２の場合の消去動作］
図１１は、実施の形態２における不揮発性メモリ装置の消去動作を説明するための図である。図１１では、上から順に、図４のメモリアレイ３０の各メモリセルＭＣに供給されるメモリゲート電圧ＶＭＧ、チャージポンプ回路５２の出力電圧ＶＵＣＰ、スタートパルス信号ＳＴＲＰＬＳ、およびソース線ドライバＳＬＤ０〜ＳＬＤ３１にそれぞれ供給される制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１の波形が示される。

図１１を参照して、消去動作時には、まず、メモリゲート電圧ＶＭＧおよびチャージポンプ回路５２の出力電圧ＶＵＣＰがそれぞれ初期値ＶＭＧｉｎｉｔ，ＶＵＣＰｉｎｉｔに設定される。

次の時刻ｔ１に、図４の主制御部４１がスタートパルス信号ＳＴＲＰＬＳをタイミング制御部４３に出力する。タイミング制御部４３は、スタートパルス信号ＳＴＲＰＬＳが活性状態（実施の形態２の場合、Ｈレベル）に変化したことを受けて、時刻ｔ２にソース線ドライバＳＬＤ０に供給する制御信号ＳＬＤＣＴＬ０を活性状態（実施の形態２の場合、Ｈレベル）にする。これによってメモリブロックＭＢ０のソース線にチャージポンプ回路５２の出力電圧ＶＵＣＰが印加される。チャージポンプ回路５２の電流供給能力に限界があるせいで、出力電圧ＶＵＣＰは一時的に低下する。

チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧（初期値ＶＵＣＰｉｎｉｔ）まで回復すると、図４の電圧検出部５３は制御信号ＵＣＰＯＫを活性状態にする。タイミング制御部４３は、制御信号ＵＣＰＯＫが活性化されたことを受けて、時刻ｔ３にソース線ドライバＳＬＤ１に供給する制御信号ＳＬＤＣＴＬ１を活性状態（Ｈレベル）にする。ただし、この制御信号の切替は、制御信号ＳＬＤＣＴＬ０を活性化してから、図８で説明した所定のマスク期間Ｔｍｓｋが経過した後に実行される。この結果、メモリブロックＭＢ１のソース線への昇圧電圧ＶＵＣＰの印加が開始する。なお、この時点では、ソース線ドライバＳＬＤ０に供給される制御信号ＳＬＤＣＴＬ０は活性状態に維持される。

次に、タイミング制御部４３は、チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧（初期値ＶＵＣＰｉｎｉｔ）まで回復した結果、制御信号ＵＣＰＯＫが活性化されたことを受けて、時刻ｔ４にソース線ドライバＳＬＤ２に供給する制御信号ＳＬＤＣＴＬ２を活性化する。ただし、この制御信号の切替は、制御信号ＳＬＤＣＴＬ１を活性化してから所定のマスク期間Ｔｍｓｋが経過した後に実行される。

以下同様の制御によって、図４のタイミング制御部４３は、ソース線ドライバＳＬＤ３〜ＳＬＤ３１にそれぞれ供給する制御信号ＳＬＤＣＴＬ３〜ＳＬＤＣＴＬ３１を順次、活性化する。

タイミング制御部４３は、制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１の各々について、各制御信号を活性状態に切替えてから所定の固定期間Ｔｐが経過した時点で非活性状態に切替える。したがって、各メモリブロックのソース線には、予め定める固定期間Ｔｐの間、昇圧電圧ＶＵＣＰが印加される。

時刻ｔ６に最後の制御信号ＳＬＤＣＴＬ３１が非活性状態（Ｌレベル）に戻る。１サイクルの消去動作（時刻ｔ１からｔ６まで）が終了した時点で、メモリゲート電圧ＶＭＧの設定値が所定の電圧幅ΔＶＭＧだけ低下し、チャージポンプ回路５２の出力電圧ＶＵＣＰの設定値が所定の電圧幅ΔＶＵＣＰだけ増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間にはより高電圧が印加される。

次の時刻ｔ７からｔ１２では、この新たなメモリゲート電圧ＶＭＧおよびチャージポンプ回路５２の出力電圧ＶＵＣＰの設定値において、時刻ｔ１からｔ６までと同様の１サイクル分の消去動作が実行される。

１サイクル分の消去動作が終了するごとに、メモリゲート電圧ＶＭＧの設定値が所定の電圧幅ΔＶＭＧだけさらに低下し、チャージポンプ回路５２の出力電圧ＶＵＣＰの設定値が所定の電圧幅ΔＶＵＣＰだけさらに増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間には、サイクルが進むにつれてより高電圧が印加される。

数サイクルの消去動作が終了した以降、１サイクルの消去動作が完了するごとに消去ベリファイ動作が実行される。各メモリセルＭＣの閾値電圧が消去ベリファイ電圧よりも低いことが確認されると消去は完了する。

［実施の形態２の効果］
実施の形態２によれば、あるソース線ドライバＳＬＤｉ（０≦ｉ≦３０）に制御信号ＳＬＤＣＴＬｉの供給を開始してから次のソース線ドライバＳＬＤｉ＋１に制御信号ＳＬＤＣＴＬｉ＋１の供給を開始するまでの時間（以下、「遷移時間」と称する）を、チャージポンプ回路の出力電圧が回復するタイミングに基づいて最適化することができる。このとき、最小の遷移時間（マスク期間Ｔｍｓｋ）が決められているので、消去パルスの印加時にチャージポンプ回路の出力電圧がほとんど低下しない場合でも、遷移時間が極端に短くなることがない。

さらに、実施の形態２の場合には、各消去パルスの印加時間Ｔｐは固定されている。このため、次のソース線ドライバＳＬＤｉ＋１（０≦ｉ≦３０）に制御信号ＳＬＤＣＴＬｉ＋１の供給が開始された後も、前のソース線ドライバＳＬＤｉへの制御信号ＳＬＤＣＴＬｉの供給が継続される。前のソース線ドライバＳＬＤｉに対応するメモリブロックＭＢｉにおいて、各メモリセルＭＣの窒化ケイ素膜２２には僅かではあるがホットホールが注入され続けることになるので閾値電圧が低下する。この結果、実施の形態１の場合に比べてメモリアレイ全体の消去時間をより短くすることができる。

＜実施の形態３＞
実施の形態３では、消去モードの設定信号を切替えることによって実施の形態１，２のいずれの消去動作も実現することができる不揮発性メモリ装置が提供される。以下の説明では、第１の消去モードのとき実施の形態１における消去動作が実行され、第２の消去モードのとき実施の形態２における消去動作が実行される。以下、実施の形態３による不揮発性メモリ装置の構成および動作について具体的に説明する。

［制御回路と電源回路との間の制御信号について］
図１２は、図４の不揮発性メモリ装置において制御回路と電源回路間との間を流れる制御信号について説明するための図である。図１２を参照して、制御回路４０は、主制御部４１と、電源回路制御部４２と、タイミング制御部４３とを含む。電源回路５０は、リング発振器５１と、チャージポンプ回路５２と、電圧検出部５３と、基準電圧発生回路５４とを含む。

主制御部４１は、消去モードの設定するためのモード設定信号ＭＯＤＥをタイミング制御部４３に出力するとともに、消去コマンドの入力に応答してスタートパルス信号ＳＴＲＰＬＳをタイミング制御部４３に出力する。モード設定信号ＭＯＤＥによって第１の消去モード（実施の形態１）と第２の消去モード（実施の形態２）との切替えが行なわれる。

電源回路制御部４２は、主制御部４１の制御に従って、リング発振器の発振動作を可能にするためのイネーブル信号ＲＩＮＧ＿ＥＮＢをリング発振器５１に出力する。電源回路制御部４２は、さらに、コンパレータを動作可能にするための作動信号ＣＭＰＯＮと、電圧ディバイダの分圧比を選択するための選択信号ＳＬＣＴとを電圧検出部５３に出力する。電源回路制御部４２は、さらに、スイッチの切替を制御するための制御信号ＳＷＣ０，ＳＷＣ１を電源切替回路６０に出力する。

リング発振器５１は、チャージポンプ回路５２に駆動信号ＤＲＶ１，ＤＲＶ２を出力する。駆動信号ＤＲＶ１，ＤＲＶ２は、互いに位相が１８０度異なるクロック信号である。

基準電圧発生回路５４は、チャージポンプ回路５２の出力電圧ＶＵＣＰを分圧した電圧との比較に用いられる参照電圧Ｖｒｅｆと、定電流源用のＭＯＳ（Metal Oxide Semiconductor）トランジスタに供給されるバイアス電圧ＢＩＡＳＮとを生成する。基準電圧発生回路５４は、生成した参照電圧Ｖｒｅｆおよびバイアス電圧ＢＩＡＳＮを電圧検出部５３に出力する。

電圧検出部５３は、出力電圧ＶＵＣＰの分圧電圧が参照電圧Ｖｒｅｆ以上となったときに、制御信号ＵＣＰＯＫを活性状態（実施の形態３の場合、Ｈレベル）にする。制御信号ＵＣＰＯＫは、チャージポンプ回路５２およびタイミング制御部４３に出力される。

［リング発振器の構成例］
図１３は、図１２のリング発振器の構成の一例を示す回路図である。図１３を参照して、リング発振器５１は、ループ状の発振信号の経路上に直列に接続されたＮＡＮＤゲート７４およびインバータ７５〜７８を含む。

ＮＡＮＤゲート７４の第１の入力ノードにはインバータ７８の出力信号が入力され、ＮＡＮＤゲート７４の第２の入力ノードにはイネーブル信号ＲＩＮＧ＿ＥＮＢが入力される。したがって、イネーブル信号ＲＩＮＧ＿ＥＮＢが活性状態（実施の形態３の場合、Ｈレベル）になったとき、リング発振器５１は発振動作を開始する。

インバータ７８の出力信号は、駆動信号ＤＲＶ１として図１２のチャージポンプ回路５２に出力される。インバータ７８の前段に設けられたインバータ７７の出力信号は、駆動信号ＤＲＶ２としてチャージポンプ回路５２に出力される。駆動信号ＤＲＶ２は、駆動信号ＤＲＶ１と逆位相の関係にある。

［チャージポンプ回路の構成例］
図１４は、図１２のチャージポンプ回路の構成の一例を示す回路図である。図１４のチャージポンプ回路５２は、Ｄｉｃｋｓｏｎによって提案されたものである。

図１４を参照して、チャージポンプ回路５２は、電源電圧ＶＤＤが入力される入力ノード８２と、昇圧電圧ＶＵＣＰを出力する出力ノード８５との間に直列に接続されたＰＭＯＳ（Positive-channel MOS）トランジスタ８６およびＮＭＯＳ（Negative-channel MOS）トランジスタ８７〜９０と、コンデンサ９１〜９４とを含む。

ＰＭＯＳトランジスタ８６は、ゲートに制御信号ＵＣＰＯＫを受ける。ＰＭＯＳトランジスタ８６は、制御信号ＵＣＰＯＫが活性状態（実施の形態３の場合、Ｈレベル）になるとオフ状態に切替わる。この結果、チャージポンプ回路５２の発振動作が停止する。すなわち、制御信号ＵＣＰＯＫの活性化が実質的にチャージポンプ回路の非活性化を指示していることにもなる。

ＮＭＯＳトランジスタ８７〜９０の各々は、ドレインとゲートとが接続されたいわゆるダイオード接続のトランジスタである。ＮＭＯＳトランジスタ８７〜９０のドレインにはコンデンサ９１〜９４の一端がそれぞれ接続されている。

コンデンサ９１，９３の他端には駆動信号ＤＲＶ１が供給され、コンデンサ９２，９４の他端には駆動信号ＤＲＶ２が供給される。これによって、ＮＭＯＳトランジスタ８７〜９０は交互にオン状態になり、正電荷を入力ノード８２から出力ノード８５の方向に転送する電荷転送スイッチとして機能する。

［電圧検出部の構成例］
図１５は、図１２の電圧検出部の構成の一例を示す回路図である。図１５を参照して、電圧検出部５３は、チャージポンプ回路５２の出力電圧ＶＵＣＰ（昇圧電圧ＶＵＣＰ）を分圧する電圧ディバイダ（Voltage Divider）１００と、電圧ディバイダの出力電圧（分圧電圧）と参照電圧Ｖｒｅｆとを比較するコンパレータ（Comparator）１０６とを含む。

電圧ディバイダ１００は、昇圧電圧ＶＵＣＰが入力される入力ノード１０４と接地ノード１１０（ＶＳＳ）との間に直列接続された複数の抵抗素子１０１と、選択回路１０３とを含む。選択回路１０３は、選択信号ＳＬＣＴに応答して、複数の抵抗素子１０１の接続ノードのうちの１つを選択し、選択した接続ノードの電圧を出力する。たとえば、図１５において接続ノード１０２が選択されたとする。このとき、入力ノード１０４と接続ノード１０２との間の抵抗値をＲ１とし、接続ノード１０２と接地ノード１１０との間の抵抗値をＲ２とすると、分圧電圧Ｖｄｉｖは、
Ｖｄｉｖ＝ＶＵＣＰ×Ｒ２／（Ｒ１＋Ｒ２）
で与えられる。したがって、より大きな昇圧電圧ＶＵＣＰを得るためには、選択回路１０３によって抵抗値Ｒ２がより小さくなるような接続ノードを選択する。

コンパレータ１０６は、差動段１０７と、出力段１０８と、インバータ１２６，１２７とを含む。差動段１０７は、ＰＭＯＳトランジスタ１１１，１１２と、ＮＭＯＳトランジスタ１１８〜１２１とを含む。

ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１８はこの順で電源ノード１０９（ＶＤＤ）とノード１２９との間に直列に接続される。ＰＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１９はこの順で電源ノード１０９（ＶＤＤ）とノード１２９との間に直列に接続される。ＰＭＯＳトランジスタ１１２のゲートは、ＰＭＯＳトランジスタ１１１のゲートおよびドレインと接続される。ＰＭＯＳトランジスタ１１１，１１２は電流ミラー対を構成する。ＮＭＯＳトランジスタ１１８のゲートには参照電圧Ｖｒｅｆが入力され、ＮＭＯＳトランジスタ１１９のゲートには、電圧ディバイダ１００の出力電圧（昇圧電圧ＶＵＣＰの分圧電圧）が入力される。ＮＭＯＳトランジスタ１１８，１１９は差動対を構成する。

ＮＭＯＳトランジスタ１２０，１２１はこの順でノード１２９と接地ノード１１０（ＶＳＳ）との間に接続される。ＮＭＯＳトランジスタ１２０のゲートには、インバータ１２６，１２７を介して作動信号ＣＭＰＯＮが入力される。したがって、ＮＭＯＳトランジスタ１２０は、作動信号ＣＭＰＯＮが活性状態（Ｈレベル）になったときに導通状態になるスイッチとして機能する。ＮＭＯＳトランジスタ１２１のゲートにはバイアス電圧ＢＩＡＳＮが入力される。ＮＭＯＳトランジスタ１２１は定電流源として機能する。

出力段１０８は、ＰＭＯＳトランジスタ１１３〜１１７と、ＮＭＯＳトランジスタ１２２〜１２５と、インバータ１２８とを含む。これらのトランジスタのうち、ＰＭＯＳトランジスタ１１４は、作動信号ＣＭＰＯＮが活性状態（Ｈレベル）になったときに導通状態になるスイッチとして機能し、ＰＭＯＳトランジスタ１１６およびＮＭＯＳトランジスタ１１２は、作動信号ＣＭＰＯＮが活性状態（Ｈレベル）になったときに非導通状態になるスイッチとして機能する。

作動信号ＣＭＰＯＮが活性状態（Ｈレベル）のとき、ＰＭＯＳトランジスタ１１３およびＮＭＯＳトランジスタ１２３は、電源ノード１０９（ＶＤＤ）および接地ノード１１０（ＶＳＳ）間に直列に接続される。ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１２４は、電源ノード１０９（ＶＤＤ）および接地ノード１１０（ＶＳＳ）間に直列に接続され、ＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５は、電源ノード１０９（ＶＤＤ）および接地ノード１１０（ＶＳＳ）間に直列に接続される。

ＰＭＯＳトランジスタ１１３はＰＭＯＳトランジスタ１１１とカレントミラーを構成し、ＮＭＯＳトランジスタ１２３はＮＭＯＳトランジスタ１２４とカレントミラーを構成するので、これらのトランジスタには等しい電流Ｉ１が流れる。

ＰＭＯＳトランジスタ１１５のゲートはＰＭＯＳトランジスタ１１２のドレインに接続され、ＰＭＯＳトランジスタ１１５のドレイン１３１はＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５の各ゲートに接続される。ＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５の共通のドレインの電圧をインバータ１２８によって反転した信号が制御信号ＵＣＰＯＫとして出力される。

以上のコンパレータ１０６の構成によれば、電圧ディバイダ１００の出力電圧（昇圧電圧ＶＵＣＰ）の分圧電圧Ｖｄｉｖが参照電圧Ｖｒｅｆよりも大きくなれば、ＮＭＯＳトランジスタ１１９を流れる電流が電流Ｉ１よりも大きくなる。この結果、ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１２５がオン状態となるので、制御信号ＵＣＰＯＫがＨレベルとなる。

［電源切替回路およびソース線ドライバ部の構成例］
図１６は、図１２の電源切替回路の一部の構成例およびソース線ドライバ部の構成例を示す回路図である。

図１６を参照して、電源切替回路６０は、レベルシフタ１４０，１４１と、スイッチ用のＮＭＯＳトランジスタ１４２〜１４５とを含む。図１２のチャージポンプ回路５２の出力電圧（昇圧電圧）ＶＵＣＰは、ＮＭＯＳトランジスタ１４２，１４３を介してソース線ドライバＳＬＤ０〜ＳＬＤ３１の電源端子に入力される。電源電圧ＶＤＤは、ＮＭＯＳトランジスタ１４４，１４５を介してソース線ドライバＳＬＤ０〜ＳＬＤ３１の電源端子に入力される。

制御信号ＳＷＣ０は、レベルシフタ１４０を介してＮＭＯＳトランジスタ１４２，１４３のゲートに入力される。レベルシフタ１４０は、制御信号ＳＷＣ０の電圧レベルを昇圧電圧ＶＵＣＰの電圧レベルに変換する。制御信号ＳＷＣ１は、レベルシフタ１４１を介してＮＭＯＳトランジスタ１４４，１４５のゲートに入力される。レベルシフタ１４１は、制御信号ＳＷＣ１の電圧レベルを電源電圧ＶＤＤの電圧レベルに変換する。

上記の構成によれば、制御信号ＳＷＣ０がＨレベルであり、制御信号ＳＷＣ１がＬレベルのとき、ソース線ドライバＳＬＤ０〜ＳＬＤ３１の電源端子には昇圧電圧ＶＵＣＰが入力される。逆に制御信号ＳＷＣ０がＬレベルであり、制御信号ＳＷＣ１がＨレベルのとき、ソース線ドライバＳＬＤ０〜ＳＬＤ３１の電源端子には電源電圧ＶＤＤが入力される。ソース線ドライバＳＬＤ０〜ＳＬＤ３１は、対応の制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１に応じて、昇圧電圧ＶＵＣＰ（または電源電圧ＶＤＤ）を対応のメモリブロックＭＢ０〜ＭＢ３１のソース線に供給する。

［タイミング制御部の構成］
図１７は、図１２のタイミング制御部の構成を示すブロック図である。図１７を参照して、タイミング制御部４３は、主カウンタ１５０と、制御パルス信号（シフトパルスＳＦＴＰＬＳ、クリアパルスＣＬＲＰＬＳ）を生成する制御パルス生成部１５１と、ソース線ドライバＳＬＤを駆動するための制御信号ＳＬＤＣＴＬ［３１：０］を生成する駆動パルス生成部１５５と、カウンタ１５３と、ＡＮＤゲート１５４とを含む。

主カウンタ１５０は、各部の動作の基準となるマスタクロックＭＣＬＫを生成する。
制御パルス生成部１５１は、主制御部４１から出力されたスタートパルス信号ＳＴＲＰＬＳに応答して、駆動パルス生成部１５５に制御パルス信号（シフトパルスＳＦＴＰＬＳ、クリアパルスＣＬＲＰＬＳ）を出力する。駆動パルス生成部１５５は、制御パルス信号（シフトパルスＳＦＴＰＬＳ、クリアパルスＣＬＲＰＬＳ）に応答して、ソース線ドライバＳＬＤ０〜ＳＬＤ３１に制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１をそれぞれ出力する。

カウンタ１５３は、第１および第２の消去モードにおいて、図８で説明したマスク期間Ｔｍｓｋを計測するために設けられている。実施の形態３の場合、マスク期間Ｔｍｓｋは一例として４μ秒程度としてある。制御パルス生成部１５１は、シフトパルスＳＦＴＰＬＳを出力したとき、カウンタ１５３によるカウントを開始するためのスタート信号ＣＳＴＲを活性状態（実施の形態３の場合、Ｈレベル）にする。カウンタ１５３は、スタート信号ＣＳＴＲが活性化されてからマスク期間Ｔｍｓｋ（４μ秒）が経過するまでの間、マスク信号ＭＳＫを活性状態（実施の形態３の場合、Ｈレベル）にする。ＡＮＤゲート１５４は、図１２の電圧検出部５３から出力された制御信号ＵＣＰＯＫと、マスク信号ＭＳＫの論理レベルを反転させた信号とのＡＮＤ演算を行ない、演算結果を制御信号ＳＦＴＯＫとして制御パルス生成部１５１に出力する。したがって、シフトパルスＳＦＴＰＬＳを出力してからマスク期間Ｔｍｓｋ（４μ秒）が経過し、かつ、制御信号ＵＣＰＯＫが活性状態（Ｈレベル）になったときに、制御信号ＳＦＴＯＫが活性状態（実施の形態３の場合、Ｈレベル）になる。制御パルス生成部１５１は、シフトパルスＳＦＴＰＬＳを出力した後、制御信号ＳＦＴＯＫが活性状態（Ｈレベル）になったことに応答して次のシフトパルスＳＦＴＰＬＳを出力する。

制御パルス生成部１５１に内蔵されたカウンタ１５２は、第２の消去モードにおいて、図１１で説明した消去パルスの印加時間Ｔｐを計測するために設けられている。実施の形態３の場合、印加時間Ｔｐは一例として６４μ秒程度としてある。制御パルス生成部１５１は、第２の消去モードにおいて、シフトパルスＳＦＴＰＬＳを出力してから印加時間Ｔｐ（６４μ秒）が経過するとクリアパルスＣＬＲＰＬＳを出力する。

図１８は、図１７の駆動パルス生成部の構成を示す回路図である。図１７を参照して、駆動パルス生成部１５５は、ソース線ドライバＳＬＤ０〜ＳＬＤ３１にそれぞれ対応する３２個のパルス生成器ＰＧ０〜ＰＧ３１を含む。パルス生成器ＰＧ０〜ＰＧ３１は、制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１をそれぞれ生成し、対応のソース線ドライバに出力する。

パルス生成器ＰＧ０〜ＰＧ３１は同一の構成を有している。各パルス生成器ＰＧは、Ｄフリップフロップ１６０と、論理回路部１６１と、入力ノードＮＤ１〜ＮＤ３と、出力ノードＮＤ４とを含む。入力ノードＮＤ１には共通のシフトパルスＳＦＴＰＬＳが入力され、入力ノードＮＤ２には共通のクリアパルスＣＬＲＰＬＳが入力される。パルス生成器ＰＧ０〜ＰＧ３１の出力ノードＮＤ４からは、制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１がそれぞれ出力される。第１番目のパルス生成器ＰＧ０の入力ノードＮＤ３には、スタートパルス信号ＳＴＲＰＬＳが入力される。第ｉ＋１番目（１≦ｉ≦３１）のパルス生成器ＰＧｉの入力ノードＮＤ３には、第ｉ番目のパルス生成器ＰＧｉ−１の出力ノードＮＤ４から出力された制御信号ＳＬＤＣＴＬｉ−１が入力される。各Ｄフリップフロップ１６０のクロック端子ＴにはマスタクロックＭＣＬＫが入力される。

実施の形態３の場合、パルス生成器ＰＧ０〜ＰＧ３１の各々において、Ｄフリップフロップの出力端子Ｑが出力ノードＮＤ４に接続されている。したがって、Ｄフリップフロップ１６０がセット状態のとき、出力ノードＮＤ４から出力される制御信号ＳＬＤＣＴＬは活性状態（Ｈレベル）になり、Ｄフリップフロップ１６０がリセット状態のとき、出力ノードＮＤ４から出力される制御信号ＳＬＤＣＴＬは非活性状態（Ｌレベル）になる。

パルス生成器ＰＧ０〜ＰＧ３１の各々において、論理回路部１６１は、シフトパルスＳＦＴＰＬＳと、クリアパルスＣＬＲＰＬＳと、入力ノードＮＤ３に入力される信号（スタートパルス信号ＳＴＲＰＬＳまたは前段のパルス生成器ＰＧから出力される制御信号ＳＬＤＣＴＬ）と、出力ノードＮＤ４から出力される制御信号ＳＬＤＣＴＬ（フリップフロップ１６０の出力信号）とを受ける。論理回路部１６１は、Ｄフリップフロップ１６０がリセット状態でありかつ入力ノードＮＤ３に入力されている信号が活性状態（Ｈレベル）のときにシフトパルスＳＦＴＰＬＳを受けた場合、Ｄフリップフロップ１６０をリセット状態からセット状態に切替える。論理回路部１６１は、Ｄフリップフロップ１６０がセット状態でありかつ入力ノードＮＤ３に入力されている信号が非活性状態（Ｌレベル）のときにクリアパルスＣＬＲＰＬＳを受けた場合、Ｄフリップフロップ１６０をセット状態からリセット状態に切替える。

より詳細には、論理回路部１６１は、ＡＮＤゲート１６２，１６３，１６５とＯＲゲート１６４とを含む。ＡＮＤゲート１６２は、入力ノードＮＤ３に入力された信号の論理レベルを反転した信号とクリアパルスＣＬＲＰＬＳとのＡＮＤ演算を行ない、演算結果を出力する。ＡＮＤゲート１６３は、ＡＮＤゲート１６２の出力信号の論理レベルを反転した信号とＤフリップフロップ１６０の出力信号とのＡＮＤ演算を行ない、演算結果を出力する。ＡＮＤゲート１６５は、シフトパルスＳＦＴＰＬＳと入力ノードＮＤ３に入力された信号とのＡＮＤ演算を行ない、演算結果を出力する。ＯＲゲート１６４は、ＡＮＤゲート１６３の出力信号とＡＮＤゲート１６５の出力信号とのＯＲ演算を行ない、演算結果をＤフリップフロップ１６０の入力端子Ｄに出力する。

［駆動パルス生成部の動作］
図１９は、図１８の駆動パルス生成部の動作を説明するための図である。図１８、図１９を参照して、駆動パルス生成部１５５は、シフト＆クリア動作、シフト動作、クリア動作、およびホールド動作の４動作を行なう。

シフト＆クリア動作は（図１９の時刻ｔ１）、シフトパルスＳＦＴＰＬＳとクリアパルスＣＬＲＰＬＳの両方が駆動パルス生成部１５５に与えられたときに実行される。シフト＆クリア動作では、現在活性状態にある制御信号ＳＬＤＣＴＬの次の番号の制御信号ＳＬＤＣＴＬが活性化されるとともに、現在活性状態にある制御信号ＳＬＤＣＴＬが非活性状態になる。

シフト動作（図１９の時刻ｔ２）は、シフトパルスＳＦＴＰＬＳのみ駆動パルス生成部１５５に与えられたときに実行される。シフト動作では、活性状態にある制御信号ＳＬＤＣＴＬのうち最も番号の大きい制御信号の次の制御信号が活性状態になる。

クリア動作（図１９の時刻ｔ３）は、クリアパルスＣＬＲＰＬＳのみ駆動パルス生成部１５５に与えられたときに実行される。クリア動作では、活性状態にある制御信号ＳＬＤＣＴＬのうち最も番号の小さい制御信号が非活性状態になる。

ホールド動作（図１９の時刻ｔ４）は、シフトパルスＳＦＴＰＬＳとクリアパルスＣＬＲＰＬＳの両方とも駆動パルス生成部１５５に与えられていない場合であり、各制御信号ＳＬＤＣＴＬの論理レベルは変化しない。

図２０は、図１８の駆動パルス生成部の動作の一例を示すタイミング図である。図１８、図２０を参照して、最初の時刻ｔ１０１より以前には全ての制御信号ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１が非活性状態である。

時刻ｔ１０１において、スタートパルス信号ＳＴＲＰＬＳが活性状態（Ｈレベル）になるとともに、シフトパルスＳＦＴＰＬＳとクリアパルスＣＬＲＰＬＳの両方が駆動パルス生成部１５５に与えられる。この結果、次のマスタクロックＭＣＬＫの立上がりエッジ（時刻ｔ１０２）において、制御信号ＳＬＤＣＴＬ０が活性状態（Ｈレベル）になる（シフト＆クリア動作）。

次の時刻ｔ１０３では、シフトパルスＳＦＴＰＬＳとクリアパルスＣＬＲＰＬＳの両方とも駆動パルス生成部１５５に与えられていない。したがって、次のマスタクロックＭＣＬＫの立上がりエッジ（時刻ｔ１０４）では、各制御信号ＳＬＤＣＴＬの論理レベルは変化しない（ホールド動作）。

次の時刻ｔ１０４では、シフトパルスＳＦＴＰＬＳとクリアパルスＣＬＲＰＬＳの両方が駆動パルス生成部１５５に与えられる。この結果、次のマスタクロックＭＣＬＫの立上がりエッジ（時刻ｔ１０５）において、制御信号ＳＬＤＣＴＬ０が非活性状態（Ｌレベル）に戻るとともに、次の制御信号ＳＬＤＣＴＬ１が活性状態（Ｈレベル）になる（シフト＆クリア動作）。

次の時刻ｔ１０６では、シフトパルスＳＦＴＰＬＳのみ駆動パルス生成部１５５に与えられる。この結果、次のマスタクロックＭＣＬＫの立上がりエッジ（時刻ｔ１０７）において、制御信号ＳＬＤＣＴＬ２が活性状態（Ｈレベル）になる（シフト動作）。制御信号ＳＬＤＣＴＬ１の活性状態は維持される。

次の時刻ｔ１０８では、クリアパルスＣＬＲＰＬＳのみ駆動パルス生成部１５５に与えられる。この結果、次のマスタクロックＭＣＬＫの立上がりエッジ（時刻ｔ１０９）において、制御信号ＳＬＤＣＴＬ１が非活性状態（Ｌレベル）になる（クリア動作）。制御信号ＳＬＤＣＴＬ２の活性状態は維持される。

［第１の消去モードにおける不揮発性メモリ装置の消去動作］
図２１は、第１の消去モードにおける不揮発メモリ装置の消去動作について説明するための図である。第１の消去モードのとき、制御パルス生成部１５１は、シフトパルスＳＦＴＰＬＳとともにクリアパルスＣＬＲＰＬＳを出力する。

図１７、図１８、図２１を参照して、制御パルス生成部１５１は、スタートパルス信号ＳＴＲＰＬＳが活性状態（Ｈレベル）になると（１７０）、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳを出力し（１７２）、カウンタ１５３にカウントを開始させる（１７１）。駆動パルス生成部１５５は、Ｈレベルのスタートパルス信号ＳＴＲＰＬＳ、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳに応答して、ソース線ドライバＳＬＤ０に出力する制御信号ＳＬＤＣＴＬ０を活性状態（Ｈレベル）に切替える（１７３）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（１７４）。

チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧まで回復すると（１７５）、図１２の電圧検出部５３が出力する制御信号ＵＣＰＯＫが活性状態（Ｈレベル）に切替わる（１７６）。この時点でマスク信号ＭＳＫはＬレベルに戻っているので、ＡＮＤゲート１５４が出力する制御信号ＳＦＴＯＫがＨレベルに切替わる（１７７）。

制御パルス生成部１５１は、Ｈレベルの制御信号ＳＦＴＯＫに応答して、次のマスタクロックＭＣＬＫの立上がりのタイミングでシフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳを出力し（１７８）、カウンタ１５３にカウントを開始させる。駆動パルス生成部１５５は、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳに応答して、ソース線ドライバＳＬＤ０に出力する制御信号ＳＬＤＣＴＬ０を非活性状態（Ｌレベル）に切替えるとともに、ソース線ドライバＳＬＤ１に出力する制御信号ＳＬＤＣＴＬ１を活性状態（Ｈレベル）に切替える（１７９）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（１８０）。

チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧まで回復すると（１８１）、図１２の電圧検出部５３が出力する制御信号ＵＣＰＯＫが活性状態（Ｈレベル）に切替わる（１８２）。ただし、この時点でマスク信号ＭＳＫはＬレベルに戻っていない。

マスク信号ＭＳＫがＬレベルに戻ると（１８３）、ＡＮＤゲート１５４が出力する制御信号ＳＦＴＯＫがＨレベルに切替わる（１８４）。制御パルス生成部１５１は、Ｈレベルの制御信号ＳＦＴＯＫに応答して、次のマスタクロックＭＣＬＫの立上がりのタイミングでシフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳを出力し（１８５）、カウンタ１５３にカウントを開始させる。駆動パルス生成部１５５は、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳに応答して、ソース線ドライバＳＬＤ１に出力する制御信号ＳＬＤＣＴＬ１を非活性状態（Ｌレベル）に切替えるとともに、ソース線ドライバＳＬＤ２に出力する制御信号ＳＬＤＣＴＬ２を活性状態（Ｈレベル）に切替える（１８６）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（１８７）。以下、同様の制御動作が繰り返される。

［第２の消去モードにおける不揮発性メモリ装置の消去動作］
図２２は、第２の消去モードにおける不揮発性メモリ装置の消去動作について説明するための図である。第２の消去モードのとき、制御パルス生成部１５１は、シフトパルスＳＦＴＰＬＳを出力してから、所定の印加時間Ｔｐ（６４μ秒）が経過したときに、クリアパルスＣＬＲＰＬＳを出力する。

図１７、図１８、図２２を参照して、制御パルス生成部１５１は、スタートパルス信号ＳＴＲＰＬＳが活性状態（Ｈレベル）になると（１９０）、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳを出力し（１９２）、カウンタ１５３にカウントを開始させる（１９１）。駆動パルス生成部１５５は、Ｈレベルのスタートパルス信号ＳＴＲＰＬＳ、シフトパルスＳＦＴＰＬＳおよびクリアパルスＣＬＲＰＬＳに応答して、ソース線ドライバＳＬＤ０に出力する制御信号ＳＬＤＣＴＬ０を活性状態（Ｈレベル）に切替える（１９３）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（１９４）。

チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧まで回復すると（１９５）、図１２の電圧検出部５３が出力する制御信号ＵＣＰＯＫが活性状態（Ｈレベル）に切替わる（１９６）。この時点でマスク信号ＭＳＫはＬレベルに戻っているので、ＡＮＤゲート１５４が出力する制御信号ＳＦＴＯＫがＨレベルに切替わる（１９７）。

制御パルス生成部１５１は、Ｈレベルの制御信号ＳＦＴＯＫに応答して、次のマスタクロックＭＣＬＫの立上がりのタイミングでシフトパルスＳＦＴＰＬＳのみを出力し（１９８）、カウンタ１５３にカウントを開始させる。駆動パルス生成部１５５は、シフトパルスＳＦＴＰＬＳに応答して、ソース線ドライバＳＬＤ１に出力する制御信号ＳＬＤＣＴＬ１を活性状態（Ｈレベル）に切替える（１９９）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（２００）。なお、制御信号ＳＬＤＣＴＬ０は、この時点では活性状態（Ｈレベル）のまま維持される。

チャージポンプ回路５２の出力電圧ＶＵＣＰが目標電圧まで回復すると（２０１）、図１２の電圧検出部５３が出力する制御信号ＵＣＰＯＫが活性状態（Ｈレベル）に切替わる。ただし、この時点ではマスク信号ＭＳＫはＬレベルに戻っていない。

マスク信号ＭＳＫがＬレベルに戻ると（２０２）、ＡＮＤゲート１５４が出力する制御信号ＳＦＴＯＫがＨレベルに切替わる（２０３）。制御パルス生成部１５１は、Ｈレベルの制御信号ＳＦＴＯＫに応答して、次のマスタクロックＭＣＬＫの立上がりのタイミングでシフトパルスＳＦＴＰＬＳを出力し（２０４）、カウンタ１５３にカウントを開始させる。駆動パルス生成部１５５は、シフトパルスＳＦＴＰＬＳ応答して、ソース線ドライバＳＬＤ２に出力する制御信号ＳＬＤＣＴＬ２を活性状態（Ｈレベル）に切替える（２０５）。この結果、図１２のチャージポンプ回路５２の出力電圧ＶＵＣＰが一時的に低下する（２０６）。なお、制御信号ＳＬＤＣＴＬ０，ＳＬＤＣＴＬ１は、この時点では活性状態（Ｈレベル）のまま維持される。

制御パルス生成部１５１は、最初のシフトパルスＳＦＴＰＬＳを出力してから（１９２）、カウンタ１５２で計測する印加時間Ｔｐ（６４μ秒）が経過した時点でクリアパルスＣＬＲＰＬＳを出力する。これによって、制御信号ＳＬＤＣＴＬ０がＬレベルに切替わる。制御パルス生成部１５１は、２番目のシフトパルスＳＦＴＰＬＳを出力してから（１９８）、カウンタ１５２で計測する印加時間Ｔｐ（６４μ秒）が経過した時点でクリアパルスＣＬＲＰＬＳを出力する。これによって、制御信号ＳＬＤＣＴＬ１がＬレベルに切替わる。制御パルス生成部１５１は、３番目のシフトパルスＳＦＴＰＬＳを出力してから（２０４）、カウンタ１５２で計測する印加時間Ｔｐ（６４μ秒）が経過した時点でクリアパルスＣＬＲＰＬＳを出力する。これによって、制御信号ＳＬＤＣＴＬ２がＬレベルに切替わる。以下、同様の動作が繰り返される。

＜実施の形態４＞
実施の形態１〜３では、チャージポンプ回路の出力電圧をモニタし、チャージポンプ回路の出力電圧が目標電圧まで回復した（出力電圧が基準値以上となる）ことによって、消去パルスの印加を終了させていた。図７、図８で説明したように、チャージポンプ回路の出力電圧の回復は消去電流が低減したことを反映しているが、正確に消去電流を測定しているわけではない。

実施の形態４では、チャージポンプ回路の出力電流（消去電流）を直接モニタし、出力電流が基準値以下となったことによって、消去パルスの印加を終了させる。これによって、実施の形態１〜３の場合に比べて消去パルスの印加時間をより適切に設定することが可能になる。以下、図２３を参照して具体的に説明する。

図２３は、実施の形態４による半導体装置において、不揮発性メモリ装置の電源回路の構成を示す図である。図２３の電源回路５０Ａは、追加の電圧検出部５３Ｂと、抵抗素子５５とをさらに含む点で図１２の電源回路５０と異なる。

図２３の電圧検出部５３Ａの構成は、図１２、図１５で説明した電圧検出部５３の構成と同じである。電圧検出部５３Ａは、チャージポンプ回路５２の出力電圧ＶＵＣＰを選択信号ＳＬＣＴ１に応じた分圧比で分圧した電圧と、参照電圧Ｖｒｅｆとを比較する。電圧検出部５３Ａは、分圧電圧が参照電圧Ｖｒｅｆ以上となったとき、制御信号ＵＣＰＯＫ１を活性状態（Ｈレベル）に切替える。チャージポンプ回路５２は、制御信号ＵＣＰＯＫ１が活性状態（Ｈレベル）になったときに昇圧動作を停止させる。このフィードバック制御によって、チャージポンプ回路５２は、その出力電圧ＶＵＣＰを選択信号ＳＬＣＴ１に応じた目標電圧に維持するように動作する。

抵抗素子５５は、チャージポンプ回路５２から電源切替回路６０に至る昇圧電圧ＶＵＣＰの供給経路に挿入される。すなわち、抵抗素子５５の一端５７は、チャージポンプ回路５２の出力ノードに接続される。

図２３の電圧検出部５３Ｂの構成は、図１２、図１５で説明した電圧検出部５３の構成と同じである。電圧検出部５３Ｂは、抵抗素子５５の他端５８の電圧を選択信号ＳＬＣＴ２に応じた分圧比で分圧した電圧と、参照電圧Ｖｒｅｆとを比較する。電圧検出部５３Ｂは、分圧電圧が参照電圧Ｖｒｅｆ以上となったとき、制御信号ＵＣＰＯＫ２を活性状態（Ｈレベル）に切替える。制御信号ＵＣＰＯＫ２はタイミング制御部４３に出力される。タイミング制御部４３は、制御信号ＵＣＰＯＫ２が活性状態（Ｈレベル）になり、かつ、１つ前のシフトパルスＳＦＴＰＬＳを出力してから所定のマスク期間Ｔｍｓｋが経過すると、次のシフトパルスＳＦＴＰＬＳを出力する。

上記の抵抗素子５５および電圧検出部５３Ｂによって電流検出回路５６が構成される。電流検出回路５６は、抵抗素子５５の電圧降下（すなわち、チャージポンプ回路５２の出力電流）を検出する。タイミング制御部４３は、電流検出回路５６の検出結果に基づいて、シフトパルスＳＦＴＰＬＳを出力するタイミングを制御する。なお、チャージポンプ回路５２の出力電流をより正確にモニタするためには、抵抗素子５５の両端の電位差を検出するようにしたほうが望ましい。

不揮発性メモリ装置４のその他の構成は、実施の形態１〜３で説明したものと同じであるので、説明を繰り返さない。

なお、実施の形態４による半導体装置では、電圧検出部５３Ｂと抵抗素子５５で電流検出回路５６が構成されていた。抵抗素子５５を設けずに、単純に電圧検出部５３Ｂのみを追加することにより、チャージポンプ回路５２の活性・非活性の制御用の電圧検出部５３Ａとタイミング制御部４３の制御用の電圧検出部５３Ｂとを設けた構成も可能であることは言うまでもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ マイクロコンピュータチップ（半導体装置）、４ 不揮発性メモリ装置、２０ シリコン基板、２１ コントロールゲート、２２ 窒化ケイ素膜（電荷蓄積部）、２３ メモリゲート、２４ ソース領域、２５ ドレイン領域、３０ メモリアレイ、４０ 制御回路、４１ 主制御部、４２ 電源回路制御部、４３ タイミング制御部、５０，５０Ａ 電源回路、５１ リング発振器、５２ チャージポンプ回路、５３，５３Ａ，５３Ｂ 電圧検出部、５４ 基準電圧発生回路、５５ 抵抗素子、５６ 電流検出回路、６０ 電源切替回路、ＮＤ１，ＮＤ２，ＮＤ３ 入力ノード、ＮＤ４ 出力ノード、１５０ 主カウンタ、１５１ 制御パルス生成部、１５２，１５３ カウンタ、１５５ 駆動パルス生成部、１６０ フリップフロップ、１６１ 論理回路部、ＢＬ 主ビット線、ＳＢＬ 副ビット線、ＳＬＤ０〜ＳＬＤ３１ ソース線ドライバ、ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１ 制御信号、ＣＧＬ コントロールゲート線、ＣＬＲＰＬＳ， クリアパルス、ＭＢ０〜ＭＢ３１ メモリブロック、ＭＣ メモリセル、ＭＧＬ メモリゲート線、ＭＯＤＥ モード設定信号、ＰＧ０〜ＰＧ３１ パルス生成器、ＳＦＴＰＬＳ シフトパルス、ＳＬ ソース線、ＳＴＲＰＬＳ スタートパルス信号、Ｔｍｓｋ マスク期間、Ｔｐ 印加時間、ＶＵＣＰ 昇圧電圧、Ｖｒｅｆ 参照電圧。

Claims (10)

1. 電荷蓄積部を有し、前記電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶するメモリセルトランジスタと、
   バンド間トンネル方式による消去動作時に前記メモリセルトランジスタの一方の主電極に供給するための昇圧電圧を生成する電圧生成部と、
   前記電圧生成部の出力電圧を検出して基準値と比較する検出部と、
   前記消去動作時に前記昇圧電圧を供給するタイミングを制御する制御部とを備え、
   前記制御部は、前記昇圧電圧の供給を開始してから所定の第１の基準時間が経過するとともに、前記検出部による検出および比較の結果が、前記昇圧電圧が前記基準値以上になったことを示した場合に、前記昇圧電圧の供給を終了する、半導体装置。
2. 前記電圧生成部は、チャージポンプ回路を含む、請求項１に記載の半導体装置。
3. 各々が電荷蓄積部を有し、前記電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶する複数のメモリセルトランジスタを備え、
   前記複数のメモリセルトランジスタはｎ個のグループに分割され、同一のグループに属する各トランジスタの一方の主電極は共通の配線に接続され、
   バンド間トンネル方式による消去動作時に各前記グループの前記共通の配線に供給するための昇圧電圧を生成する電圧生成部と、
   前記電圧生成部の出力電圧を検出して基準値と比較する検出部と、
   前記消去動作時に前記昇圧電圧を供給するタイミングを制御する制御部とをさらに備え、
   前記制御部は、第ｉ番目（１≦ｉ≦ｎ−１）のグループへの前記昇圧電圧の供給を開始してから所定の第１の基準時間が経過するとともに、前記検出部による検出および比較の結果が、前記昇圧電圧が前記基準値以上になったことを示した場合に、第ｉ＋１番目のグループへの前記昇圧電圧の供給を開始する、半導体装置。
4. 前記制御部は、第ｉ＋１番目（１≦ｉ≦ｎ−１）のグル―プへの前記昇圧電圧の供給を開始したときに、第ｉ番目のグループへの前記昇圧電圧の供給を終了する、請求項３に記載の半導体装置。
5. 前記制御部は、第ｊ番目（１≦ｊ≦ｎ）のグループへの前記昇圧電圧の供給を開始してから、前記第１の基準時間よりも長い所定の第２の基準時間が経過したときに、第ｊ番目のグループへの前記昇圧電圧の供給を終了する、請求項３に記載の半導体装置。
6. 前記ｎ個のグループにそれぞれ対応し、各々に供給される制御信号が活性状態のときに対応のグループに前記昇圧電圧を供給するｎ個のドライバをさらに備え、
   前記制御部は、前記ｎ個のドライバにそれぞれ対応し、各々が対応のドライバに出力する前記制御信号を生成するｎ個の制御信号生成部を含み、
   前記ｎ個の制御信号生成部の各々はフリップフロップを含み、前記フリップフロップが第１の状態のとき対応のドライバに出力される前記制御信号は活性化され、前記フリップフロップが第２の状態のとき対応のドライバに出力される前記制御信号は非活性化される、請求項３に記載の半導体装置。
7. 前記ｎ個の制御信号生成部の各々は、
   共通の第１の制御パルスが入力される第１の入力ノードと、
   共通の第２の制御パルスが入力される第２の入力ノードと、
   第３の入力ノードと、
   前記制御信号を出力する出力ノードとをさらに含み、
   第１番目の制御信号生成部の前記第３の入力ノードにはスタート信号が入力され、
   第ｋ番目（１≦ｋ≦ｎ−１）の制御信号生成部から出力された前記制御信号は、第ｋ＋１番目の制御信号生成部の前記第３の入力ノードに入力され、
   前記ｎ個の制御信号生成部の各々は、前記フリップフロップが前記第２の状態でありかつ前記第３の入力ノードに入力されている信号が活性状態のときに前記第１の制御パルスを受けた場合、前記フリップフロップを前記第２の状態から前記第１の状態に切替え、
   前記ｎ個の制御信号生成部の各々は、前記フリップフロップが前記第１の状態でありかつ前記第３の入力ノードに入力されている信号が非活性状態のときに前記第２の制御パルスを受けた場合、前記フリップフロップを前記第１の状態から前記第２の状態に切替える、請求項６に記載の半導体装置。
8. 前記制御部は、前記第１および第２の制御パルスを生成する制御パルス生成部をさらに含み、
   前記制御パルス生成部は、第１の消去モードのとき、前記第１の制御パルスとともに前記第２の制御パルスを出力し、
   前記制御パルス生成部は、第２の消去モードのとき、前記第１の制御パルスを出力してから、前記第１の基準時間よりも長い所定の第２の基準時間が経過したときに、前記第２の制御パルスを出力する、請求項７に記載の半導体装置。
9. 前記電圧生成部は、チャージポンプ回路を含む、請求項３に記載の半導体装置。
10. 各々が電荷蓄積部を有し、前記電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶する複数のメモリセルトランジスタを備え、
    前記複数のメモリセルトランジスタはｎ個のグループに分割され、同一のグループに属する各トランジスタの一方の主電極は共通の配線に接続され、
    バンド間トンネル方式による消去動作時に各前記グループの前記共通の配線に供給するための昇圧電圧を生成する電圧生成部と、
    前記電圧生成部の出力電流を検出して基準値と比較する検出部と、
    前記消去動作時に前記昇圧電圧を供給するタイミングを制御する制御部とをさらに備え、
    前記制御部は、第ｉ番目（１≦ｉ≦ｎ−１）のグループへの前記昇圧電圧の供給を開始してから所定の第１の基準時間が経過するとともに、前記検出部による検出および比較の結果が、前記出力電流が前記基準値以下になったことを示した場合に、第ｉ＋１番目のグループへの前記昇圧電圧の供給を開始する、半導体装置。

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