TW201401555A - 用於ｌｅｄ製造之ｐｖｄ緩衝層 - Google Patents

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Abstract

茲描述利用物理氣相沉積(PVD)形成的氮化鋁緩衝層來製造氮化鎵基發光裝置。尚描述用於PVD AlN緩衝層的製程條件。亦描述用於PVD氮化鋁緩衝層的基板預處理。在一實例中，製造緩衝層於基板上的方法涉及預處理基板表面。方法亦涉及隨後利用氮基氣體或電漿，從放在物理氣相沉積(PVD)腔室內的含鋁靶材，反應性濺射氮化鋁(AlN)層至基板表面。

Description

用於LED製造之PVD緩衝層 【交互參照之相關申請案】
本申請案主張西元2012年4月26日申請的美國臨時專利申請案第61/638,893號的權益，該臨時專利申請案全文內容以引用方式併入本文中。
本發明的實施例係有關III族氮化物材料的領域，且特別係關於利用物理氣相沉積(PVD)形成的氮化鋁緩衝層來製造氮化鎵基發光二極體(LED)。
III-V族材料在半導體和諸如發光二極體(LED)等相關產業扮演越來越重要的角色。通常，難以在無形成缺陷或裂縫的情況下生成或沉積III-V族材料於外來基板(稱作異質磊晶)。例如，在許多應用中，不能直接以相繼製造的材料層堆疊結構對選定膜(例如氮化鎵膜)施以高品質表面保護。在基板與裝置層間加入一或更多緩衝層係一方式。然III-V族材料往往易受製程條件影響，在製造製程的特定時期必須小心避免此類條件。然在許多應用中，亦無法直接避免敏感性III-V族膜與潛在破壞條件相互作用。
本發明的實施例係針對利用物理氣相沉積(PVD)形成的氮化鋁緩衝層來製造氮化鎵基發光二極體(LED)。
在一實施例中，製造緩衝層於基板上的方法涉及預處理基板表面。方法亦涉及隨後利用氮基氣體或電漿，從放在物理氣相沉積(PVD)腔室內的含鋁靶材，反應性濺射氮化鋁(AlN)層至基板表面。
在一實施例中，半導體設備包括基板和置於基板上的氮化鋁(AlN)緩衝層，AlN緩衝層具有粗糙度小於約1奈米根均方的原子級平滑表面和在(002)方向的結晶定向，且(002)波峰的FWHM小於約200弧秒。
在一實施例中，製造緩衝層於基板上的方法包括形成預加晶種層至基板表面。方法亦包括利用氮基氣體或電漿，從放在物理氣相沉積(PVD)腔室內的含鋁靶材，反應性濺射氮化鋁(AlN)層至預加晶種層上。
100‧‧‧叢集工具
102、104、106‧‧‧反應腔室
108‧‧‧負載鎖定室
110‧‧‧承載匣
112‧‧‧反應腔室
120‧‧‧LED結構
122‧‧‧基板
124‧‧‧緩衝層
126‧‧‧組合層
128‧‧‧MQW結構
130‧‧‧氮化鋁鎵層
132‧‧‧氮化鎵層
140‧‧‧時間對沉積作圖
200‧‧‧叢集工具
202‧‧‧濺射腔室
204、206、208‧‧‧反應腔室
210‧‧‧負載鎖定室
212‧‧‧承載匣
214‧‧‧移送室
220‧‧‧LED結構
222‧‧‧基板
224‧‧‧氮化鋁層
226‧‧‧層
228‧‧‧MQW結構
230‧‧‧氮化鋁鎵層
232‧‧‧氮化鎵層
240‧‧‧時間對沉積作圖
250‧‧‧溫度對時間作圖
252、254、256、258‧‧‧區域
300‧‧‧製程套組
302、304‧‧‧應接器
306‧‧‧屏蔽
308‧‧‧DTESC
310‧‧‧靶材
312‧‧‧暗區屏蔽
314‧‧‧分隔物
316‧‧‧蓋環
318‧‧‧沉積環
350‧‧‧功率輸送源
352‧‧‧RF匹配
354‧‧‧RF饋送
356‧‧‧源分配板
358‧‧‧接地屏蔽
360‧‧‧外殼
362‧‧‧磁鐵
364‧‧‧DC濾箱
366‧‧‧DC饋送
368‧‧‧頂板
370‧‧‧分配板
372‧‧‧延伸塊
374‧‧‧軸
376‧‧‧靶材
420‧‧‧排氣環
500‧‧‧設備
502、532‧‧‧腔室
504‧‧‧蓋子
522、524‧‧‧管
506‧‧‧噴灑頭
508‧‧‧壁面
510‧‧‧氣源
512‧‧‧能源
514‧‧‧晶座
516‧‧‧基板
518‧‧‧前驅物源/第二來源
520‧‧‧加熱器
526‧‧‧排氣裝置
4100‧‧‧設備
4102‧‧‧腔室
4103‧‧‧主體
4104‧‧‧噴灑頭組件
4105‧‧‧排氣通道
4106‧‧‧導管
4107‧‧‧閥系統
4108‧‧‧處理容積
4109‧‧‧排氣口
4110‧‧‧下容積
4112‧‧‧真空系統
4114‧‧‧載具
4116‧‧‧凹部
4119‧‧‧圓頂
4121A、4121B‧‧‧燈具
4124‧‧‧管線
4125‧‧‧氣體輸送系統
4126‧‧‧遠端電漿源
4129‧‧‧導管
4130‧‧‧閥
4131-4133‧‧‧管線
4140‧‧‧基板
4166‧‧‧反射器
第1圖圖示根據本發明一或更多實施例的基準叢集工具示意圖、基準LED結構和基準時間對沉積作圖。
第2A圖圖示根據本發明一實施例，用於LED結構製造的叢集工具示意圖和對應的溫度對時間作圖。
第2B圖圖示根據本發明一實施例的發光二極體(LED)結構和對應的時間對沉積作圖。
第3A圖至第3C圖圖示根據本發明一實施例，用於PVD腔室的製程套組截面。
第3D圖圖示根據本發明一實施例，用於PVD腔室 的功率輸送源截面。
第4圖為根據本發明一實施例，適合用於製造III族氮化物材料的MOCVD腔室截面圖。
第5圖為根據本發明一實施例，適合用於製造III族氮化物材料的HVPE腔室截面圖。
茲描述利用物理氣相沉積(PVD)形成的氮化鋁緩衝層來製造氮化鎵基發光二極體(LED)。以下說明提及眾多特定細節，例如處理腔室組態和材料體系，以提供對本發明實施例更徹底的瞭解。熟諳此技術者將清楚明白本發明的實施例可不按該等特定細節實踐。在其他情況下，不詳述諸如特定二極體組態等已知特徵結構，以免讓本發明實施例變得晦澀難懂。另外，應理解圖所示各種實施例僅為示例說明，而未必按比例繪製。此外，儘管所述實施例未明確揭示其他配置和組態，但仍視為落在本發明的精神和範圍內。
LED製造方法可包括在基板與未摻雜及/或摻雜氮化鎵裝置層間形成氮化鎵緩衝層。在本文所述實施例中，氮化鋁緩衝層用來取代基板與未摻雜和摻雜氮化鎵裝置層間的此一氮化鎵緩衝層。氮化鋁層可由PVD製程中的濺射沉積形成。此和通常在金屬有機氣相沉積(MOCVD)腔室或氫化物氣相磊晶(HVPE)腔室中製造III族氮化物緩衝層大不相同。氮化鋁層可從放在PVD腔室內的氮化鋁靶材，非反應性濺射形成，或者氮化鋁層可從放在PVD腔室內的鋁靶材，反應性濺射及與氮基氣體或電漿反應形成。
根據一或更多實施例，本文描述用於GaN基裝置的PVD AlN緩衝層的製程條件。根據一或更多相同或不同實施例，本文亦描述用於氮化鎵基裝置的PVD氮化鋁緩衝層的基板預處理。
本文所述一或更多實施例能讓用於LED製造的多腔室製造工具有更高產量。又，藉由加入PVD形成的氮化鋁層來取代氮化鎵緩衝層，可使未摻雜和摻雜氮化鎵裝置層整體變薄。在特定實例中，未摻雜部分可變薄或整個消除。另外，可在和用於沉積氮化鋁層一樣的PVD沉積腔室中進行初步濺射清洗接收基板，例如藍寶石基板。此外，由於PVD氮化鋁層可在低於300℃的溫度下形成，故可減少LED製造的整體熱預算。反之，典型氮化鎵緩衝層係在500℃至600℃之間形成。本文所述一或更多實施例能讓諸如未摻雜及/或n型摻雜氮化鎵等材料有更快的沉積速率，例如生成速率的兩倍。在一些實施例中，因未摻雜及/或n型摻雜氮化鎵層形成於氮化鋁(AlN)緩衝層上而提供較佳的對準結晶位向和形貌關係供未摻雜及/或n型摻雜氮化鎵生成於上，故可達成較快速率。由於許多所述操作係在叢集工具原位進行，因此本文所述一或更多實施例能免除氧化物移除操作。本文所述一或更多實施例可藉由形成氮化鎵至PVD形成的氮化鋁緩衝層上而改善氮化鎵結晶品質。
本發明的實施例可改善目前描述系統和方法所研發的基準系統或方法。例如，第1圖圖示根據本發明一或更多實施例的基準叢集工具示意圖、基準LED結構和基準時間對 沉積作圖。
參照第1圖，基準叢集工具100包括未摻雜及/或n型氮化鎵MOCVD反應腔室102(MOCVD1：u-GaN/n-GaN)、多重量子井(MQW)MOCVD反應腔室104(MOCVD2：MQW)和p型氮化鎵MOCVD反應腔室106(MOCVD3：p-GaN)。基準叢集工具100亦可包括負載鎖定室108、承載匣110和選擇性附加的未摻雜及/或n型氮化鎵MOCVD反應腔室112做為大量應用，上述腔室皆繪於第1圖。
基準LED結構120包括各種材料層堆疊，許多材料層包括III-V材料。例如，基準LED結構120包括矽或藍寶石基板122(基板：藍寶石、Si)、20奈米厚的緩衝層124(LT緩衝)和約4微米厚的未摻雜/n型氮化鎵組合層126(u-GaN/n-GaN)。緩衝層124可為以較低處理溫度形成的氮化鎵層。緩衝層124和未摻雜/n型氮化鎵組合層126係在基準叢集工具100的未摻雜及/或n型氮化鎵MOCVD反應腔室102中形成。基準LED結構120亦包括厚度為30-500奈米的MQW結構128。MQW結構128係在基準叢集工具100的MQW MOCVD反應腔室104中形成。基準LED結構120亦包括約20奈米厚的p型氮化鋁鎵層130(p-AlGaN)和厚度為50-200奈米的p型氮化鎵層132(p-GaN)。p型氮化鋁鎵層130和p型氮化鎵層132係在基準叢集工具100的p型氮化鎵MOCVD反應腔室106中形成。
基準時間對沉積作圖140表示基準叢集工具100的腔室使用。在MQW MOCVD反應腔室104中形成MQW結構 128的生成時間為約2小時。並且，在p型氮化鎵MOCVD反應腔室106中形成p型氮化鋁鎵層130和p型氮化鎵層132的生成時間為約1小時。同時，在未摻雜及/或n型氮化鎵MOCVD反應腔室102中形成緩衝層124和未摻雜/n型氮化鎵組合層126的生成時間為約3.5小時。另需約1小時做為腔室102的腔室清洗。故總體而言，在基準叢集工具100中製造基準LED結構120的循環時間受制於未摻雜及/或n型氮化鎵MOCVD反應腔室102的循環時間，此約4.5小時。應理解清洗時間可(但未必)包括關機時間、加上清洗時間、加上回復時間。亦應理解以上僅代表平均值，因為每次腔室使用之間可能不會進行清洗。
如第1圖所示，以下提供用於LED材料沉積的基準時序，該時序特定於在未摻雜及/或n型氮化鎵MOCVD反應腔室102中形成緩衝層124和未摻雜/n型氮化鎵組合層126。例如，約3.5小時的生成時間可分成10分鐘的高溫處理藍寶石基板、5分鐘的低溫形成緩衝層、10分鐘的緩衝退火操作、30分鐘的生成回復操作、2小時的未摻雜/n型氮化鎵組合層形成操作和30分鐘的變溫與穩定操作(例如以2℃-3℃/秒變溫)。
參照第1圖所述基準系統和方法，基準方式會致使LED的各功能層有不平衡的時間流。例如，在未摻雜及/或n型氮化鎵MOCVD反應腔室102中形成緩衝層124和未摻雜/n型氮化鎵組合層126為3.5小時，在MQW MOCVD反應腔室104中形成MQW結構128為2小時，在p型氮化鎵MOCVD 反應腔室106中形成p型氮化鋁鎵層130和p型氮化鎵層132為1小時。另外，如上所述，在未摻雜及/或n型氮化鎵MOCVD反應腔室102中，每次游程間另需約1小時的腔室清洗(也許包括抽氣時間)。要額外清洗腔室係為了避免基板污染。如此，以三個MOCVD腔室漸次生成結構120將造成MQW MOCVD反應腔室104和p型氮化鎵MOCVD反應腔室106有大量閒置時間，以致降低系統100的整體產量。
在本發明的一態樣中，藉由以PVD濺射沉積能力或操作取代上述MOCVD材料生成能力或操作之一或一部分，可增進用於製造LED結構的叢集系統產量。例如，第2A圖圖示根據本發明一實施例，用於LED結構製造的叢集工具示意圖和對應的溫度對時間作圖。第2B圖圖示根據本發明一實施例的LED結構和對應的時間對沉積作圖。
參照第2A圖，叢集工具200包括PVD氮化鋁濺射腔室202(PVD AlN)、未摻雜及/或n型氮化鎵MOCVD反應腔室204(MOCVD1：u-GaN/n-GaN)、多重量子井(MQW)MOCVD反應腔室206(MOCVD2：MQW)和p型氮化鎵MOCVD反應腔室208(MOCVD3：p-GaN)。叢集工具200亦可包括負載鎖定室210、承載匣212和移送室214，上述腔室皆繪於第2A圖。
故根據本發明一實施例，多腔室系統包括具有金屬或複合鋁靶材的PVD腔室和適於沉積未摻雜及/或n型氮化鎵或二者的腔室。在一實施例中，PVD腔室的靶材係由氮化鋁組成。在此一實施例中，不必使用反應性濺射，因為靶材係 由和所欲沉積一樣的材料組成。然在一替代實施例中，係使用由鋁組成的靶材，及利用或在存有氮源的情況下從鋁靶材反應性濺射氮化鋁。在一實施例中，如第2A圖所示，適於沉積未摻雜或n型氮化鎵的腔室係MOCVD腔室。然在一替代實施例中，適於沉積未摻雜或n型氮化鎵的腔室係氫化物氣相磊晶(HVPE)腔室。在一實施例中，如第2A圖所示，PVD腔室和適於沉積未摻雜或n型氮化鎵的腔室包括在叢集工具配置內。然在一替代實施例中，PVD腔室和適於沉積未摻雜或n型氮化鎵的腔室包括在同軸工具配置內。本文所述PVD應用沉積製程可在約標準室溫的溫度下進行，或可在更高溫度下進行。
參照第2B圖，LED結構220包括各種材料層堆疊，許多材料層包括III-V材料。例如，LED結構220包括矽或藍寶石基板222(基板：藍寶石、Si)和厚度約10-200奈米的氮化鋁層224(AlN)。氮化鋁層224係在叢集工具200的PVD氮化鋁濺射腔室202中濺射沉積形成。LED結構220亦包括約4微米厚的未摻雜/n型氮化鎵組合或n型氮化鎵唯一層226(n-GaN)。未摻雜/n型氮化鎵組合或n型氮化鎵唯一層226係在叢集工具200的未摻雜及/或n型氮化鎵MOCVD反應腔室204中形成。LED結構220亦包括厚度為30-500奈米的MQW結構228。MQW結構228係在叢集工具200的MQW MOCVD反應腔室206中形成。在一實施例中，MQW結構228係由InGaN井/GaN阻障材料層的一或複數個場對(field pair)組成。LED結構220亦包括約20奈米厚的p型氮化鋁鎵層230 (p-AlGaN)和厚度為50-200奈米的p型氮化鎵層232(p-GaN)。p型氮化鋁鎵層230和p型氮化鎵層232係在叢集工具200的p型氮化鎵MOCVD反應腔室208中形成。應理解上述厚度或厚度範圍僅為示例性實施例，其他適當厚度或厚度範圍亦視為落在本發明實施例的精神和範圍內。
時間對沉積作圖240表示叢集工具200的腔室使用。在MQW MOCVD反應腔室206中形成MQW結構228的生成時間為約2小時。在p型氮化鎵MOCVD反應腔室208中形成p型氮化鋁鎵層230和p型氮化鎵層232的生成時間為約1小時。並且根據本發明一實施例，在未摻雜及/或n型氮化鎵MOCVD反應腔室204中形成未摻雜/n型氮化鎵組合或n型氮化鎵唯一層226的生成時間僅為約2小時。另需約1小時做為腔室204的腔室清洗。應理解清洗時間可包括關機時間、加上清洗時間、加上回復時間。亦應理解以上僅代表平均值，因為每次腔室使用之間可能不會進行清洗。
故並不在用於形成氮化鎵層126的MOCVD腔室中形成緩衝層，例如第1圖緩衝層124，反而係包括氮化鋁緩衝層224且在另一腔室形成，特別係PVD氮化鋁濺射腔室202。雖然排除抽氣時間(從約400托耳至約10-8托耳)，AlN生成可能歷經約5分鐘，但在不同於MOCVD腔室1的腔室中形成可增加叢集工具200的產量。例如，總體而言，在叢集工具200中製造LED結構220的循環時間再次受制於未摻雜及/或n型氮化鎵MOCVD反應腔室204的循環時間，對應基準系統的4.5小時，此減為約3小時。如此，除三個MOCVD 腔室外，並以一個PVD腔室漸次生成結構220將使MQW MOCVD反應腔室206和p型氮化鎵MOCVD反應腔室208的閒置時間少很多，從而增進系統200的整體產量。例如，在一實施例中，工具產量從每天約5.3次游程增加至每天約8次游程，表示產量可增進約50%。
再次參照第2A圖，圖提供用於在叢集工具200中製造LED結構的代表性溫度對時間作圖250。作圖250的區域252特定於在未摻雜及/或n型氮化鎵MOCVD反應腔室204中形成未摻雜/n型氮化鎵組合或n型氮化鎵唯一層226。在此區域只需變溫一次(從約1100℃降溫至約400℃)。此單一變溫事件要求與上述用於在未摻雜及/或n型氮化鎵MOCVD反應腔室102中形成緩衝層124和未摻雜/n型氮化鎵組合層126的時序成了鮮明對比。在此情況下，腔室始於高溫供基板處理、降溫供緩衝層製造、回升溫度供氮化鎵沉積及最後再次降溫以達穩定。然應注意在兩種情況下，作圖250中特定於形成MQW與p-GaN的區域254、256將近乎相同。在一實施例中，參照作圖250的區域258，用於PVD形成氮化鋁的溫度對時間作圖可涵蓋高溫(HT)或低溫(LT)製程，大約為20℃至1200℃。
除增進叢集工具200的產量外，一個PVD腔室加上三個MOCVD腔室的工具配置還有附加優勢。例如，由於只需較少的反應氣體輸送到第一MOCVD腔室，故可節省成本。相較於像基準叢集工具100的腔室102一樣專用於緩衝層與裝置層的MOCVD腔室的建構時間和複雜度，PVD腔室的加 工與設計較簡單。在上述製程能減少裝置層226中未摻雜氮化鎵部分厚度的情況下，可進行更簡單徹底的回蝕製程。此亦可節省材料與操作成本，同時縮短循環時間。又，藉由用氮化鋁緩衝層取代氮化鎵緩衝層，可減少裝置(例如LED裝置)的主動層的缺陷率。
故根據本發明一實施例，多腔室系統包括具有氮化鋁靶材的PVD腔室和用於沉積未摻雜或n型氮化鎵的第一MOCVD腔室。多腔室系統亦包括用於沉積多重量子井(MQW)結構的第二MOCVD腔室和用於沉積p型氮化鋁鎵或p型氮化鎵或二者的第三MOCVD腔室。在一實施例中，具有氮化鋁靶材的PVD腔室係用於非反應性濺射氮化鋁。在此一特定實施例中，PVD腔室係用於以約20℃至200℃的低溫或略高溫度非反應性濺射氮化鋁。在此另一特定實施例中，PVD腔室係用於以約200℃至1200℃的高溫非反應性濺射氮化鋁。
無論沉積溫度為何，適於包括在LED結構220內的PVD沉積氮化鋁層在某些時候可能需暴露至約400℃至1400℃的高溫，例如約900℃，以達成必要材料性質(例如適當缺陷密度、晶粒尺寸、結晶定向等)。根據本發明一實施例，在製造附加層至氮化鋁層上前，進行快速熱處理(RTP)製程處理PVD沉積氮化鋁層。RTP腔室則在某種程度上與上述LED結構220的製造製程有關。在一實施例中，工具(例如包括PVD與三個MOCVD腔室的叢集工具或同軸工具)亦包括RTP腔室。然在一替代實施例中，RTP製程係在PVD腔室 中進行。在另一替代實施例中，雷射退火能力與上述LED結構220的製造製程有關。
在第一態樣中，描述用於PVD氮化鋁緩衝層的基板預處理。此緩衝層可包括在如GaN基裝置內。在一實施例中，描述改善AlN材料性質的基板預處理製程和可用於基板預處理的硬體細節。
PVD AlN可用作GaN基LED與供電裝置的緩衝層，裝置生成於外來基板上，例如藍寶石、矽等。PVD AlN緩衝層可用於改善生成於緩衝層頂部的GaN層材料品質，故可內含來改善裝置性能和可靠度。在典型的MOCVD生成藍寶石覆GaN中，PVD AlN製程可用於免除諸如基板預焙、低溫MOCVD緩衝形成和特定變溫操作等操作，但不以此為限。此外，處理時間可縮短約10%-30%。對矽上GaN生成而言，可能需要AlN層來保護矽基板免於鎵引發損壞，從磊晶成長應用製程算起，特別係亦計及腔室清洗時間時，PVD AlN層可節省約3至6小時。製程時間縮短可大幅增進系統產量。應理解PVD AlN的結晶品質會直接影響生成於上的GaN層材料品質。故在一實施例中，如後所詳述，PVD AlN層提供高結晶品質及提高製程再現性。
在一實施例中，進行外來基板(例如藍寶石)的預處理，以移除表面污染與微粒，及備好表面來接收Al與N原子而於高度組織化結晶結構中形成AlN結晶層。在此一實施例中，基板預處理能以如PVD沉積AlN，且表面粗糙度小於約1奈米(根均方，基於AFM和(002)XRD FWHM<50弧秒)。 此外，亦可達成批次間、晶圓間的高製程再現性和晶圓內的高均勻度。
在一實施例中，在PVD沉積腔室內原位進行基板預處理。在此一實施例中，把基板裝載至腔室內，施加偏壓(電壓)至腔室的基座，以於基板表面附近產生電漿。在一特定實施例中，產生的電漿含有一或更多氮、Ar、氫或其他氣體自由基與離子，以移除基板表面污染與微粒，及改質基板表面結構而確保基板與沉積磊晶膜間有較佳結晶配向。在一實施例中，調整電漿密度、偏壓和處理時間，以有效清洗基板表面，又不會損壞基板表面(例如，施加偏壓為約-5伏特(V)至-1000 V，處理時間為約1秒至15分鐘)。在一實施例中，對應電源的頻率為約100千赫(kHz)至100兆赫(MHz)。在一實施例中，處理期間的基座溫度為約-50℃至1000℃。在一實施例中，使用硬體包括腔室主體、一或更多電源、一或更多靶材、磁控管、基座、高溫加熱器等，上述實例將進一步詳述於後。
在此一實施例中，利用上述操作與基板預處理製程組合，於批次間、晶圓間和晶圓內的高均勻度，反覆進行高品質AlN沉積。在一特定實施例中，具XRD(002)FWHM<200弧秒和XRD(102)FWHM<300弧秒的高品質GaN隨後生成於PVD AlN層頂部。在另一特定實施例中，具XRD(002)FWHM<100弧秒和XRD(102)FWHM<150弧秒的高品質GaN隨後生成於PVD AlN層頂部。在一實施例中，利用上述基板預處理可減少或消除習知製備基板常見的AlN與GaN結晶品 質變異。
在第二態樣中，描述用於形成物理氣相沉積(PVD)氮化鋁(AlN)緩衝層的製程條件。此緩衝層可包括在如GaN基裝置內。在一實施例中，提供參數製程窗口，以沉積具某些特性與性質的AlN。
發光二極體(LED)製造通常包括利用金屬有機化學氣相沉積(MOCVD)形成低溫緩衝層至基板上。接在利用MOCVD沉積緩衝層後通常為形成主動裝置層，例如未摻雜、Si摻雜之n型MQW和Mg摻雜之p型GaN層。基板預焙一般係在高溫下進行(例如高於約1050℃)。反之，沉積緩衝層一般係在低溫下進行(例如約500℃-600℃)。製程可計及總體MOCVD製程時間的約10%-30%。利用異地沉積緩衝層，可增進MOCVD產量。故在一實施例中，如後所詳述，描述利用PVD形成的異地沉積AlN緩衝層。在一實施例中，PVD製程係在不同腔室中進行。
在一實施例中，提供製程條件，以形成具有AlN緩衝(模板)的基板，AlN緩衝適合用於GaN裝置製造。在此一實施例中，AlN緩衝層形成具有粗糙度小於約1奈米(根均方；由原子力顯微鏡測量)的原子級平滑表面且在(002)方向有良好結晶定向(XRD繞射證實(002)波峰的FWHM小於約200弧秒)。在此一特定實施例中，AlN膜厚小於約500奈米。
在一實施例中，AlN緩衝層係藉由從放在PVD腔室內的含鋁靶材來反應性濺射及與氮基氣體或電漿反應而形 成。在此一實施例中，把磊晶備妥基板裝載至PVD腔室內，並使用含鋁靶材和含氮製程氣體，以沉積連續AlN膜於上。然在另一實施例中，沉積AlN前，先沉積預加晶種層來保護基板表面，以沉積品質較高的AlN及/或使PVD AlN層有快速沉積速率，預加晶種層可由Al、AlOx、SiNx、ZnO、ZnS、ZrN、TiN等組成。在一特定實施例中，預加晶種層係藉由濺射毒化含Al靶材且在無含氮氣體的情況下以較小功率、壓力或氣流等形成。沉積預加晶種層後，在一實施例中，使用含Al靶材和含氮製程氣體，沉積連續AlN膜至預加晶種層上。
在一實施例中，基板的選擇包括藍寶石、SiC、Si、鑽石、LiAlO2、ZnO、W、Cu、GaN、AlGaN、AlN、鹼石灰/高矽玻璃、具匹配晶格常數與熱膨脹係數的基板、相容或加工使氮化物材料生成於上的基板、在預定氮化物生成溫度下呈熱與化學穩定的基板和未圖案化或圖案化基板，但不以此為限。在一實施例中，靶材的選擇包括含Al金屬、合金、化合物，例如Al、AlN、AlGa、Al2O3等，但不以此為限，靶材可摻雜II/IV/VI族元素，以改善層相容性與裝置性能。在一實施例中，濺射製程氣體可包括諸如N2、NH3、NO2、NO等含氮氣體和諸如Ar、Ne、Kr等鈍氣，但不以此為限。
根據本發明一實施例，在沉積AlN緩衝層前，利用原位及/或異地方式，以熱(例如快速熱處理(RTP)、高溫烘焙等)、化學(H2O2、H2SO4、HCl、HNO3、HF、NH4F、原子H等)及/或物理(例如預濺射)等預處理基板。
在一實施例中，PVD腔室陰極的電源包括功率約 0-20 kW、頻率約0-60 MHz的RF電源。也可包括功率約0-50 kW的DC電源、功率約0-50 kW、頻率約1-100 kHz且工作循環為1%-99%的脈衝式DC電源。在此一實施例中，製程起始程序包括先開啟RF電源、先開啟DC電源或同時開啟RF與DC電源。應理解可於開啟電源之前、之後或同時，開始流入含氮氣體。在另一實施例中，電容調諧器連接至基座，以調整基板浮置電位，及改變腔室中反應物的離子化比率、能量和移動性、控制沉積膜應力、改善表面形貌與結晶品質及提高沉積速率等。
在一實施例中，靜電夾盤用於控制晶圓表面溫度和均勻度。在一實施例中，沉積溫度為約200℃至550℃、550℃至1000℃或1000℃至1400℃。在一實施例中，沉積製程為約0.1毫托耳至100毫托耳。
根據本發明一實施例，調整濺射功率、基板偏壓、氣流、壓力、溫度和氣體組成的III/V比率，使反應氣體富含金屬或N，及促進垂直或側向生成。在一實施例中，AlN緩衝層的沉積速率達到大於約0.1 Å/秒，速率在整個製程過程中係可變的。在一實施例中，沉積AlN膜的形成厚度為約1 nm至1000 nm。
在一實施例中，製程終止包括先關閉RF電源、先關閉(脈衝式)DC電源或同時關閉RF與DC，且可於關閉電源之前、同時或之後，關閉製程氣體，以控制表面形貌、化學計量和極性。在一實施例中，採行後處理製程，該製程涉及熱處理(例如RTP、雷射退火、高溫烘焙等)或化學處理 (溶液應用、氣體應用等)、原位與異地處理等。在一實施例中，利用靶材併入及/或氣體管線輸送來添加摻質，以調整PVD AlN膜的電性、機械與光學性質，例如使膜適於在膜上製造III族氮化物裝置。
在一實施例中，沉積的PVD AlN膜為單層、多層或多對交替層形式，各層具有在上述製程條件過程製造的不同組成或性質。總體而言，在一實施例中，緩衝層形成製程包括應力加工，使膜具有目標壓縮或拉伸應力(例如約-10 GPa至10 GPa)。另外或替代地，可調整製程，以沉積密度約70%-100%的AlN。
在此一實施例中，利用上述操作與製程組合來沉積厚度約40奈米的PVD AlN膜時，該膜具有非常平滑的表面(例如0.5奈米，RMS)和高材料品質((002)波峰的FWHM~50弧秒)。在一特定實施例中，高品質GaN膜((002)的FWHM<200弧秒，(102)<300弧秒)形成於PVD AlN層上。在另一實施例中，高品質GaN膜((002)的FWHM<100弧秒，(102)<1500弧秒)形成於PVD AlN層上。故在一實施例中，不需要低溫MOCVD GaN/AlN緩衝層。在一實施例中，相較於相同結構、但未使用PVD AlN層的LED，沉積於此模板上的全LED堆疊顯示約10%-45%的亮度改善。
適合容納PVD腔室和三個MOCVD腔室的示例性工具平臺實施例包括OpusTM AdvantEdgeTM系統或CenturaTM系統，二者皆由美國加州聖克拉拉的應用材料公司所販售。本發明的實施例進一步包括整合測量(IM)腔室做為多腔室處 理平臺的元件。IM腔室可提供控制訊號，以容許適當控制整合沉積製程，例如多段濺射或如本文所述的磊晶成長製程。IM腔室可包括測量設備，該設備適於測量各種膜性質，例如厚度、粗糙度、組成，且能進一步在真空下以自動方式描繪光柵參數特徵，例如關鍵尺寸(CD)、側壁角度(SWA)、特徵高度(HT)。實例包括光學技術，例如反射量測法與散射量測法，但不以此為限。在特別有利的實施例中，採用真空內光學CD(OCD)技術，其中隨著濺射及/或磊晶成長進行，監測形成於起始材料中的光柵屬性。在其他實施例中，測量操作係在處理腔室中進行，例如原位在處理腔室、而非在不同的IM腔室中進行。
多腔室處理平臺(例如叢集工具200)可進一步包括選擇性基板對準室和支承匣的負載鎖定室，二者耦接至包括機器手的移送室。在本發明一實施例中，控制器適當控制多腔室處理平臺200。控制器可為任一形式的通用資料處理系統，以用於工業設定來控制各種子處理器和子控制器。通常，控制器包括中央處理單元(CPU)，CPU在其他共用元件間與記憶體和輸入/輸出(I/O)電路通信連接。在一實例中，控制器可進行或以其他方式初始化本文所述任何方法/製程的一或更多操作。任何進行及/或初始化操作的電腦程式碼可體現成電腦程式產品。本文所述各電腦程式產品可由電腦可讀取媒體(例如軟碟、光碟、DVD、硬碟機、隨機存取記憶體等)執行。
適合用於本文所含製程和工具組態的PVD腔室可包 括美國加州聖克拉拉的應用材料公司販售的Endura PVD系統。Endura PVD系統提供較佳的電遷移抗性與表面形貌和低所有權成本與高系統可靠度。系統內可以必要壓力和適當的靶材至晶圓距離在製程腔體中產生定向沉積物種通量而完成PVD製程的進行。與同軸系統相容的腔室(例如ARISTO腔室)亦由美國加州聖克拉拉的應用材料公司所販售，並且提供自動裝載及卸載能力和磁性載具運輸系統，以大幅縮短循環時間。AKT-PiVot 55KV PVD系統亦由美國加州聖克拉拉的應用材料公司所販售，並且具有用於濺射沉積的垂直平臺。AKT-PiVot系統的模組架構給予更快的循環時間且能配置多種組態而最大化生產效率。不像傳統同軸系統，AKT-PiVot的平行處理能力可消除各膜層有不同製程時間所造成的瓶頸。系統的類叢集配置亦容許在個別模組維修期間連續操作。含括旋轉陰極技術能使靶材利用率比習知系統高約3倍。PiVot系統的沉積模組特徵為預濺射單元，該單元只使用一個基板來調理靶材，而非其他系統要達到相同結果時需要高達50個基板。
在本發明的一態樣中，設計適當製程套組對PVD處理腔室的RF腔室功能性而言很重要。在一實例中，第3A圖至第3C圖圖示根據本發明一實施例，用於PVD腔室的製程套組截面。第3D圖圖示根據本發明一實施例，用於PVD腔室的功率輸送源截面。
參照第3A圖至第3C圖，用於PVD腔室的製程套組300包括第一部分(第3A圖)，第一部分具有上應接器 302、下應接器304、下屏蔽306和DTESC 308。用於PVD腔室的製程套組300亦包括第二部分(第3B圖)，第二部分具有靶材310、暗區屏蔽312和Al分隔物314。用於PVD腔室的製程套組300亦包括第三部分(第3C圖)，第三部分具有蓋環316和沉積環318。
參照第3D圖，用於PVD腔室的功率輸送源350包括RF匹配352和RF饋送354。源分配板356(例如，鋁源分配板)及接地屏蔽358(例如鋁金屬片)和金屬外殼360與環狀磁鐵362亦包括在內。功率輸送源350亦包括DC濾箱364和DC饋送366。頂板368與分配板370和延伸塊372、軸374與靶材376亦包括在內。
適合用作上述一或更多MOCVD腔室204、206或208的MOCVD沉積腔室一實例將參照第4圖說明且描述。第4圖為根據本發明一實施例的MOCVD腔室截面示意圖。
第4圖所示設備4100包含腔室4102、氣體輸送系統4125、遠端電漿源4126和真空系統4112。腔室4102包括腔室主體4103，腔室主體4103圍住處理容積4108。噴灑頭組件4104設在處理容積4108的一端，基板載具4114設在處理容積4108的另一端。下圓頂4119設在下容積4110的一端，基板載具4114設在下容積4110的另一端。基板載具4114係圖示為位於處理位置，但基板載具4114可移動到更低位置，以如裝載或卸載基板4140。排氣環420可設置圍繞基板載具4114周圍，以助於防止在下容積4110中沉積，並助於將排氣從腔室4102引導至排氣口4109。下圓頂4119可由透明材料 製成，例如高純度石英，以讓光通過而輻射加熱基板4140。輻射加熱可由設在下圓頂4119下方的複數個內部燈具4121A和外部燈具4121B提供，反射器4166可用於協助控制腔室4102曝照內部與外部燈具4121A、4121B提供的輻射能。附加燈具環亦可用於細微控制基板4140的溫度。
基板載具4114可包括一或更多凹部4116，處理時，一或更多基板4140可放在凹部4116內。基板載具4114可承載六個或更多基板4140。在一實施例中，基板載具4114承載八個基板4140。應理解基板載具4114上可承載更多或更少個基板4140。典型基板4140可包括藍寶石、碳化矽(SiC)、矽或氮化鎵(GaN)。應理解亦可處理其他類型的基板4140，例如玻璃基板4140。基板4140的直徑可為50 mm至100 mm或更大。基板載具4114的尺寸可為200 mm至750 mm。基板載具4114可由各種材料製成，包括SiC或SiC塗覆石墨。應理解根據本文所述製程，腔室4102內也可處理其他尺寸的基板4140。比起傳統MOCVD腔室，噴灑頭組件4104容許更均勻地沉積遍及更多基板4140及/或更大基板4140，進而提高產量及降低每基板4140的處理成本。
處理期間，基板載具4114可繞軸旋轉。在一實施例中，基板載具4114的轉速為約2 RPM(每分鐘轉數)至約100 RPM。在另一實施例中，基板載具4114的轉速為約30 RPM。基板載具4114旋轉有助於提供基板4140均勻加熱，及使處理氣體均勻暴露至各基板4140。
複數個內部和外部燈具4121A、4121B可排列成同 心圓或區(未圖示)，每一燈具區可個別供電。在一實施例中，一或更多溫度感測器(例如高溫計(未圖示))可設在噴灑頭組件4104內，以測量基板4140和基板載具4114的溫度，溫度資料可發送到控制器(未圖示)，控制器可調整各燈具區的功率，以維持預定溫度分佈遍及基板載具4114。在另一實施例中，可調整各燈具區的功率，以補償前驅物流或前驅物濃度的不均勻性。例如，若基板載具4114在外部燈具區附近區域的前驅物濃度較低，則可調整施予外部燈具區的功率，以助於補償此區域的前驅物耗乏。
內部和外部燈具4121A、4121B可加熱基板4140達約400℃至約1200℃之溫度。應理解本發明不限於使用內部與外部燈具4121A、4121B陣列。任何適合加熱源皆可用於確保適當施加合宜溫度至腔室4102和內含基板4140。例如，在另一實施例中，加熱源可包括電阻式加熱元件(未圖示)，該等元件可熱接觸基板載具4114。
氣體輸送系統4125可包括多個氣源，或者視運作製程而定，某些來源可為液體源而非氣體，在此情況下，氣體輸送系統可包括液體注入系統或其他裝置(例如起泡器)使液體蒸發。在輸送到腔室4102前，蒸汽接著與載氣混合。諸如前驅物氣體、載氣、淨化氣體、清洗/蝕刻氣體或其他等不同氣體可從氣體輸送系統4125供應到個別供應管線4131、4132及4133而至噴灑頭組件4104。供應管線4131、4132及4133可包括關閉閥和質量流量控制器或其他類型的控制器，以監測及調節或關閉各管線的氣流。
導管4129可接收來自遠端電漿源4126的清洗/蝕刻氣體。遠端電漿源4126可經由供應管線4124接收來自氣體輸送系統4125的氣體，閥4130可設在噴灑頭組件4104與遠端電漿源4126之間。可打開閥4130讓清洗及/或蝕刻氣體或電漿經由供應管線4133流入噴灑頭組件4104，供應管線4133適於當作電漿用導管。在另一實施例中，設備4100可不包括遠端電漿源4126，清洗/蝕刻氣體可利用替代供應管線組態，由非電漿清洗及/或蝕刻用氣體輸送系統4125輸送到噴灑頭組件4104。
遠端電漿源4126可為適於腔室4102清洗及/或基板4140蝕刻的射頻或微波電漿源。清洗及/或蝕刻氣體可經由供應管線4124供應到遠端電漿源4126，以產生電漿物種，電漿物種經由導管4129和供應管線4133散播通過噴灑頭組件4104而進入腔室4102。做為清洗應用的氣體可包括氟、氯或其他反應元素。
在另一實施例中，氣體輸送系統4125和遠端電漿源4126經適當改造，以將前驅物氣體供應到遠端電漿源4126而產生電漿物種，電漿物種經散播通過噴灑頭組件4104而於如基板4140上沉積CVD層，例如III-V族膜。通常，呈物質狀態的電漿係藉由將電能或電磁波(例如射頻波、微波)輸送到製程氣體(例如前驅物氣體)，促使製程氣體至少部分分解形成電漿物種而產生，例如離子、電子和中性粒子(例如自由基)。在一實例中，電漿係藉由以小於約100千兆赫(GHz)的頻率輸送電磁能而在電漿源4126的內部區域產 生。在另一實例中，電漿源4126配置以約0.4千赫(kHz)至約200兆赫(MHz)的頻率輸送電磁能，例如頻率約162兆赫(MHz)，功率位準小於約4千瓦(kW)。咸信形成電漿可增進前驅物氣體的形成和活性，使沉積製程期間抵達基板表面的活化氣體得快速反應而形成具改善物性與電性的膜層。
淨化氣體(例如氮氣)可從噴灑頭組件4104及/或從設在基板載具4114下方和腔室主體4103底部附近的入口埠或管(未圖示)輸送到腔室4102內。淨化氣體進入腔室4102的下容積4110，並往上流過基板載具4114和排氣環420而進入多個排氣口4109，排氣口4109設置圍繞環狀排氣通道4105。排氣導管4106連接環狀排氣通道4105和真空系統4112，真空系統4112包括真空泵(未圖示)。腔室4102的壓力係利用閥系統4107控制，閥系統4107控制排氣抽出環狀排氣通道4105的速率。
適合用作上述腔室204的替代實施例(或其他腔室的替代實施例)的HVPE腔室204的HVPE沉積腔室一實例將參照第5圖說明且描述。第5圖為根據本發明一實施例，適合用於製造III族氮化物材料的HVPE腔室500截面示意圖。
設備500包括被蓋子504圍住的腔室502。出自第一氣源510的處理氣體經由氣體分配噴灑頭506輸送到腔室502。在一實施例中，氣源510包括含氮化合物。在另一實施例中，氣源510包括氨氣。在一實施例中，也可經由氣體分配噴灑頭506或經由腔室502的壁面508引用鈍氣，例如氦 氣或氮氣。能源512可設在氣源510與氣體分配噴灑頭506之間。在一實施例中，能源512包括加熱器。能源512可分解出自氣源510的氣體(例如氨氣)，使含氮氣體中的氮更具反應性。
為與出自第一來源510的氣體反應，可由一或更多第二來源518輸送前驅物材料。藉著讓反應氣體流過及/或流經前驅物源518的前驅物，可輸送前驅物至腔室502。在一實施例中，反應氣體包括含氯氣體，例如氯氣。含氯氣體可與前驅物源反應而形成氯化物。為提高含氯氣體與前驅物反應的效力，含氯氣體可蛇行通過腔室532的船區，並以電阻式加熱器520加熱。藉由增加含氯氣體蛇行通過腔室532的滯留時間，可控制含氯氣體的溫度。藉由提高含氯氣體的溫度，氯可更快與前驅物反應。換言之，溫度係氯與前驅物反應的催化劑。
為提高前驅物的反應性，可以船中第二腔室532內的電阻式加熱器520加熱前驅物。接著將氯化物反應產物輸送到腔室502。氯化物反應產物先進入管522，在此氯化物反應產物均勻分散於管522內。管522連接至另一管524。氯化物反應產物於第一管522內均勻分散後即進入第二管524。氯化物反應產物接著進入腔室502，在此氯化物反應產物與含氮氣體混合而於基板516上形成氮化物層，基板516放在晶座514上。在一實施例中，晶座514包括碳化矽。氮化物層例如包括n型氮化鎵。諸如氮和氯等其他反應產物經由排氣裝置526排放。
LED和相關裝置可由如III-V族膜等層製成，特別係III族氮化物膜。本發明的一些實施例係關於在製造工具的專用腔室中，例如在專用MOCVD腔室中，形成氮化鎵(GaN)層。在本發明的一些實施例中，GaN係二元GaN膜，但在其他實施例中，GaN係三元膜(例如InGaN、AlGaN)或四元膜(例如InAlGaN)。在至少一些實施例中，III族氮化物材料層係磊晶形成。III族氮化物材料層可直接形成在基板上或置於基板上的緩衝層上。其他涵蓋實施例包括p型摻雜氮化鎵層，該層直接沉積於PVD形成的緩衝層上，例如PVD形成的氮化鋁。
應理解本發明的實施例不限於在上述選定基板上形成層。其他實施例可包括使用任何適合的未圖案化或圖案化單晶基板，高品質氮化鋁層例如以非反應性PVD方式濺射沉積於基板上。基板例如為藍寶石(Al2O3)基板、矽(Si)基板、碳化矽(SiC)基板、鑽石覆矽(SOD)基板、石英(SiO2)基板、玻璃基板、氧化鋅(ZnO)基板、氧化鎂(MgO)基板和氧化鋁鋰(LiAlO2)基板，但不以此為限。諸如遮蔽及蝕刻等任何已知方法可用於在平面基板形成特徵結構(例如支柱)而製造圖案化基板。然在特定實施例中，使用具(0001)定向的圖案化藍寶石基板(PSS)。圖案化藍寶石基板十分適合用於製造LED，因為圖案化藍寶石基板可提高光萃取效率，此對製造新一代固態發光裝置極為有用。基板選擇準則可包括晶格匹配以減緩缺陷形成和熱膨脹係數(CTE)匹配以減輕熱應力。
如上所述，可摻雜III族氮化物膜。III族氮化物膜可使用任何p型摻質進行p型摻雜，例如鎂(Mg)、鈹(Be)、鈣(Ca)、鍶(Sr)或任何具兩個價電子的I族或II族元素，但不以此為限。III族氮化物膜可經p型摻雜成具1×1016至1×1020個原子/立方公分的導電度。III族氮化物膜可使用任何n型摻質進行n型摻雜，例如矽或氧或任何適合的IV族或VI族元素，但不以此為限。III族氮化物膜可經n型摻雜成具1×1016至1×1023個原子/立方公分的導電度。
應理解上述製程可在叢集工具的專用腔室或其他具一個以上腔室的工具中進行，例如配置成具有專用腔室來製造LED各層的同軸工具。亦應理解本發明的實施例不必限於製造LED。例如，在另一實施例中，可以本文所述方式來製造除LED裝置外的裝置，例如場效電晶體(FET)裝置，但不以此為限。在此類實施例中，層結構頂部可能不需要p型材料。反之，n型或未摻雜材料可用來取代p型層。亦應理解可在單一處理腔室中進行多個操作，例如沉積及/或熱退火的各種組合。
故揭示製造PVD形成的氮化鋁緩衝層。
220‧‧‧LED結構
222‧‧‧基板
224‧‧‧氮化鋁層
226‧‧‧層
228‧‧‧MQW結構
230‧‧‧氮化鋁鎵層
232‧‧‧氮化鎵層
240‧‧‧時間對沉積作圖

Claims (21)

  1. 一種製造一緩衝層於一基板上的方法，該方法包含以下步驟：預處理一基板的一表面；及隨後，利用一氮基氣體或電漿，從放在一物理氣相沉積(PVD)腔室內的一含鋁靶材，反應性濺射一氮化鋁(AlN)層至該基板的該表面。
  2. 如請求項1所述之方法，其中該預處理之步驟係在該PVD腔室中進行。
  3. 如請求項2所述之方法，其中該預處理之步驟包含以下步驟：把該基板裝載至該PVD腔室的一基座上，及施加一偏壓至該基座，以於該基板的該表面附近產生一電漿。
  4. 如請求項3所述之方法，其中該電漿包含選自由氮自由基、氬自由基和氫自由基所組成群組的一自由基。
  5. 如請求項3所述之方法，其中於該基板的該表面附近產生該電漿之步驟包含以下步驟：自該基板的該表面移除表面污染或微粒，及改質該基板的該表面結構。
  6. 如請求項3所述之方法，其中施加該偏壓至該基座之步驟包含以下步驟：施加約-5 V至-1000 V的一偏壓，歷時約1秒 至15分鐘。
  7. 如請求項3所述之方法，其中進行該預處理時，同時使該基座的一溫度維持在約-50℃至1000℃。
  8. 一種半導體設備，包含：一基板；及一氮化鋁(AlN)緩衝層，該AlN緩衝層置於該基板上，該AlN緩衝層具有一粗糙度小於約1奈米根均方的一原子級平滑表面和在一(002)方向的一結晶定向，且一(002)波峰的FWHM小於約200弧秒。
  9. 如請求項8所述之半導體設備，其中該AlN緩衝層具有小於約500奈米的一厚度。
  10. 如請求項8所述之半導體設備，其中該AlN緩衝層在該(002)方向的該結晶定向具有該(002)波峰的FWHM小於約50弧秒。
  11. 如請求項8所述之半導體設備，進一步包含：一氮化鎵(GaN)基裝置，該GaN基裝置置於該AlN緩衝層上。
  12. 如請求項8所述之半導體設備，進一步包含： 一預加晶種層，該預加晶種層直接置於該基板與該AlN緩衝層之間。
  13. 一種製造一緩衝層於一基板上的方法，該方法包含以下步驟：形成一預加晶種層至一基板的一表面；以及利用一氮基氣體或電漿，從放在一物理氣相沉積(PVD)腔室內的一含鋁靶材，反應性濺射一氮化鋁(AlN)層至該預加晶種層上。
  14. 如請求項13所述之方法，其中形成該預加晶種層之步驟包含以下步驟：形成選自由Al、AlOx、SiNx、ZnO、ZnS、ZrN和TiN所組成群組的一層。
  15. 如請求項13所述之方法，其中形成該預加晶種層之步驟包含以下步驟：無氮濺射一毒化含鋁靶材。
  16. 如請求項13所述之方法，其中在反應性濺射該AlN層步驟期間，形成該預加晶種層之步驟提供對該基板的該表面的保護。
  17. 如請求項13所述之方法，該方法進一步包含以下步驟：在反應性濺射該AlN層之步驟前，以一技術來預處理該基板，該技術選自由熱預處理、化學預處理和物理預處理 所組成的群組。
  18. 如請求項13所述之方法，其中該基板選自由一藍寶石基板、一SiC基板、一Si基板、一鑽石基板、一LiAlO2基板、一ZnO基板、一W基板、一Cu基板、一GaN基板、一AlGaN基板、一AlN基板和一鹼石灰/高矽玻璃基板所組成的群組。
  19. 如請求項13所述之方法，其中該含鋁靶材選自由一含Al金屬靶材、一含Al合金靶材或一含Al化合物靶材所組成的群組。
  20. 如請求項19所述之方法，其中該含鋁靶材摻雜一原子，該原子選自由一II族原子、一IV族原子和一VI族原子所組成的群組。
  21. 如請求項13所述之方法，其中該氮基氣體或電漿包含一氣體或以一氣體為基礎，該氣體選自由N2、NH3、NO2和NO所組成的群組。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI620829B (zh) * 2016-06-12 2018-04-11 Beijing Naura Microelectronics Equipment Co Ltd Film forming method of semiconductor device and aluminum nitride film forming method of semiconductor device
US10643843B2 (en) 2016-06-12 2020-05-05 Beijing Naura Microelectronics Equipment Co., Ltd. Film forming method and aluminum nitride film forming method for semiconductor apparatus

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396933B2 (en) * 2012-04-26 2016-07-19 Applied Materials, Inc. PVD buffer layers for LED fabrication
US9929310B2 (en) 2013-03-14 2018-03-27 Applied Materials, Inc. Oxygen controlled PVD aluminum nitride buffer for gallium nitride-based optoelectronic and electronic devices
DE102013112785B3 (de) * 2013-11-19 2015-02-26 Aixatech Gmbh Verfahren zur Herstellung eines Verbundkörpers mit zumindest einer funktionellen Schicht oder zur weiteren Herstellung elektronischer oder opto-elektronischer Bauelemente
KR102145205B1 (ko) * 2014-04-25 2020-08-19 삼성전자주식회사 반도체 소자 제조방법 및 증착 장치의 유지보수방법
JP6817072B2 (ja) 2014-05-27 2021-01-20 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドＳｉｌａｎｎａ Ｕｖ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｐｔｅ Ｌｔｄ 光電子デバイス
US11322643B2 (en) 2014-05-27 2022-05-03 Silanna UV Technologies Pte Ltd Optoelectronic device
JP6636459B2 (ja) 2014-05-27 2020-01-29 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドＳｉｌａｎｎａ Ｕｖ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｐｔｅ Ｌｔｄ 半導体構造と超格子とを用いた高度電子デバイス
WO2015181656A1 (en) 2014-05-27 2015-12-03 The Silanna Group Pty Limited Electronic devices comprising n-type and p-type superlattices
CN104103720A (zh) * 2014-07-24 2014-10-15 安徽三安光电有限公司 一种氮化物半导体的制备方法
US10263139B2 (en) 2014-07-24 2019-04-16 Xiamen Sanan Optoelectronics Technology Co., Ltd. Fabrication method of nitride light emitting diodes
US9876143B2 (en) * 2014-10-01 2018-01-23 Rayvio Corporation Ultraviolet light emitting device doped with boron
KR102369933B1 (ko) * 2015-08-03 2022-03-04 삼성전자주식회사 반도체 발광소자 및 그 제조 방법
CN106711020B (zh) * 2015-11-18 2021-09-17 北京北方华创微电子装备有限公司 衬底的氮化方法及氮化镓缓冲层的制备方法
CN105590839B (zh) * 2016-03-22 2018-09-14 安徽三安光电有限公司 氮化物底层、发光二极管及底层制备方法
JP2019524982A (ja) * 2016-05-26 2019-09-05 ジョルゲンソン，ロビー Ｉｉｉａ族窒化物成長システムおよび方法
TWI589023B (zh) * 2016-06-27 2017-06-21 國立暨南國際大學 半導體裝置用基材及使用其之半導體裝置
CN106992231B (zh) * 2017-04-06 2019-05-21 厦门三安光电有限公司 氮化物半导体元件及其制作方法
KR101996424B1 (ko) * 2017-04-24 2019-07-04 아주대학교산학협력단 레이저 다이오드 및 그 제조 방법
CN107119323B (zh) * 2017-04-27 2019-08-06 云南北方驰宏光电有限公司 一种CVDZnS晶体材料的掺杂改性方法
JP6660603B2 (ja) * 2017-12-05 2020-03-11 パナソニックＩｐマネジメント株式会社 スパッタリング方法
US11021788B2 (en) * 2017-12-05 2021-06-01 Panasonic Intellectual Property Management Co., Ltd. Sputtering method
CN109326696B (zh) * 2018-09-19 2021-04-27 华灿光电(苏州）有限公司 一种发光二极管的外延片的制备方法
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN109768125A (zh) * 2018-12-29 2019-05-17 晶能光电（江西）有限公司 硅基外延片生长方法
CN109888063B (zh) * 2019-01-23 2020-07-07 华灿光电（浙江）有限公司 AlN模板及氮化镓基发光二极管外延片的制备方法
CN109962129B (zh) * 2019-01-28 2020-12-08 华灿光电（浙江）有限公司 AlN模板及氮化镓基发光二极管外延片的制备方法
TWI698546B (zh) * 2019-06-20 2020-07-11 環球晶圓股份有限公司 具有氮化鋁成核層的基板及其製造方法
CN111740004B (zh) * 2020-08-10 2020-11-27 上海陛通半导体能源科技股份有限公司 氮化铝基薄膜结构、半导体器件及其制备方法
CN111739790B (zh) * 2020-08-25 2020-12-18 中电化合物半导体有限公司 一种氮化镓薄膜的外延结构及制备方法
US20220307129A1 (en) * 2021-03-23 2022-09-29 Applied Materials, Inc. Cleaning assemblies for substrate processing chambers

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0576566B1 (en) 1991-03-18 1999-05-26 Trustees Of Boston University A method for the preparation and doping of highly insulating monocrystalline gallium nitride thin films
JP2906971B2 (ja) 1993-12-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
US5652176A (en) 1995-02-24 1997-07-29 Motorola, Inc. Method for providing trench isolation and borderless contact
US6657300B2 (en) * 1998-06-05 2003-12-02 Lumileds Lighting U.S., Llc Formation of ohmic contacts in III-nitride light emitting devices
US6358810B1 (en) * 1998-07-28 2002-03-19 Applied Materials, Inc. Method for superior step coverage and interface control for high K dielectric capacitors and related electrodes
JP3702721B2 (ja) * 1999-03-09 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
KR100540246B1 (ko) * 1999-12-22 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP3836697B2 (ja) * 2000-12-07 2006-10-25 日本碍子株式会社 半導体素子
US7501023B2 (en) * 2001-07-06 2009-03-10 Technologies And Devices, International, Inc. Method and apparatus for fabricating crack-free Group III nitride semiconductor materials
JP3768943B2 (ja) * 2001-09-28 2006-04-19 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板、ｉｉｉ族窒化物素子用エピタキシャル基板及びｉｉｉ族窒化物素子
JP2003171200A (ja) * 2001-12-03 2003-06-17 Canon Inc 化合物半導体の結晶成長法、及び化合物半導体装置
JP2004006461A (ja) * 2002-05-31 2004-01-08 Nec Corp 半導体装置
JP3867161B2 (ja) * 2002-09-20 2007-01-10 独立行政法人物質・材料研究機構 薄膜素子
WO2005015642A1 (ja) * 2003-08-08 2005-02-17 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
US7012016B2 (en) * 2003-11-18 2006-03-14 Shangjr Gwo Method for growing group-III nitride semiconductor heterostructure on silicon substrate
KR100576857B1 (ko) * 2003-12-24 2006-05-10 삼성전기주식회사 ＧａＮ 반도체 발광소자 및 그 제조방법
JP4833616B2 (ja) * 2004-09-13 2011-12-07 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法
SG124417A1 (en) * 2005-02-02 2006-08-30 Agency Science Tech & Res Method and structure for fabricating III-V nitridelayers on silicon substrates
JP4441415B2 (ja) * 2005-02-07 2010-03-31 国立大学法人東京工業大学 窒化アルミニウム単結晶積層基板
US7776636B2 (en) * 2005-04-25 2010-08-17 Cao Group, Inc. Method for significant reduction of dislocations for a very high A1 composition A1GaN layer
JP4722579B2 (ja) * 2005-06-22 2011-07-13 パナソニック株式会社 共振器およびこれを用いたフィルタ回路の製造方法
US7795050B2 (en) * 2005-08-12 2010-09-14 Samsung Electronics Co., Ltd. Single-crystal nitride-based semiconductor substrate and method of manufacturing high-quality nitride-based light emitting device by using the same
KR100753152B1 (ko) * 2005-08-12 2007-08-30 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
US20110008205A1 (en) * 2006-01-14 2011-01-13 Mangiardi John R Multifunctional floor pads
KR101281684B1 (ko) * 2008-01-25 2013-07-05 성균관대학교산학협력단 질화물 반도체 기판의 제조방법
US20110147786A1 (en) * 2008-04-08 2011-06-23 Song June O Light-emitting device and manufacturing method thereof
WO2009129353A1 (en) * 2008-04-15 2009-10-22 Purdue Research Foundation Metallized silicon substrate for indium gallium nitride light-emitting diode
US7875534B2 (en) * 2008-07-21 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Realizing N-face III-nitride semiconductors by nitridation treatment
CN101335200B (zh) * 2008-08-01 2011-08-17 武汉大学 一种AlN薄膜的制备方法
US8803189B2 (en) * 2008-08-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy using lateral overgrowth
JP2010073760A (ja) * 2008-09-16 2010-04-02 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP2011057474A (ja) * 2009-09-07 2011-03-24 Univ Of Tokyo 半導体基板、半導体基板の製造方法、半導体成長用基板、半導体成長用基板の製造方法、半導体素子、発光素子、表示パネル、電子素子、太陽電池素子及び電子機器
US8642368B2 (en) 2010-03-12 2014-02-04 Applied Materials, Inc. Enhancement of LED light extraction with in-situ surface roughening
KR20110103607A (ko) 2010-03-15 2011-09-21 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US20110244663A1 (en) * 2010-04-01 2011-10-06 Applied Materials, Inc. Forming a compound-nitride structure that includes a nucleation layer
CN103003961B (zh) * 2010-04-30 2015-11-25 波士顿大学理事会 具有能带结构电位波动的高效紫外发光二极管
CN102345091A (zh) * 2010-07-29 2012-02-08 鸿富锦精密工业（深圳）有限公司 涂层、具有该涂层的被覆件及该被覆件的制备方法
CN102345092A (zh) * 2010-07-29 2012-02-08 鸿富锦精密工业（深圳）有限公司 涂层、具有该涂层的被覆件及该被覆件的制备方法
CN102383093A (zh) * 2010-08-31 2012-03-21 鸿富锦精密工业（深圳）有限公司 涂层、具有该涂层的被覆件及该被覆件的制备方法
CN102477531B (zh) * 2010-11-26 2015-03-25 鸿富锦精密工业（深圳）有限公司 被覆件及其制造方法
CN102548308A (zh) * 2010-12-13 2012-07-04 鸿富锦精密工业（深圳）有限公司 壳体及其制造方法
US8409895B2 (en) * 2010-12-16 2013-04-02 Applied Materials, Inc. Gallium nitride-based LED fabrication with PVD-formed aluminum nitride buffer layer
US20120158819A1 (en) 2010-12-21 2012-06-21 Microsoft Corporation Policy-based application delivery
CN102560347A (zh) * 2010-12-27 2012-07-11 鸿富锦精密工业（深圳）有限公司 具有硬质涂层的被覆件及其制备方法
CN102534489A (zh) * 2010-12-30 2012-07-04 鸿富锦精密工业（深圳）有限公司 镀膜件及其制造方法
KR101042562B1 (ko) * 2011-02-28 2011-06-20 박건 Ｗｕｒｔｚｉｔｅ 파우더를 이용한 질화물계 발광소자 및 그 제조 방법
US8778783B2 (en) * 2011-05-20 2014-07-15 Applied Materials, Inc. Methods for improved growth of group III nitride buffer layers
US8980002B2 (en) * 2011-05-20 2015-03-17 Applied Materials, Inc. Methods for improved growth of group III nitride semiconductor compounds
US20130005118A1 (en) * 2011-07-01 2013-01-03 Sung Won Jun Formation of iii-v materials using mocvd with chlorine cleans operations
US8865565B2 (en) * 2011-08-02 2014-10-21 Kabushiki Kaisha Toshiba LED having a low defect N-type layer that has grown on a silicon substrate
US20130082274A1 (en) * 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
US9396933B2 (en) * 2012-04-26 2016-07-19 Applied Materials, Inc. PVD buffer layers for LED fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI620829B (zh) * 2016-06-12 2018-04-11 Beijing Naura Microelectronics Equipment Co Ltd Film forming method of semiconductor device and aluminum nitride film forming method of semiconductor device
US10643843B2 (en) 2016-06-12 2020-05-05 Beijing Naura Microelectronics Equipment Co., Ltd. Film forming method and aluminum nitride film forming method for semiconductor apparatus

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