TW201133646A - Thin film transistors having multiple doped silicon layers - Google Patents

Description

201133646 六、發明說明： 【發明所屬之技術領域】 本發明之實施例係大致上關於薄膜電晶體（TFT)及其 製造方法。 ' 【先前技術】 液晶顯示器（LCDs)大量應用在平面面板顯示器工業。 在LCD中，兩玻璃板係以一層液晶材料夾置在其之間來 接合在一起。基材連接到功率源以改變液晶材料的方 位。TFTs已經被用來以非常快速度將lcd之像素分別 地定址（address)。在先進的顯示器面板中，具有數百萬 的像素，各像素係由-相應的TFT來個別地定址。 用在LCD製造之一種類型TFT即是底部閘極邮底 部閘極TFT含有一形成在基材上方之閘極電極、一形成 在閑極電極上方之閉極介電層、一主動材料層(諸㈣晶 :)、-摻雜矽層、與源極及汲極電極。主動材料係容許 閘極電極開啟時電流能從源極通過到沒極電極。一旦 電流通過到汲極電極，像素即被定址。 一 #雜石夕層之電阻率會 則TFT之… 之政率。電阻率越高， τ之4越低。通常，掺㈣層不像非晶發層如此 :::就基材產能而言’捧雜砂層之沉積時間通常 低電阻率之摻”層…，隨f率來沉積較 …、向處理腔室變得更大以 «% 201133646 製造更大的LCDs’難以同時達到橫越整個基材之低電阻 率且不用降低沉積速率到這樣會使瓶頸發生的程度。實 際上，况積之均勻性係顯著地介於4〇〇 A/min與U00 A/min之間。隨著腔室尺寸變得更大，沉積非均勻性範 園會持續增加。 所以，需要-種製造摻雜矽層之TFT製造方法，其中 該摻雜梦層同時具有低電阻率和高到基材瓶頸不會發生 的沉積速率。 【發明内容】 本發明之實施例係大致上關於TFT及其製造方法。在 此揭示之TFT是❹TFT，其中主動通道包含非晶石夕。 多個摻雜矽層係沉積在非晶矽上方，其中摻雜矽層之電 阻率在和非晶矽層的界面處比在和源極及汲極電極的界 面處更高。替代地，單一摻雜矽層係沉積在非晶矽上方， 其中單-掺雜層之性質係在厚度中改變。在和源極及汲 極電極的界面處具有較低電阻率是較佳的.，但是較低電 阻率通常意謂著較低的基材產能。藉由使用多個或分級 層，可達到低電阻率。在此揭示之實施例係包括低電阻 率而不會犧牲基材產能。 在一實施例中，揭示一種薄膜電晶體製造方法。該方 法包含下述步驟：沉積一非晶矽層於一基材上方，該基 材具有形成在其上之一閘極電極與—閘極介電層。該^

S 5 201133646 :亦包3下述步驟：沉積兩或多個摻雜矽層於該非晶矽 層上方。各摻雜矽層具有不同於其他摻雜矽層之至少一 :: 生。該方法亦包含下述步驟：沉積-金屬層於該兩或 夕個摻雜石夕層上方；圖案化該金屬層，以形成一源極電 極與-汲極電極；及圖案化該兩或多個摻雜矽層，以暴 露該非晶矽層。該方法亦包含下述步驟··沉積一鈍化層 於該源極電極、該汲極電極與該暴露之非W層上方。 在另一實施例中’揭示-種薄膜電晶體製造方法。該 方法包含下述步驟：沉積一非晶矽層於—基材上方，該 基材具有形成在其上之一閘極電極與—閘極介電層。該 方法亦包含下述步驟：以一第一沉積速率沉積一第—摻 雜矽層於該非晶矽層上，該第一摻雜矽層具有一第—電 阻率；及沉積一第二摻雜矽層於該第一摻雜矽層上，該 第二摻雜矽層具有小於該第一電阻率之一第二電阻率。 該第二摻雜矽層係以小於該第一沉積速率之一第二沉積 速率來沉積。該方法亦包含下述步驟：沉積一金屬層於 該第二摻雜矽層上方；圖案化該金屬層，以形成一源極 電極與一没極電極’及圖案化該第一摻雜石夕層與該第二 摻雜石夕層’以暴露該非晶梦層。該方法亦包含下述步驟. 沉積一鈍化層於該源極電極、該汲極電極與該暴露之非 晶矽層上方。 在另一實施例中，揭示一種薄膜電晶體製造方法。該 方法包含下述步驟.沉積一非晶石夕層於—基材上方，琴 基材具有形成在其上之一閘極電極與一閘極介電層。兮 201133646 方法亦包含下述步驟. 錆一旅 鄉.，儿積摻雜矽層於該非晶矽層 曰。该摻㈣層具有—電阻率，該電阻率係、從—和 晶矽層接觸之第一表面降低到一和該第一表面相對：第 二表面。該方法亦包含下述步驟：沉積一 ::層之該第二表面上；圖案化該金屬層，以形成= 電極與一淡極電極；及圖案化該摻雜石夕層，以暴露該 非晶發層。該方法亦包含下述步驟：沉積一純化層於該 源極電極、該汲極電極與該暴露之非晶矽層上方。 【實施方式】 本發明之實施例係大致上關於TFT及其製造方法。在 此揭示之TFT切系TFT，其中主動通道包含非晶石夕。 多個摻雜梦層係沉積在非晶石夕上方，其中摻雜梦層之電 阻率在和非晶碎層的界面處比在和源極及沒極電極的界 面處更高。替代地’單一摻雜矽層係沉積在非晶矽上方， 其中單—摻雜層之性質係在厚度中改變。在和源極及沒 極電極的界面處具有較低電阻率是較佳的，但是較低電 阻率通常意謂著較低的基材產能。藉由使用多個或分級 層，可㈣低電阻^在此揭示之實施㈣'包括低電阻 率而不會犧牲基材產能。 在此》f ««之實把例可實施在電漿增強化學氣相沉積 (PECVD)腔至中，其係由AKT America，⑻（其為美國加 "I聖大克勞拉市之應用材料公司的子公司）製造且販 201133646 售。應瞭解，在此討論之實施例可實施在其他腔室中， 包括由其他製造業者販售的腔室。 第1A-1H圖為TFT結構100在各個製造階段中的剖視 圖。結構100包括一基材102。在一實施例令’基材102 可包含半導體基材。在另-實施例中，基材ι〇2可包含 石夕基材。在另―實施例中，基材⑽可包含錯。一閉極 電極104形成在基材上方。間極電極是藉由以下步隸來 形成··毯覆式沉積一層、形成一罩幕於其上方、敍刻該 層、與移除該罩幕以留下閘極電㉟1〇4。在一實施例中， 閉極電極1〇4可包含金屬。在另-實施例中，閘極電極 104可包含選自從鉻、鉬、鋼、鈦鎢、鋁及其組合 所組成之群組的金屬。在—實施例中，製造閘極電極⑽ 之層可藉由物理氣相沉積(PVD)來沉積。在另一實施例 中’製造閉極電極1()4之層可藉由蒸鑛來沉積。在另一 實施例中，製造閘極電们04之層可藉由電鑛來沉積。 應瞭解’可使用其他沉積方法來沉積製造閘極電極1〇4 之層。在-實施例中’閘極電極1〇4可具有約2〇〇〇入至 約3〇〇〇A之厚度。應瞭解’可調整閘極電極104之厚度 以符合元件需求。 一閘極介電層106形成在閘極電極104上方。在一實 :例中，閘極介電;| 1〇6可藉由pECVD來沉積。在另一 貫&例中$極介電層106可藉由化學氣相沉積(CVD) 來儿積應瞭解’可使用其他沉積方法來沉積閘極介電 層1〇6在-實施例中，閘極介電層1G6可包含絕緣材 201133646 料》在另一實施例中，閘極介電声 ^ ^ 層106可包含氮化矽。 在另-實施例中，閘極介電層1G6可包含氧切 -實施例中’間極介…06可包含二氧化石夕。在：另 施例中，閘極介電I 106可具有❸1〇〇〇A至約6〇實 厚度。在另一實施例中’閘極介電層106之厚度可以, 約2000A至約4000A。在一音始7丨丄 ^ 實施例中，閘極介電層106 可包含多層。當閘極介電層106使用多層時，該些 -者可以是高沉積速率材料(諸如具有不佳品質 矽），並且該些層之另一者可白人 了匕3低沉積速率材料（諸如 具有高品質之氮化外開時獲得非晶碎TFT之產能與 界面品質。 、 -旦已經沉積了閘極介電層106，可沉積一半導體層 108。在-實施例中’半導體層1G8可包切。在另—實 施例中’半導體層108可包含非晶石夕。在另一實施例中， 半導體層⑽可包含本質石夕。在另一實施例中，半導體 層m可包含本質非晶石夕。在另—實施例中，半導體層 108可包含微晶石夕。在一實施例中，|導體f⑽Μ 由PECVD來沉積。應瞭解，亦可藉由其他沉積方法來沉 積半導體層108 »在一實施例中，半導體層1〇8可具有 約300Α至約3000Α之厚度。 為了改善半導體層1〇8與後續將形成之源極及汲極電 極之間的電接觸，可沉積一或多個摻雜半導體層在半導 體層108上。確保良好電接觸之一方式即是降低電阻 率。為了降低電阻率，可僅降低沉積速率。然而，如上

9 S 201133646 所5寸論’降低彡儿積速率將影響基材產能。第2圖為一圖 表，其顯示根據一實施例之用在一些腔室之沉積速率對 電阻率關係。隨著腔室尺寸已經從處理表面積約4〇,〇〇〇 cm2(即40K/40KA)之基材的腔室增加到處理表面積約 555,〇〇〇〇^2(即55反）之基材的腔室到處理表面積約 卯”⑼^^爪^即卯”之基材的腔室’相同的低沉積速率無 法製造相同的低電阻率。反而，隨著腔室尺寸已經增加， 單一摻雜半導體層中的電阻率也會增加。通常，摻雜半 導體層不會非常厚。所以’可使用雙層或多層之推雜半 導體層。接觸半導體層108.之層能夠以高速率來沉積且 因此具有高電阻率，而接觸源極及汲極電極之層能夠以 低速率來沉積以具有低電阻率。因此’雙層或多層之摻 雜半導體層具有從半導體層⑽（其可稱為非㈠通道層） 到源極及没極電極（其可包含銘石夕材料）形《良好歐姆接 觸的優點H施例巾’雙層或多層之摻雜半導體層 可具有小於約100 Qcm之總電阻率 雙層或多層之摻雜半導體層可具有 。在另一實施例中， 小於約5 0 Ω c m之總 電阻率。在一實施例中，結構丨〇 冉1 υυ之總電阻率可以小於 約 200 Ωοιη〇 --W (ΒΙ Τ^· ^ ^ 3 層110、112在半導體層108上方。 π 應瞭解，儘管僅| 兩層’可存在有更多的摻雜半導 亍导體層。在一實施例* 存在有三個換雜半導體層。在另—實施财，存在3 個摻雜半導體層。在另—實施例中，可存在有單^ 201133646 其中該層之電阻率在厚度中逐漸地降低。當摻雜半導體 層使用多層時，可使用不同的沉積條件來沉積各層。舉 例而言，沉積速率可以不同，氣體之流速可以不同，腔 室壓力可以不同’並且施加之功率可以不同。 在一實施例中，摻雜半導體層110、112可包含矽。在 另一實施例中’摻雜半導體層110、112可包含非晶石夕。 在另一實施例中’摻雜半導體層110、112可包含微晶石夕。 在另一實施例中，摻雜半導體層110、112可包含本質石夕。 在另一實施例中，摻雜半導體層11〇、112可包含本質非 晶矽。在一實施例中，摻雜半導體層丨丨〇、丨12可藉由 PECVD來沉積。在一實施例中，摻質可包含鱗。在一實 施例中，摻雜半導體層11〇、112可具有約250A至約575A 之集合厚度。在一實施例中，第一摻雜半導體層110可 具有約75A至約100A之厚度。在一實施例中，第二摻 雜半導體層112可具有約200A至約500A之厚度。 表1 測試 運行 厚度(Α) 沉積速率(A/min) 沉積時間(秒） 電阻率(Ωοώ) 1 550 300 110.0 37 2 550 800 41.3 56 3 550 2000 16.5 116 4 300 300 60.0 37 ~~ 5 300 800 22.5 56 6 300 2000 9.0 116 表1係顯示六個測試運行之結果，其中沉積了單一摻 雜半導體層。測試運行1 -3係各沉積有單一摻雜半導體 Λ 11 201133646 層到55〇A之屋痒 的。同樣地，測古Γ運積速率、時間及電阻率是不同 層到·Α之；^ =4·6係各沉積有單—摻雜半導體 的。測試運行Γ:測積速率、時間及電阻率是不同 常良好電阻率，二:皆產生T30°A/min之非 測試運行了 w性是不佳的。測試運行2與 再次地是不㈣。心=受的f阻率，但㈣均句性 接受的結果二=仃3與測試運行6產生了無法 、疋因為電阻率高於100。

表2係顯示四個測試運行’其中已經沉積了雙 雜半導體層。斜2 a 夕 表2 導體層上之屏，* n 、、且钱，儿積在丰 ^並且頂層是將形成源極及汲極電極之 在各個測試運行中，頂層對於37Qcm 300 A/min之沉籍卞玄Α 羊疋以 β爻/儿積連率來沉積，並且底層對於ιΐ6卩⑽ 之電阻率疋以2_ A/min之沉積速率來沉積。在測試運 12 λ 201133646 行1令，頂層係沉積長这 償長建30秒，而底層係沉積長達12 秒，總沉積時間為42秒且她雷阳盡炎^ 〜電阻率為94 Hem。在測試 運行2中，頂層係沉積長查 達80和，而底層係沉積長達 4.5秒，總沉積時間為f ^ 84·5秒且總電阻率為59Qcm。在 測試運行3中，頂層係沉積長達16秒，而底層係沉積長 達6.6秒’總沉積相為22 6秒且總電阻率為％⑽。 在測試運行4中，頂層伤、v接&、本^ s係/儿積長達45秒，而底層係沉積 長達3私總’儿積時間為47,3秒且總電阻率為57 —。此外，沉積之均句性非常良好。因此，在表2之 各種情況的料運行卜4巾，多層摻雜半導體材料之總 電阻率位在小於⑽—之可接受範圍内。此外，可調 控各層之沉積時間來達到預定的電阻率。所以，表2中 之Μ料顯示了皆達到膜厚均勻性、低電阻率與高沉積速 率疋可flb的，這是因為表2之沉積速率係平均化成約8〇〇 A/min。 當摻雜半導體層11〇、112是矽時，摻雜半導體層11〇、 112可以是不同材料。在一實施例中，摻雜半導體層11 0、 112白包含非晶石夕。在另一實施例中，第一摻雜半導體 層110包含非晶矽，並且第二摻雜半導體層112包含微 晶石夕。在另一實施例中，摻雜半導體層11 〇、11 2皆包含 非晶石夕。摻雜半導體層11〇、112皆包含微晶矽。為了沉 積該些矽層，將一含矽氣體（諸如矽烷）引進到處理腔 至。在一實施例中，石夕炫氣體可被引進於約13000 seem 至約15000 seem之流速。氫氣亦可被輸送於約70000 £ 13 201133646 seem至約85000 seem之流速，PH3氣體（即摻質）可被稀 釋在氫氣中（即0.5% PH3 ’ 99.5%氫）且被引進於約9〇〇〇 seem至約11000 seem之總流速。大致上，PH3氣體可被 輸送於約45 seem至約55 seem之流速。在一實施例中， PH3氣體可被輸送於約50 seem之流速。在另一實施例 中，PH3氣體可被輸送於約250 seem之流速。可施加約 2500 W至約3200 W之RF功率到喷頭。可維持腔室壓 力於約2 Torr至約3 Torr以及喷頭和基材之間間隔於約 500 mils至約700 mils。在一特定實施例中，矽燒係被輸 送於14,500 seem，氫被輸送於70,050 seem，稀釋之ph3 氣體（0.5¾ PH3)係被輸送於10,000 seem，RF功率為3000

W ’壓力為2.3 Torr ’間隔為600 mils，並且沉積時間對 於308 A/min之沉積速率為420秒。在另—實施例中， 矽烷係被輸送於13,550 seem ’氫被輸送於8〇,〇〇〇 sccm， 稀釋之PH3氣體（0.5% PH3)係被輸送於對矽烷氣體的比 例為1000:1 ’ RF功率為3000 W，壓力為2 3 T〇rr，間隔 為600 mils，並且沉積時間對於3〇〇 A/min之沉積速率為 480秒》在另一實施例中，矽烷係被輸送於25 〇〇〇 sccm， 氫被輸送於50,000 sccm，稀釋之Ph3氣體（〇Ph3)係 被輸送於50,000 sccm，RF功率為22 〇〇〇 w，壓力為2 3 Torr，間隔為600 mils，並且沉積時間對於1957 A/min 之沉積速率為60秒。在另一實施例中，矽烷係被輸送於 2〇,375 seem ’氫被輸送於99 625 sccm，稀釋之p出氣體 (〇.5°/〇 PH3)係被輸送於對矽烷氣體的比例為75〇〇:1，RF 201133646 功率為20,000 W ’壓力為2 3 T〇rr，間隔為6〇〇 mils，並 且沉積時間對於約2000 A/min之沉積速率為85秒。 在一貫施例中，摻雜半導體層丨丨〇可以在下述條件下 來/儿積.約800 A/min至約4〇〇〇人/min之沉積速率數 和至約30秒之沉積時間，以製造電阻率為約7〇 至 約300 Qcm之第一摻雜矽層。在另一實施例中摻雜半 導體層11〇可以在下述條件下來沉積：約18〇〇 至 約2200 A/min之沉積速率，約1〇秒至約Μ秒之沉積時 間’以製造電阻率為約u〇ncm至約l2〇ncm之第一摻 雜矽層。在另一實施例中，沉積可長達約5秒至約1〇秒。 在一實施例中，摻雜半導體層112可以在下述條件下 來沉積：約5〇 A/min至約8〇〇 A/min之沉積速率，約15 私至約300秒之沉積時間，以製造電阻率為約丨〇以爪至 ”、勺70 Qcm之第二摻雜矽層。在另一實施例中，摻雜半導 體層112可以在下述條件下來沉積：約28〇 A/min至約 320 A/min之沉積速率，約25秒至約35秒之沉積時間， 以裝造電阻率為約30 Qcm至約40 Qcm之第二摻雜矽 層。在另一實施例中，沉積可長達約10秒至約18秒。 在一實施例中，掺雜半導體層〖1;2可以在下述條件下 來/儿積’引進矽烷氣體於約5〇〇〇 seem至約20000 seem 之流速，引進氫氣於約〇 sccm至約2〇〇〇〇〇 sccm之流速， 引進在H2中之〇.50/。PH3於約1〇〇〇 seem至約200000 seem之流速，施加約5〇〇 w至約15〇〇〇 w之RF功率到 喷頭。’維持腔室壓力於約i τ〇ΓΓ至約5 τ〇ΓΓ以及喷頭和

15 S 201133646 基材之間間隔於約400 mils至約1200 mils »在另一實施 例中，摻雜半導體層112可以在下述條件下來沉積：引 進夕烧*氣體於約13000 seem至約15000 seem之流速， 引進氣氣於約7〇〇〇〇 seem至約85000 seem之流速，引 進在 H2 中之 0.5% PH3 於約 9000 seem 至約 liooo scem 之流速’施加約2500 W至約32000 W之RF功率到喷頭， 維持腔室壓力於約2 Torr至約3 Torr以及噴頭和基材之 間間隔於約5〇〇 mils至約700 mils。 在另一實施例中，摻雜半導體層112可以在下述條件 下來沉積：引進矽烷氣體於約5000 seem至約50000 sccm 之仙速’引進風氣於約0 seem至約150000 seem之流速， 引進在H2中之0.5% PH3於約1000 seem至約150000 seem之流速’施加約1〇〇〇〇 w至約4〇〇〇〇 w之rf功率 到喷頭’維持腔室壓力於約1 T〇rr至約5 Torr以及喷頭 和基材之間間隔於約400 mils至约1200 mils。在另一實 施例中’摻雜半導體層112可以在下述條件下來沉積： 引進砂燒氣體於約20000 seem至約26000 seem之流速， 引進氫氣於約50000 seem盖約100000 seem之流速，引 稀釋 PH3 氣體（0.5% ph3)於約 45000 seem 至約 52000 seem之流速，施加約2〇〇〇〇 w至約23〇〇〇貿之rf功率 到噴頭’維持腔室壓力於約2 Torr至約3 Torr以及喷頭 和基材之間間隔於約500 mils至約700 mils。 在已經沉積了摻雜半導體層110、112後，可將摻雜半 導體層110、112與半導體層108予以圖案化。為了將半 16 201133646 =層⑽與摻雜半導體層11()、112予以㈣化’可在 待姓刻之層上方形成-罩幕。-旦触刻了該此 曰换雜移除罩幕以留下經㈣之半導體層114與經银刻 之掺雜半導體層116、118，如第⑴圖所示。 接著，可沉積-金屬層120於結構1〇〇上方。金屬斧 二：成為源極與-極電極。在另-實施例中，金屬； 可匕'鶴_、鈦、鉻、鋁、其合金及其組合。金屬層 120可猎由已知的沉積方法（諸如pvD)來沉積。然後，金 屬層120藉由以下步驟來將其圖案化：形成一罩幕於t 上方、餘刻且移除罩幕以留下源極電極i22與淡極電極 124以及最頂部之祕刻之換雜半導體層118之暴露表 面138，如第1F圖所示。 、 在形成源極電極122與沒極電極12m走’必須暴露經 韻刻之半導體層U4。^ 了暴露經#刻之半導體層…， 必須移除部分之經蝕刻之摻雜半導體層ιΐ6、ιΐ8。為了 移除部分之經蝕刻之摻雜半導體層116、ιΐ8，可形成— 罩幕於源極電極122與汲極電極124上方，或可使用源 極電極122與没極電㉟124作為一罩幕。若沉積了一罩 幕，則在蝕刻後要移除罩幕、無論如何，經蝕刻之摻雜 半導體層116、118係被蝕刻而留下圖案化之摻雜半導體 層128、130、132、134。此外，經钱刻之半導體層ιΐ4 係被暴路且部为地被姓刻以形成—圖案化之半導體層 126’如第1G圖所示。之後，可沉積一純化層136於整 個結構100上方’如第1Η圖所示。在—實施例中，鈍化

S 17 201133646 層13 6可以包含絕緣材料。在另一實施例中鈍化層】3 6 可以包3氮化矽。在另—實施例中，鈍化層丨3 6可以包 3氧化矽。在另一實施例中，鈍化層13 ό可以包含二氧 化石夕。在另一實施例中’鈍化層136可以包含氮氧化矽。 在實施例中’鈍化層136係藉由PECVD來沉積。 /冗積多層或單一分級層之摻雜半導體層的優點在於可 調控該層以符合製造設備的需求而不會犧牲基材產能。 可將電阻率控制到足夠低，並且可將基材產能維持在可 接党的程度。在此討論之實施例之另一優點即是在半導 體材料層與金屬層（即源極與汲極電極）之間使用高導電 性材料來形成一歐姆接觸。尤其，具有高導電性歐姆接 觸材料可減少歐姆接觸層之厚度，這是因為接觸層之電 阻率應該具有足夠的導電率而不必具有厚材料，其對於 產能是有利的。 儘管上述說明係導向本發明之實施例，在不脫離本發 明之基本範疇下可設想出本發明之其他與進一步實施 例，並且本發明之範疇係由隨附的申請專利範圍來決定。 【圖式簡單說明】 可藉由參考本發明之實施例來詳細暸解本發明之說 明，其簡短地在前面概述過，其中該些實施例在附圖中 示出。但是應注意的是，附圖僅示出本發明之典型實施 例，因此其不應被視為對本發明範疇之限制，因為本發 18 201133646 明可允許其他等效實施例。 第1A - m圖為T F τ結構i ο 〇在各個製造階段中的剖視 圖。 第2圖為一圖表，其顯示根據—實施例之用在一些腔 室之沉積速率對電阻率關係。 為促進了解’在可能時使用相同的元件符號來表示該 等圖式共有的相同元件。應瞭解，一實施例的元件可有 利地併入到其他實施例而不需特別詳述。 【主要元件符號說明】 100 結構 102 基材 10 4 閘極電極 106 閘極介電層 108 半導體層 110 層 112 層 114 經蝕刻之半導體層 116 經银刻之掺雜半導體層 118 層 120 金屬層 122 源極電極 124 没極電極

S 19 201133646 126 圖案化之半導體層 128 圖案化之摻雜半導體部分 130 圖案化之摻雜半導體部分 132 圖案化之摻雜半導體部分 134 圖案化之摻雜半導體部分 13 6 純化層 138 暴露之表面

Claims (1)

1. 201133646 七 k申請專利範圍： ，一種薄臈電晶體製造 接 包含下述步驟·· /積一非晶梦廣於一 在苴上之'"材上方，該基材具有形成 之〜間極電極與-間極介電層. 或多個掺雜發層於該非 _層以不㈣其他摻㈣層之 # 沉積一金屬符丨生’ 屬層於該兩或多個摻雜矽層上方； 圖案化該金屬層，以带出— 極； ^ —源極電極與一汲極電 暴露該非晶矽 圖案化該兩或多個摻雜矽層，以 層；及 :積-鈍化層於該源極電極、該 露之非晶矽層上方。 电性/、该暴 2.，申請專利範圍第丨項所述之方法 夕個摻雜梦層之步驟包含下述步驟:㈣兩或 條件Τ，沉積—第-摻—該非 -摻=::積條件下’沉積—第二摻雜發層於該第 件。…該第二沉積條件不同於該第-沉積條 雜 3.如申請專利範圍第2項所述之方法，其中該第 S 21 201133646 梦層具有一第一電阻率，并n 第一雷阳、$ 並且該第二摻雜矽層具有 弟一電阻率’該第二電 电丨且旱低於該第一電阻率。 4. 如申請專利範圍第2項所述 石夕層之沉積速率大於該第二 之方法’其中該第一摻雜 摻雜梦層之沉積速率。 之方法，其中該第一摻雜 二穆雜矽層包含微晶矽。 5 ·如申請專利範圍第2項所述 石夕層包含非晶石夕，並且該第 6. 如申睛專利範圍第2項所述之方法，其中該第一摻雜 石夕層與該第二摻雜矽層皆包含非晶矽。 7.如申凊專利範圍第2項所述之方法，其中： 該第一沉積條件包含約800 A/min至約4000 A/min之沉積速率、高達約3 〇秒之沉積時間，以製 造電阻率為約70 Hem至約3〇〇0 Qcm之該第一推雜 矽層；及 該第二沉積條件包含約5〇 A/min至約800 A/min 之沉積速率、約15秒至約3000秒之沉積時間，以製 造電阻率為約10 Qcm至約70 Qcm之該第二摻雜矽 層。 8.如申請專利範圍第2項所述之方法，其中： 該第一沉積條件包含約1800 A/min至約2200 S 22 201133646 A/min之沉積速率、約$秒至約1〇秒之沉積時間， 以製造電阻率為約u〇 ncm至約12〇 之該第一 摻雜梦層；及 該第二沉積條件包含約280 A/min至約320 入/min之沉積速率、約10秒至約18秒之沉積時間， 以製電阻率為約30 Qcm至約40 Ωοιη之該第二摻 雜梦層。 9. 如申5月專利範圍第2項所述之方法，其中該第二沉積 包含弓丨進矽烷氣體於約5000 seem至約20000 seem之 、流速引進氫氣於兩達約200000 seem之流速、引進 在 H2 中之 〇.5〇/0 ph3 於約 1〇〇〇 sccm 至約 200000 sccm 之流速、施加約500 W至約15000 w之RF功率到喷 頭、維持腔室壓力於約1 Torr至約5 Torr以及喷頭和 基材之間間隔於約4 0 0 m i 1 s至約1 2 0 0 m i 1 s。 10. 如申讀專利範圍第2項所述之方法，其中該第二沉積 匕3今丨進石夕炫氣體於約5〇〇〇3〇(；111至約5000〇3(：€：111之 流速、引進氫氣於高達約150000 seem之流速、引進 在H2中之0.5% PH3於約1000 seem 至約 150000 seem 之流速、施加約10000 W至約40000 W之RF功率到 喷頭、維持腔室壓力於約1 T〇rr至約5 Torr以及喷頭 和基材之間間隔於約400 mils至約1200 mils。 23 201133646 11. 一種薄膜電晶體製造方法，包含下述步驟： 沉積一非晶矽層於一基材上方，該基材具有形成 在其上之一閘極電極與一閘極介電層； 以一第一沉積速率沉積一第一摻雜矽層於該非 晶矽層上，該第一摻雜矽層具有一第—電阻率；x 沉積一第二摻雜矽層於該第一摻雜矽層上，該第 二摻雜矽層具有小於該第一電阻率之—第二電阻 率，該第二摻雜石夕層係以小於該第一沉積速率之 二沉積速率來沉積； 極； 沉積—金屬層於該第二摻雜矽層上方； 圖案化該金屬層，以形成一源極電極與一 汲極電 露該非:::第Γ”層與該第二摻雜…暴 、該汲極電極與該暴 沉積一鈍化層於該源極電極 露之非晶矽層上方。 •如申請專利範圍第u項所述之方法 、 驟換Γ—第三摻雜w該第二摻雜二了:Ϊ 二摻㈣層具有小於該第二電阻率之 =第 率，該第三摻雜石夕層係以小於該第二第二電阻 沉積速率來沉積。 積逮率之一第 …請專利範圍第U項所述之方法…該第一摻 24 201133646 雜珍層包含非晶矽， 石夕。 並且該第二摻雜矽層包含微晶 14·如申請專利範圍第11項所述之方法，其中. 該第-摻雜石夕層係在第一沉積條件下來沉積，該 第一沉積條件包含：約綱A/min至約彻0人/min 之>儿積速率、高達約30秒之沉積 率為約〜約—換雜 該第—摻雜石夕層係在第二沉積條件下來沉積，該 積條件包含：約50 A/min至約800 A/min之 沉積速率、約15秒至約300秒之沉積時間，以製造 電阻率為約10Qem至約7〇Qcm之該第二摻雜矽層。 15.如申請專利範圍第11項所述之方法’其中： 該第一摻雜矽層係在第一沉積條件下來沉積，該 第一沉積條件包含：約18〇〇 A/min至約22〇〇 A/min 之’儿積速率、約5秒至約丨〇秒之沉積時間，以製造 電阻率為約11〇 Qcm至約12〇 Qcm之該第一摻雜矽 層；及 該第二摻雜矽層係在第二沉積條件下來沉積，該 第二沉積條件包含：約28〇A/min至約32〇 A/min之 "匕積速率、約1〇秒至約18秒之沉積時間以製造電 阻率為約30 Qcm至約40 Qcm之該第二摻雜矽層。 25 £ 201133646 16.如申請專利範圍第11項所述之方法，其中該第二摻 雜石夕層係在沉積條件下來沉積，該沉積條件包含：亏丨 進石夕院氣體於約5000 seem至約20000 seem之流速、 引進風氣於馬達約200000 seem之流速、引進在h2 中之 0.5% PH3 於約 looo SCCIn 至約 200000 seem 之流 速、施加約500 W至約15000 w之RF功率到喷頭、 維持腔室壓力於約i Torr至約5 T〇rr以及喷頭和基材 之間間隔於約400 mils至約12〇〇 mils。 17·如申請專利範圍第n項所述之方法，其中該第二摻 雜矽層係在沉積條件下來沉積，該沉積條件包含：引 進矽烷氣體於約5〇〇〇 sccm至約5〇〇〇〇 sccm之流速、 引進氫氣於高達約15〇〇〇〇 sccm之流速、引進在H2 中之0.5 /〇 PH3於約i〇〇〇 sccm至約15〇〇〇〇咖瓜之流 迷、施加約10000 w至約4〇〇〇〇 w之RF功率到喷頭、 維持腔至壓力於約i T〇rr至約5 τ〇η>以及喷頭和基材 之間間隔於約400 mils至約1200 mils。 18.-種薄膜電晶體製造方法，包含下述步驟： 沉積一非晶矽層於一基材上方，該基材具有形成 在其上之一閘極電極與一閘極介電層； ’儿積一摻雜矽層於該非晶矽層上，該摻雜矽層具 =電阻率，該電阻率係從一和該非晶矽層接觸之第 面降低到一和該第一表面相對之第二表面； 26 S 201133646 沉積—金屬層於該摻雜 m ^ /層之该第二表面上； 圖案化該金屬層，以形 極 形成一源極電極與一 & f 圖案化該推雜♦層，以盈并曰 恭露該非晶砂層；及 沉積一鈍化層於該源 饮电棧、該汲極電極與該杲 露之非晶發層上方。 ” 19. 如申請專利範圍第18項所述之方法，其中該摻雜矽 層包含非晶矽。 20. 如申請專利範圍第18項所述之方法，其中該摻雜矽 層包含微晶矽。 27