JPH0758340A - 多重誘電体薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 レーザ結晶化された多結晶シリコンに用いる
のに適し、かつ同一の基板上に高性能非晶質シリコン及
び多結晶シリコンＴＦＴｓを生成するのに適した薄膜ト
ランジスタ構造及びその製造方法を提供する。 【構成】 本発明の多重誘電体薄膜トランジスタは、シ
リコンチャネルと、チャネルに電気的に接触するソース
電極と、チャネルに電気的に接触するドレイン電極と、
チャネルに近いＳｉＮ誘電体層と、ＳｉＮ誘電体層に隣
接するゲート電極と、チャネルとＳｉＮ誘電体層の間に
配置されたＳｉＯ₂ 誘電体層とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）に関し、より特定的には、液晶ディスプレイの画
素電圧（pixel voltage ）を切り換えるために用いるこ
とができる多重誘電体薄膜トランジスタに関する。

【０００２】

【従来の技術】アクティブマトリックス液晶ディスプレ
イは、イメージング（撮像）及びティスプレイの応用に
対する約束された技術を表わす。アクティブマトリック
ス液晶ディスプレイは、非常に大きな数（六百万以上）
の個々の画素を有し、それゆえに、相対的に軽重量、低
電力なフラットパネルディスプレイで非常によい解像度
を提供する。アクティブマトリックス液晶ディスプレイ
では、各表示画素は、電圧制御された光シャッターとし
て作用する。ある電圧が画素にわたり印加されて、その
画素は、入射する光に対して透明であり、別の印加され
た電圧で、その同じ画素が不透明である。実用におい
て、各画素は、画素電圧を切り換えるべく、薄膜トラン
ジスタ（ＴＦＴ）の形式で、電子スイッチを備えてい
る。次に、画素切換えＴＦＴは、画素切換えＴＦＴをシ
フトレジスタのマトリックス及び他の装置に接続する周
辺ＴＦＴによって制御される。デコーダは、所望の複合
ディスプレイに対応する、各画素に対して一つずつ、印
加されたデジタル信号をデジタル電圧に復号する。

【０００３】低ＯＦＦ（オフ）状態漏洩電流を達成すべ
く、画素切換えＴＦＴは、水素化非晶質シリコンから有
益的につくられる。低ＯＦＦ状態漏洩は、画素切換えＴ
ＦＴが画素のＯＦＦ状態を維持することを援助する。水
素化非晶質シリコンＴＦＴは、相対的にスロー（slow）
であるが、それらは、スロー応答画素を制御すべく十分
に速い。しかしながら、周辺ＴＦＴは、妥当なフレーム
率が達成されるように十分に速くなければならない。そ
れゆえに、周辺ＴＦＴは、画素ＴＦＴよりも更に速くな
ければならない。従来の技術では、もし非晶質シリコン
ＴＦＴが画素スイッチとして用いられたならば、制御す
る電子装置は、通常、画素ＴＦＴと相互接続する単結晶
シリコン装置のネットワークである。結晶シリコン装置
を画素ＴＦＴに接続することは、達成することが難しく
かつ費用が嵩む。代替的に、画素及び周辺ＴＦＴは、多
結晶シリコンからつくられうる。しかしながら、単一大
領域基板上に多数の多結晶シリコンＴＦＴを作ること
は、経費的に効果的ではない。従来技術のＴＦＴ限界を
克服するための一つの方法は、同じ基板上に非晶質シリ
コン画素ＴＦＴを多結晶シリコン周辺ＴＦＴで集積する
ことである。これは、基板上に非晶質シリコン層を形成
し、そして次に、非晶質シリコンのあるものを脱水素化
しかつ多結晶シリコン中に結晶化することによって達成
される。次に、周辺ＴＦＴが多結晶シリコンから作るこ
とができると同時に、画素ＴＦＴは、非晶質シリコンか
ら形成できる。

【０００４】

【発明が解決しようとする課題】レーザ脱水素化は、多
結晶シリコンを生成することにおいて有益的であるが、
それは、従来技術の薄膜トランジスタ（ＴＦＴ）と相入
れない（incompatible with ）。これは、二酸化シリコ
ンだけのゲート絶縁層を用いるときに（従来技術では典
型的）、（１）結晶化の間にレーザ光線によって発生さ
れた熱は、ゲートとその回りの材料を融除（ablate）
し、そして（２）結果として得られた非晶質シリコンＴ
ＦＴは、高いしきい値電圧を有する、からである。もし
窒化シリコンがゲート絶縁層として用いられたならば、
多結晶シリコンＴＦＴは、窒化シリコン層における正の
固定電荷による負のしきい値電圧を望ましくないが有す
る。それゆえに、レーザ結晶化された多結晶シリコンに
用いるのに適し、かつ／または同一の基板上に高性能非
晶質シリコン及び多結晶シリコンＴＦＴｓを生成するの
に適した薄膜トランジスタ構造及びそれらの製造につい
ての方法に対する必要性が存在する。有益的に、非晶質
シリコン及び多結晶シリコンＴＦＴの製造は、同時に実
行可能であるべきである。本発明の目的は、上記従来技
術の問題点に鑑み、レーザ結晶化された多結晶シリコン
に用いるのに適し、かつ同一の基板上に高性能非晶質シ
リコン及び多結晶シリコンＴＦＴｓを生成するのに適し
た薄膜トランジスタ構造及びその製造方法を提供するこ
とである。

【０００５】

【課題を解決するための手段】上述した本発明の目的
は、シリコンチャネルと、チャネルに電気的に接触する
ソース電極と、チャネルに電気的に接触するドレイン電
極と、チャネルに近いＳｉＮ誘電体層と、ＳｉＮ誘電体
層に隣接するゲート電極と、チャネルとＳｉＮ誘電体層
の間に配置されたＳｉＯ₂ 誘電体層とを備える多重誘電
体薄膜トランジスタによって達成される。また、上述し
た本発明の目的は、基板と、基板に隣接する第１及び第
２のゲート電極と、第１及び第２のゲート電極に隣接す
る窒化シリコン層と、窒化シリコン層に隣接する二酸化
シリコン層と、二酸化シリコン層に隣接しかつ第１のゲ
ートリードに近い第１のチャネルと、二酸化シリコン層
上でかつ第２のゲートリードに近い第２のチャネルと、
第１のチャネルの第１の部分に電気的に接触する第１の
ソース電極と、第１のチャネルの第２の部分に電気的に
接触する第１のドレイン電極と、第２のチャネルの第１
の部分に電気的に接触する第２のソース電極と、第２の
チャネルの第２の部分に電気的に接触する第２のドレイ
ン電極とを備えるトランジスタアレイによっても達成さ
れる。

【０００６】更に、上述した本発明の目的は、基板にゲ
ートリードを装着し、ゲートリード上に窒化シリコン層
を形成し、窒化シリコン層上に二酸化シリコン層を形成
し、二酸化シリコン層上に非晶質シリコン層を形成し、
非晶質シリコン層上に二酸化シリコン層を形成し、非晶
質シリコン層の少なくとも二つの領域が露出するように
非晶質シリコン層上の二酸化シリコン層をアイランドに
エッチングし、少なくとも二つの露出した領域上に濃く
ドーピングされた非晶質シリコン層を形成し、濃くドー
ピングされた非晶質シリコン層上に導電層を形成し、少
なくとも二つの露出した領域上にソース及びドレインコ
ンタクトを形成すべく導電層及び濃くドーピングされた
非晶質シリコン層をエッチングする段階を具備する薄膜
トランジスタを製造する方法によっても達成される。

【０００７】

【作用】本発明は、多重誘電体薄膜トランジスタを提供
する。多重誘電体は、導電性デート電極に隣接する窒化
シリコン層（ＳｉＮ）、ＳｉＮ層上でかつＴＦＴチャネ
ルに隣接する二酸化シリコン層（ＳｉＯ₂ ）からなる。
もしチャネルがレーザ結晶化された多結晶シリコンから
なるならば、ＳｉＮ層は、ゲート金属に対する断熱（th
ermal protection）を提供する。ＳｉＮ層とＳｉＯ₂ 層
の結合は、ゼロに近いしきい値電圧を結果として生ず
る。発明の薄膜タランジスタは、結晶シリコンチャネル
を用いて実施されうると同時に、それは、多結晶シリコ
ンチャネルまたは非晶質シリコンチャネルのいずれでも
有益的に用いられる。多結晶シリコンと非晶質シリコン
が隣接して配置されかつ処理を用いて製造されて非晶質
シリコンＴＦＴ及び多結晶シリコンＴＦＴが同時に製造
されうるように、有益的に、製造工程が実施される。本
発明のトランジスタの一実施例は、ガラス基板上に形成
されかつゲートライン（gate lines）にパターン化され
る（クロムモリブデン合金［ＣｒＭｏ］のような）導電
材料のゲート層を有する。ＳｉＮの層は、ゲートライン
と基板をオーバレイ（overlays）し、同時にＳｉＯ
₂ は、ＳｉＮ層をオーバレイ（overlays）する。チャネ
ルを生成すべく、誘電体膜の形成に続いて非晶質シリコ
ンの層がＳｉＯ₂ 上に形成される。

【０００８】もしチャネルが多結晶シリコンであるなら
ば、多結晶シリコンチャネルに対応する非晶質シリコン
層の部分は、レーザ照射される。結果は、レーザ照射さ
れとところが多結晶シリコンである。もしチャネルが非
晶質シリコンであるならば、レーザ脱水素化及び結晶化
段階は、省略（割愛）される。次に、チャネル領域を保
護すべくＳｉＯ₂ 層がチャネル領域上に形成される。Ｓ
ｉＯ₂ アイランドが次にリソグラフィーによりチャネル
領域の頂部（top ）上に形成される。濃くドーピングさ
れた非晶質シリコンの層と、オーバレイ導電層（overla
ying conductive layer ）が次に形成される。濃くドー
ピングされた非晶質シリコンとオーバレイ導電層の不要
な領域をエッチングすることによって、ソースとドレイ
ンが次に形成される。もし一つ以上のトランジスタが形
成されるならば、チャネル間の非晶質シリコンもエッチ
ングされる。

【０００９】

【実施例】以下、添付した図面を参照して、本発明の多
重誘電体薄膜トランジスタの実施例を詳細に説明する。
図１は、本発明による二つの薄膜トランジスタ、多結晶
シリコントランジスタ１０ａと、非晶質シリコントラン
ジスタ１０ｂを示す。図１は、二つだけのトランジスタ
を示すが、実用では、そのようなトランジスタの数百万
個が単一基板上に形成される。多結晶シリコントランジ
スタ１０ａは、アクティブマトリックス液晶ディスプレ
イまたはイメージング（撮像）装置で（ドライバまたは
シフトレジスタの部分のような）周辺ＴＦＴとして使用
するのに適する。非晶質シリコントランジスタ１０ｂ
は、アクティブマトリックス液晶ディスプレイまたはイ
メージング（撮像）装置で画素ＴＦＴとして使用するの
に適する。トランジスタ１０ａと１０ｂは、コーニング
７０５９ガラスからなる共通基板１２を共有する。基板
１２上には、厚み約４０ｎｍのクロムモリブデン合金
（ＣｒＭｏ）ゲートリード１４ａと１４ｂがある。図１
のゲートリードは、単一構造であるが、それらは、（タ
ンタルと五酸化タンタルのゲートリードのような）複合
構造でもありうる。テートリード及び基板１２上には、
厚み約４０ｎｍの窒化シリコン（ＳｉＮ）層１６があ
る。ＳｉＮ層１６上には、厚み約５０ｎｍの二酸化シリ
コン（ＳｉＯ₂ ）層１８がある。図１に示すように、Ｓ
ｉＮ層１６とＳｉＯ₂ 層１８は、トランジスタ１０ａと
１０ｂが配置された領域上を伸長するだけでなくトラン
ジスタ間をも伸長する。

【００１０】ゲートリード１４ａに隣接するＳｉＯ₂ 層
１８の部分上には、厚み約７０ｎｍの多結晶シリコン層
２０ａがある。ゲートリード１４ｂに隣接するＳｉＯ₂
層１８の部分上には、厚み約７０ｎｍの非晶質シリコン
層２０ｂがある。層２０ａと２０ｂは、多結晶シリコン
及び非晶質シリコンＴＦＴｓについてのチャネルをそれ
ぞれ対応して形成する。説明の実施例では、チャネル
は、長さ約１５μｍ、幅約１２０μｍである。多結晶シ
リコン層２０ａの上は、介在（intervening ）ＳｉＯ₂
アイランド２４ａと、濃くドーピングされたシリコン層
２２ａ及び２２ｂである；非晶質シリコン層２０ｂ上
は、介在ＳｉＯ₂ アイランド２４ｂと、濃くドーピング
されたシリコン層２２ｃ及び２２ｄである。Ｐ＋または
Ｎ＋のいずれかでありうる、濃くドーピングされた非晶
質シリコン層は、蒸着、イオン注入を含んでいる、多数
の方法で形成しうる。濃くドーピングされた非晶質シリ
コン層２２ａ〜２２ｄ上には、それぞれ対応して、導電
コンタクト（conductive contacts ）２６ａ〜２６ｄが
ある。導電コンタクト２６ａ〜２６ｄに接続されて、そ
れぞれリード２８ａ〜２８ｂがある。最後に、不活性化
層３０が、残りの構造上にある。

【００１１】ゲートリード１４ａと１４ｂは、それぞれ
対応してトランジスタ１０ａと１０ｂのゲートである。
ＳｉＮ層１６は、（下記に詳述する）レーザ結晶化の
間、多結晶シリコントランジスタ１０ａのゲート領域を
熱的に保護（断熱）する。この断熱は、レーザ加熱の
間、ゲート１４ａの金属から融除（ablation）を縮小す
るか或いは除去して、より信頼性のあるトランジスタを
その結果として生ずる。ＳｉＮ層とＳｉＯ₂ 層の結合
は、結果としてゼロに近いしきい値電圧を生ずる。トラ
ンジスタ１０ｂは、レーザ光によって照射されない（ゆ
えに結晶化されない）ので、ＳｉＮ層は、ゲート１４ｂ
を熱的に保護しない。しかしながら、ＳｉＮ層とＳｉＯ
₂ 層の結合は、単独のＳｉＯ₂ 誘電体層のそれよりもよ
い非晶質シリコントランジスタを生成する。トランジス
タ１０ａについてのソースコンタクトは、導電コンタク
ト２６ａと濃くドーピングされた非晶質シリコン層２２
ａから構成される。トランジスタ１０ａについてのドレ
インコンタクトは、導電コンタクト２６ｂと濃くドーピ
ングされた非晶質シリコン層２２ｂから構成される。同
様に、トランジスタ１０ｂについてのソースコンタクト
は、導電コンタクト２６ｃと濃くドーピングされた非晶
質シリコン層２２ｃから構成され、ドレインコンタクト
は、導電コンタクト２６ｄと濃くドーピングされた非晶
質シリコン層２２ｄから構成される。リード２８ａ〜２
８ｄは、それらの対応付けられた導電コンタクトに電気
通信を提供する。ＳｉＯ₂ アイランド２４ａと２４ｂ
は、トランジスタ１０ａと１０ｂのソースとドレインを
電気的に隔離する。

【００１２】双対ＳｉＯ₂ ／ＳｉＮ誘電体ゲートインシ
ュレータで、多結晶シリコン及び非晶質シリコンＴＦＴ
ｓに対して小さな正のしきい値電圧（０．５〜５ボルト
の間）が得られうる。しかしながら、もし単一のＳｉＮ
誘電体ゲートインシュレータが多結晶シリコンＴＦＴで
用いられるべきであるならば、しきい値電圧は、（厚み
約３００ｎｍのＳｉＮ装置で）約−１０ボルトである。
これは、ゼロゲートバイアスで装置が既に「ＯＮ（オ
ン）」であり、望ましくない条件であることを意味す
る。もし単一のＳｉＯ₂ 誘電体ゲートインシュレータが
用いられたならば、非晶質シリコンＴＦＴは、大きな正
のしきい値電圧を有する。不活性化層３０は、汚染から
構造の残りの部分を保護する。図２は、図１に示すトラ
ンジスタ１０ａ及び１０ｂを製造するための処理４０の
フローチャートを示す。図３から図１５は、処理４０を
理解することを補助する。フローチャート２が開始し、
コーニング７０５９ガラス基板１２を得ることにより、
そして更なる進行、ステップ４２及び図３に示すよう
に、（クリーニングすることによるように）その基板を
準備することにより進行する。ゲートラインに対する導
電ストリップス（conductive strips ）（ＣｒＭｏ）
は、ステップ４４及び図４に示すように、基板に装着さ
れる。ステップ４６及び図５に示すように、ＳｉＮの層
１６は、約３５０°ＣでプラズマＣＶＤにより基板１２
上及び導電ストリップス上に蒸着される。次に、ステッ
プ４８及び図６に示すように、ＳｉＯ₂ の層１８は、Ｓ
ｉＮ層１６上に、これも約３５０°ＣでプラズマＣＶＤ
により蒸着される。

【００１３】次にステップ５０及び図７に示すように、
水素化非晶質シリコンの層２０は、ＳｉＯ₂ 層１８上に
約２５０°ＣでプラズマＣＶＤにより成長させられる。
非晶質シリコン層２０が設置されて、チャネル２０ａ
（図１）が形成される。チャネル２０ａは、米国特許出
願シリアルナンバー０８／０７３，０２２号に詳細に記
載されているように結晶化される。ステップ５２及び図
８に示すように、結晶化は、レーザ結晶化を準備するこ
とにより進む。ここで図８を参照すると、典型的なレー
ザ結晶化セットアップ１００は、ビームホモジェナイザ
ー（beam homogenizer）１０４に１０ｎｓの大きさのパ
ルス幅でガウス形状の紫外線、パルスレーザビームを出
力するエキシマレーザ１０２を含む。ホモジェナイザー
１０４は、ガウス形状のビームを実質的にスクウェアプ
ロファイルされたレーザビーム１０６に変調する。ホモ
ジェナイザーからのスクウェアプロファイルされたレー
ザビーム１０６は、鏡１０８から真空チャンバ１１２に
反射される。真空チャンバ内に、図７に示すように既存
の層で基板を保持するＸ−Ｙポジショナ１１４がある
（有益的に、図７に示す構造は、真空チャンバ１１２で
成長させられた）。真空チャンバは、約１０^-7トル（to
rr）の真空を生成する。処理４０が真空で進行する間
に、アルゴン、窒素または空気のような他の環境でレー
ザ結晶化を実行することが可能である。Ｘ−Ｙポジショ
ナは、チャネル２０ａが設置される非晶質シリコン層２
０上でレーザ光線をスウィープさせるべく、要求された
ように基板を動かす。勿論、光学的にレーザビームを動
かし、かつＸ−Ｙポジショナを排除することは、可能で
ある。

【００１４】ステップ５４及び図９に示すように、ステ
ップ５２の後でチャネル２０ａが形成される。簡単に、
レーザビーム１０６は、パルス化され、かつチャネル２
０ａが設置される非晶質シリコン薄膜層２０上に照射さ
れて、実質的に均等なスポット１１６（図９参照）を生
成する。照射されるレーザビームは、約１５０ｍＪ／ｃ
ｍ² のエネルギーを有する。矢印１１８で示されたよう
に、Ｘ−Ｙポジショナ１１４は、基板１０を少量動か
す。そして、別の１５０ｍＪ／ｃｍ² のパルスが非晶質
シリコン薄膜層に印加される。少量とは、それは、第２
パルスが第１パルスによって照射された表面領域の約９
５％をオーバーラップする（部分的に重なり合う）よう
な距離を意味する。Ｘ−Ｙポジショナステッピング（X-
Y positioner）及びレーザパルシング（laser pulsing
）は、チャネル２０ａが形成される領域が照射される
まで続く。１５０ｍＪ／ｃｍ² パルスによる照射の後
で、ステップ５４は、上述したように再びチャネル２０
ａを照射することによって継続するが、しかし、約３０
０ｍＪ／ｃｍ² のレーザエネルギー密度による。。最後
に、おおよそ３００ｍＪ／ｃｍ² パルスによる照射の後
で、結晶化は、再びチャネル２０ａ領域を照射すること
によって終結するが、しかし、３５０ｍＪ／ｃｍ² より
も大きなレーザエネルギー密度による。ステップ５４が
終了した後で、チャネル領域は、横方向で１０００ｎｍ
を越える平均グレインサイズで多結晶シリコンに結晶化
される。

【００１５】ステップ５５に示すように、次に多結晶シ
リコンは、水素プラズマに（約２５０°Ｃで）基板を設
置することにより水素化される。図１０は、ステップ５
５の後で結果として得られる構造を示す。図に示すよう
に、チャネル２０ａが設置される領域の回りは、結晶化
され、同時にチャネル２０ｂが設置される領域の回り
は、結晶化されない。次に、ステップ５６及び図１１に
示すように、頂部ＳｉＯ₂ 層２４は、シリコン層２０上
で成長させられる。次に、ステップ５８及び図１２に示
すように、チャネルが設置されるアイランドを除いて、
頂部ＳｉＯ₂ 層２４の大部分は、エッチングされ、シリ
コン層２０上に不活性化表面と、アイランド２４ａと２
４ｂを残す。ステップ５８の後、ステップ６０及び図１
３に示すように、濃くドーピングされた非晶質シリコン
層２２は、残っているＳｉＯ₂ アイランド上及びシリコ
ン層２０上に形成される。ステップ６２及び図１４に示
すように、（導電コンタクト２６ａ〜２６ｄを形成す
る）導電層２６は、次に、濃くドーピングされた非晶質
シリコン層２２上に蒸着される。そして、ステップ６４
及び図１５に示すように、適当なマスクを用いて、導電
層と濃くドーピングされた非晶質層は、エッチングさ
れ、かつリード２８ａ〜２８ｄは、残りの導電層のそれ
らに対応付けられた部分に装着される。最後に、不活性
化層３０が図１５に示す構造上に蒸着されて、ステップ
６６、図１に示すような完了した構造を残す。

【００１６】上記は、底部ゲートされた（bottom gate
d）ＴＦＴｓの種々の型式の構造及び製造を記述した。
しかしながら、それらの所望なしきい値電圧のような、
多重誘電体トランジスタの利益のあるものは、他の構造
においても有用である。例えば、図１６は、本発明の原
理による頂部ゲートされた非晶質シリコントランジスタ
２００を示す。トランジスタ２００は、ガラス基板２０
２を含む。基板上には、薄いＳｉＮ層２０４と薄いＳｉ
Ｏ₂ 層２０６がある。ＳｉＯ₂ 層２０６上には、ソース
コンダクタ２０８とドレインコンダクタ２１０がある。
ソースコンダクタ２０８上には、濃くドーピングされた
非晶質シリコン層２１２があり、同時にドレインコンダ
クタ２１０上には、濃くドーピングされた非晶質シリコ
ン層２１４がある。ソースコンダクタ２０８、ドレイン
コンダクタ２１０、非晶質シリコン層２１２と２１４の
少なくとも部分の上、及びＳｉＯ₂ 層２０６のあるもの
の上には、トランジスタ２００のチャネルである非晶質
シリコン層２１６がある。ＳｉＮ層２０２とＳｉＯ₂ 層
２０４は、非晶質シリコン層２１６を汚染することから
基板のナトリウム原子を防ぐ。ソースコンダクタ２０８
及び濃くドーピングされた非晶質シリコン層２１２は、
チャネルへのソースコンタクトを形成し、同時にドレイ
ンコンダクタ２１０及び濃くドーピングされた非晶質シ
リコン層２１４は、ドレインコンタクトを形成する。

【００１７】もしトランジスタ２００が多結晶シリコン
層であるならば、非晶質シリコン層２１６は、残りの層
（後述する）が形成される前に、先に記述した技法を用
いてレーザ結晶化されうる。残りの層の形成に先立つ選
択的レーザ結晶化は、多結晶シリコン及び非晶質シリコ
ン上部ゲートされた構造の両方を同じ基板上で形成され
るようにすることができる。非晶質シリコン層２１６が
設置されて、非晶質シリコン層２１６上にＳｉＯ₂オー
バレイヤー２１８が形成される。ＳｉＯ₂ オーバレイヤ
ー２１８上は、頂部ＳｉＮ層２２０である。ＳｉＯ₂ オ
ーバレイヤー２１８及び頂部ＳｉＮ層２２０は一緒にゲ
ート誘電体を形成する。最後に、頂部ＳｉＮ層２２０上
は、ゲートコンダクタ２２２である。上述から、本発明
の原理の多数の変更及び変化は、当業者にとって自明で
あろう。従って、本発明の範囲は、添付された特許請求
の範囲によって規定される。

【００１８】

【発明の効果】本発明の多重誘電体薄膜トランジスタ
は、シリコンチャネルと、チャネルに電気的に接触する
ソース電極と、チャネルに電気的に接触するドレイン電
極と、チャネルに近いＳｉＮ誘電体層と、ＳｉＮ誘電体
層に隣接するゲート電極と、チャネルとＳｉＮ誘電体層
の間に配置されたＳｉＯ₂ 誘電体層とを備えるので、多
結晶シリコン中への非晶質シリコンの結晶化が選択的に
実行されて、非晶質シリコン及び多結晶シリコンチャネ
ルが互いに隣接して形成される。本発明のトランジスタ
アレイは、基板と、基板に隣接する第１及び第２のゲー
ト電極と、第１及び第２のゲート電極に隣接する窒化シ
リコン層と、窒化シリコン層に隣接する二酸化シリコン
層と、二酸化シリコン層に隣接しかつ第１のゲートリー
ドに近い第１のチャネルと、二酸化シリコン層上でかつ
第２のゲートリードに近い第２のチャネルと、第１のチ
ャネルの第１の部分に電気的に接触する第１のソース電
極と、第１のチャネルの第２の部分に電気的に接触する
第１のドレイン電極と、第２のチャネルの第１の部分に
電気的に接触する第２のソース電極と、第２のチャネル
の第２の部分に電気的に接触する第２のドレイン電極と
を備えるので、多結晶シリコン中への非晶質シリコンの
結晶化が選択的に実行されて、非晶質シリコン及び多結
晶シリコンチャネルが互いに隣接して形成される。

【００１９】本発明の薄膜トランジスタを製造する方法
は、基板にゲートリードを装着し、ゲートリード上に窒
化シリコン層を形成し、窒化シリコン層上に二酸化シリ
コン層を形成し、二酸化シリコン層上に非晶質シリコン
層を形成し、非晶質シリコン層上に二酸化シリコン層を
形成し、非晶質シリコン層の少なくとも二つの領域が露
出するように非晶質シリコン層上の二酸化シリコン層を
アイランドにエッチングし、少なくとも二つの露出した
領域上に濃くドーピングされた非晶質シリコン層を形成
し、濃くドーピングされた非晶質シリコン層上に導電層
を形成し、少なくとも二つの露出した領域上にソース及
びドレインコンタクトを形成すべく導電層及び濃くドー
ピングされた非晶質シリコン層をエッチングする段階を
具備するので、多結晶シリコン中への非晶質シリコンの
結晶化を選択的に実行でき、非晶質シリコン及び多結晶
シリコンチャネルを互いに隣接して形成できる。

【図面の簡単な説明】

【図１】本発明の原理による単一基板上の多結晶シリコ
ン薄膜トランジスタ及び非晶質シリコン薄膜トランジス
タの図である。

【図２】図１に示す薄膜トランジスタを製造する処理の
フローチャートである。

【図３】図２のフローチャートのステップ４２を実行し
た結果を示す図である。

【図４】図２のフローチャートのステップ４４を実行し
た結果を示す図である。

【図５】図２のフローチャートのステップ４６を実行し
た結果を示す図である。

【図６】図２のフローチャートのステップ４８を実行し
た結果を示す図である。

【図７】図２のフローチャートのステップ５０を実行し
た結果を示す図である。

【図８】図２のフローチャートのステップ５２にて非晶
質シリコン薄膜層を脱水素化しかつ結晶化するために用
いられるシステムレイアウトを示す図である。

【図９】図２のフローチャートのステップ５４を実行し
た結果を示す図である。

【図１０】図２のフローチャートのステップ５５を実行
した結果を示す図である。

【図１１】図２のフローチャートのステップ５６を実行
した結果を示す図である。

【図１２】図２のフローチャートのステップ５８を実行
した結果を示す図である。

【図１３】図２のフローチャートのステップ６０を実行
した結果を示す図である。

【図１４】図２のフローチャートのステップ６２を実行
した結果を示す図である。

【図１５】図２のフローチャートのステップ６４を実行
した結果を示す図である。

【図１６】本発明の原理による頂部ゲートされた薄膜ト
ランジスタの図である。

【符号の説明】

１０ａ 多結晶シリコントランジスタ １０ｂ 非晶質シリコントランジスタ １２ 共通基板 １４ａ，１４ｂ クロムモリブデン合金ゲートリード １６ 窒化シリコン（ＳｉＮ）層 １８ 二酸化シリコン（ＳｉＯ₂ ）層 ２０ａ 多結晶シリコン層 ２０ｂ 非晶質シリコン層 ２２ａ〜２２ｄ 濃くドーピングされたシリコン層 ２４ａ，２４ｂ 介在ＳｉＯ₂ アイランド ２６ａ〜２６ｄ 導電コンタクト ２８ａ〜２８ｄ リード ３０ 不活性化層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ ビー ボイス アメリカ合衆国 カリフォルニア州 94024 ロス アルトス ラッセル アベ ニュー 1036 (72)発明者 リチャード アイ ジョンソン アメリカ合衆国 カリフォルニア州 94025 メンロ パーク ソノマ アベニ ュー 1011 (72)発明者 マイケル ジー ハック アメリカ合衆国 カリフォルニア州 94040 マウンテン ヴィュー デル メ ディオ ５−400 (72)発明者 ルネ エイ ルーヤン アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル マンザニータ アベニュー 754

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリコンチャネルと、前記チャネルに電
   気的に接触するソース電極と、前記チャネルに電気的に
   接触するドレイン電極と、前記チャネルに近いＳｉＮ誘
   電体層と、前記ＳｉＮ誘電体層に隣接するゲート電極
   と、前記チャネルと前記ＳｉＮ誘電体層の間に配置され
   たＳｉＯ₂ 誘電体層とを備えることを特徴とする多重誘
   電体薄膜トランジスタ。
2. 【請求項２】 基板と、前記基板に隣接する第１及び第
   ２のゲート電極と、前記第１及び第２のゲート電極に隣
   接する窒化シリコン層と、前記窒化シリコン層に隣接す
   る二酸化シリコン層と、前記二酸化シリコン層に隣接し
   かつ前記第１のゲートリードに近い第１のチャネルと、
   前記二酸化シリコン層上でかつ前記第２のゲートリード
   に近い第２のチャネルと、前記第１のチャネルの第１の
   部分に電気的に接触する第１のソース電極と、前記第１
   のチャネルの第２の部分に電気的に接触する第１のドレ
   イン電極と、前記第２のチャネルの第１の部分に電気的
   に接触する第２のソース電極と、前記第２のチャネルの
   第２の部分に電気的に接触する第２のドレイン電極とを
   備えることを特徴とするトランジスタアレイ。
3. 【請求項３】 （ａ）基板にゲートリードを装着し、
   （ｂ）前記ゲートリード上に窒化シリコン層を形成し、
   （ｃ）前記窒化シリコン層上に二酸化シリコン層を形成
   し、（ｄ）前記二酸化シリコン層上に非晶質シリコン層
   を形成し、（ｅ）前記非晶質シリコン層上に二酸化シリ
   コン層を形成し、（ｆ）前記非晶質シリコン層の少なく
   とも二つの領域が露出するように前記非晶質シリコン層
   上の前記二酸化シリコン層をアイランドにエッチング
   し、（ｇ）前記少なくとも二つの露出した領域上に濃く
   ドーピングされた非晶質シリコン層を形成し、（ｈ）前
   記濃くドーピングされた非晶質シリコン層上に導電層を
   形成し、（ｉ）前記少なくとも二つの露出した領域上に
   ソース及びドレインコンタクトを形成すべく前記導電層
   及び前記濃くドーピングされた非晶質シリコン層をエッ
   チングする段階を具備することを特徴とする薄膜トラン
   ジスタを製造する方法。