CN104716199A - 薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents
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Abstract
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。所述薄膜晶体管包括有源层(3)、掺杂层(2)和源/漏电极层(1)，掺杂层(2)位于有源层(3)与源/漏电极层(1)之间，掺杂层(2)至少包括两层子掺杂层，靠近源/漏电极层(1)的源/漏电极子掺杂层(4)的掺杂物的掺杂浓度大于靠近有源层(3)的有源子掺杂层(5)的掺杂物的掺杂浓度，有源子掺杂层(5)的掺杂物的掺杂浓度大于0。本发明解决了现有技术中不能同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻的技术问题，可应用于显示技术领域。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Trans istor Liquid Crys tal Display，TFT-LCD)的主要特点是为每个像素配置了一个半导体开关器件，即薄膜晶体管(Thin Film Transistor，TFT)器件。TFT器件包括栅电极、栅绝缘层、有源层和源/漏电极层(包括源电极、漏电极和沟道)等。其中，栅电极、栅绝缘层、有源层之间形成金属-绝缘层-半导体(Metal Insulator Semiconductor，MIS)构造，MIS构造是TFT器件能够成为开关使用的关键因素。
TFT器件中MIS构造产生的电信号，要从源/漏电极层输入和输出，即MIS构造产生的电信号是通过有源层传输给源/漏电极层而进行输入和输出的。然而，若有源层与源/漏电极层直接接触，则在有源层与源/漏电极层之间会形成肖特基接触，电阻非常大，出现很高的接触势垒，电子需要很高的能量才能越过这个势垒，造成电流急剧下降，使信号写入不足。因此，MIS构造和外接信号线之间的阻抗希望是低阻态的，即是有源层与源/漏电极层之间的阻抗希望是低阻态的。现有技术中为了达到这一目的，通常在有源层与源/漏电极层之间设置掺杂层，如图1所示的薄膜晶体管，源/漏电极层1与有源层3之间设有一层掺杂层2，用于减小有源层与源/漏电极层之间的阻抗。掺杂层和源/漏电极层之间形成金属-半导体(Metal Semiconductor，MS)构造，即形成了欧姆接触。
欧姆接触电阻与掺杂层的掺杂物的掺杂浓度成反比，提高掺杂层的掺杂物的掺杂浓度就可以减少掺杂层与源/漏电极层之间的接触势垒，降低掺杂层与源/漏电极层之间的接触电阻，在电流流通过程中就能降低电流损耗。然而，提高掺杂层的掺杂物的掺杂浓度会使掺杂层与有源层之间的接触电阻增加，同样会造成电流损失。即现有技术无法同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻，造成电流损耗。
发明内容
本发明的实施例提供一种薄膜晶体管，以实现同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻的目的。
为达到上述目的，本发明的实施例采用如下技术方案：
一种薄膜晶体管，包括有源层、掺杂层和源/漏电极层，所述掺杂层位于所述有源层与所述源/漏电极层之间，所述掺杂层至少包括两层子掺杂层，靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
上述方案优选的是，所述掺杂层为三、四或五层子掺杂层，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度最大。
上述任一方案优选的是，所述掺杂层为硅烷(SiH4)中掺杂磷烷(PH3)形成的半导体掺杂层，所述硅烷与磷烷的体积比为11:14～19。
上述任一方案优选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。
本发明实施例还提供一种薄膜晶体管的制备方法，包括有源层制备的工序、掺杂层制备的工序和源/漏电极层制备的工序，所述掺杂层位于所述有源层与所述源/漏电极层之间，所述掺杂层制备的工序至少包括两层子掺杂层的制备工序，靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
上述方案优选的是，所述掺杂层制备的工序包括三、四或五层子掺杂层的制备工序，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度最大。
上述任一方案优选的是，所述掺杂层为硅烷(SiH4)中掺杂磷烷(PH3)形成的掺杂层，所述硅烷与磷烷的体积比为11:14～19。
上述任一方案优选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。
一种包括上述任一方案所述的薄膜晶体管的阵列基板。
一种包括上述任一方案所述的阵列基板的显示装置。
本发明实施例提供的薄膜晶体管中，掺杂层至少包括两层子掺杂层，子掺杂层的数量的增加，可以制作不同掺杂浓度的子掺杂层，所以能够逐层降低源/漏电极层与有源层之间的接触势垒；靠近源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度较大，因此可以降低掺杂层与源/漏电极层之间的接触电阻；靠近有源层的有源子掺杂层的掺杂物的掺杂浓度较小，因此可以降低掺杂层与有源层之间的接触电阻。所以本发明实施例提供的薄膜晶体管，可以同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻。本发明实施例提供的薄膜晶体管真正降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
附图说明
图1为现有技术的薄膜晶体管的截面示意图。
图2为本发明一实施例中含有两层子掺杂层的薄膜晶体管的截面示意图。
图3为本发明一实施例中含有三层子掺杂层的薄膜晶体管的截面示意图。
图4为本发明一实施例中含有四层子掺杂层的薄膜晶体管的截面示意图。
图5为本发明一实施例中含有五层子掺杂层的薄膜晶体管的截面示意图。
图6为本发明一实施例中的薄膜晶体管的制备方法流程图。
附图标记：
1-源/漏电极层，2-掺杂层，3-有源层，4-源/漏电极子掺杂层，5-有源子掺杂层。
具体实施方式
为了更进一步了解本发明的技术方案，下面结合附图对本发明实施例的薄膜晶体管及其制备方法、阵列基板、显示装置进行详细描述。
本发明一实施例提供一种薄膜晶体管，如图2所示的薄膜晶体管的截面示意图，其包括有源层3、掺杂层2和源/漏电极层1，所述掺杂层2位于所述有源层3与所述源/漏电极层1之间，所述掺杂层2至少包括两层子掺杂层，靠近所述源/漏电极层1的源/漏电极子掺杂层4的掺杂物的掺杂浓度大于靠近所述有源层3的有源子掺杂层5的掺杂物的掺杂浓度，所述有源子掺杂层5的掺杂物的掺杂浓度大于0。
所述掺杂层为半导体掺杂层，半导体可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等，通常为了节约成本，可以选择硅。半导体掺杂层可以为n型半导体掺杂层或p型半导体掺杂层。具体地，n型半导体掺杂层可以是硅(Si)中掺杂磷(P)、砷(As)、铋(Bi)或锑(Sb)等，p型半导体掺杂层可以是硅(Si)中掺杂硼(B)、镓(Ga)、或铟(Zn)等。
所述掺杂层的厚度可以为通常优选掺杂层过厚，使得电流流经掺杂层的流程较长，因为掺杂层本身具有一定的电阻，所以会造成电流损失较大；掺杂层过薄，不能有效地减小有源层与源/漏电极层之间的阻抗。所以，掺杂层过厚或过薄都可能造成电流损失大。子掺杂层的厚度可以相等也可以不相等，如每层子掺杂层的厚度可以为或等，通常为了方便制备，子掺杂层的厚度相等。
若均为气态源成膜，掺杂浓度可以是指参与成膜的某一种或几种掺杂物占参与成膜的总物质的体积比，如：硅中掺杂磷，掺杂浓度是指，在形成掺杂层之前，参与形成掺杂层的磷烷(PH3)占参与形成掺杂层的硅烷(SiH4)、磷烷和氢气的总体积的体积比。通常情况下，掺杂浓度，也可以是指掺杂层中某一种或几种掺杂物占总掺杂层的质量比。
靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所以源/漏电极子掺杂层的电阻相对于有源子掺杂层的电阻较小。电流从源漏电极层流到有源层时，先经过源/漏电极子掺杂层，由于其电阻相对较小，电子需要相对较小的能量就能越过源/漏电极层与源/漏电极子掺杂层的接触势垒，因此降低了掺杂层与源/漏电极层之间的接触电阻。电流经过源/漏电极子掺杂层后，会流经有源子掺杂层，然后进入有源层，有源子掺杂层相对源/漏电极子掺杂层的电阻较大，电子需要相对较小的能量就能越过有源子掺杂层与有源层的接触势垒，因此降低了有源子掺杂层与有源层之间的接触电阻。电流经过源/漏电极子掺杂层后，会流经有源子掺杂层，虽然源/漏电极子掺杂层相对有源子掺杂层的电阻较小，电子需要一定的能量才能越过源/漏电极子掺杂层与有源子掺杂层的接触势垒，但是该接触势垒非常小，源/漏电极子掺杂层与有源子掺杂层的接触电阻也非常小，对电流的损耗也很小。最终，降低了掺杂层与源/漏电极层之间的接触电阻，也降低了掺杂层与有源层之间的接触电阻，整体上有效地降低了电流的损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
本发明实施例提供的薄膜晶体管中，掺杂层至少包括两层子掺杂层，子掺杂层的数量增加了，可以制作不同掺杂浓度的子掺杂层，所以能够逐层降低源/漏电极层与有源层之间的接触势垒；靠近源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度较大，因此可以降低掺杂层与源/漏电极层之间的接触电阻；靠近有源层的有源子掺杂层的掺杂物的掺杂浓度较小，因此可以降低掺杂层与有源层之间的接触电阻。所以本发明实施例提供的薄膜晶体管，可以同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻。即，本发明实施例提供的薄膜晶体管真正降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
优选的是，如图3-5所示的薄膜晶体管的截面示意图，所述掺杂层为三、四或五层子掺杂层，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层1的源/漏电极子掺杂层4的掺杂物的掺杂浓度最大。子掺杂层越多，越能够减少源/漏电极层与有源层之间的接触势垒，进而降低接触电阻，但是若子掺杂层过多，在掺杂层总厚度一定的情况下，子掺杂层厚度就会变得越薄，制作工艺过于繁琐，且过薄的子掺杂层对于降低层与层之间的接触势垒作用也不明显。因此掺杂层设为三、四或五层子掺杂层，能够更好地降低层与层的接触势垒，同时也不至于使子掺杂层的厚度过薄，制作工艺较为简便。
较佳地，所述掺杂层为硅烷(SiH4)中掺杂磷烷(PH3)形成的半导体掺杂层，所述硅烷与磷烷的体积比为11:14～19。
通过改变磷烷在成膜气体中的占比而改变磷的掺杂浓度。通常硅烷中掺杂磷烷形成半导体掺杂层时，还通入氢气(H2),以形成氢化非晶硅掺杂层。硅烷、磷烷和氢气的比例可以为11:14～19：41。通入氢气还可以减小成膜的缺陷态，使膜更质密均匀。
进一步地，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。该实施例中，能够保证源/漏电极子掺杂层的掺杂物浓度较高，降低掺杂层与源/漏电极层的接触电阻，同时保证了有源子掺杂层的掺杂物浓度相对较低，以降低掺杂层与有源层之间的接触电阻，降低电流损耗。
本发明另一实施例中，提供一种如图6所示的薄膜晶体管的制备方法，包括：
S101、有源层制备的工序。
有源层一般为非晶硅层(a-si)，其制备工序通常为等离子体化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)成膜，经过成膜后，进行涂胶、曝光、显影、剥离等步骤，形成有源层。不同情况下，本领域的技术人员可以设置不同的参数，在此不做具体限定。
S102、掺杂层制备的工序；所述掺杂层位于所述有源层与源/漏电极层之间，所述掺杂层制备的工序至少包括两层子掺杂层的制备工序，靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
所述掺杂层为半导体掺杂层，半导体可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等，通常为了节约成本，可以选择硅。半导体掺杂层可以为n型半导体掺杂层或p型半导体掺杂层。具体地，n型半导体掺杂层可以是硅(Si)中掺杂磷(P)、砷(As)、铋(Bi)或锑(Sb)等，p型半导体掺杂层可以是硅(Si)中掺杂硼(B)、镓(Ga)、或铟(Zn)等。
所述掺杂层的厚度可以为通常优选掺杂层过厚，使得电流流经掺杂层的流程较长，因为掺杂层本身具有一定的电阻，所以会造成电流损失较大；掺杂层过薄，不能有效地减小有源层与源/漏电极层之间的阻抗。所以，掺杂层过厚或过薄都可能造成电流损失大。每层子掺杂层的厚度可以为或等，通常为了方便制备，子掺杂层的厚度相等。掺杂层的厚度，通常是通过成膜时间的长短控制的，如利用离子注入的方法形成硅烷中掺杂磷烷的n型半导体掺杂层，成膜面积为730*920mm2，硅烷、磷烷和氢气的通入量分别为1100sccm(标准毫升/分钟)、1700sccm、4100sccm，若形成的掺杂层，成膜时间为30秒，若形成的子掺杂层，成膜时间为6秒。掺杂物的掺杂浓度，可以通过成膜时掺杂物与被掺杂物的质量比例或体积比例进行控制，进而控制掺杂浓度。如:制作n型掺杂层，可以控制硅烷和磷烷体积比例进行控制掺杂物的掺杂浓度。
掺杂方式可以是高温扩散或离子注入。通常是选择离子注入，因为相对于高温扩散，离子注入能更准确地控制掺杂物的掺杂浓度、可重复性操作较大和工艺温度较低。
靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所以源/漏电极子掺杂层的电阻相对于有源子掺杂层的电阻较小。电流从源漏电极层流到有源层时，先经过源/漏电极子掺杂层，由于其电阻相对较小，电子需要相对较小的能量就能越过源/漏电极层与源/漏电极子掺杂层的接触势垒，因此降低了掺杂层与源/漏电极层之间的接触电阻。电流经过源/漏电极子掺杂层后，会流经有源子掺杂层，然后进入有源层，有源子掺杂层相对源/漏电极子掺杂层的电阻较大，电子需要相对较小的能量就能越过有源子掺杂层与有源层的接触势垒，因此降低了有源子掺杂层与有源层之间的接触电阻。电流经过源/漏电极子掺杂层后，会流经有源子掺杂层，虽然源/漏电极子掺杂层相对有源子掺杂层的电阻较小，电子需要一定的能量才能越过源/漏电极子掺杂层与有源子掺杂层的接触势垒，但是该接触势垒非常小，源/漏电极子掺杂层与有源子掺杂层的接触电阻也非常小，对电流的损耗也很小。最终，降低了掺杂层与源/漏电极层之间的接触电阻，也降低了掺杂层与有源层之间的接触电阻，整体上有效地降低了电流的损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
S103、源/漏电极层制备的工序。
源/漏电极层一般为金属层，可通过溅射(sputter)成膜。经过成膜后，进行涂胶、曝光、显影、剥离等步骤，形成源/漏电极层。不同情况下，本领域的技术人员可以设置不同的参数，在此不做具体限定。
本发明实施例提供的薄膜晶体管中，掺杂层至少包括两层子掺杂层，子掺杂层的数量增加了，可以制作不同掺杂浓度的子掺杂层，所以能够逐层降低源/漏电极层与有源层之间的接触势垒；靠近源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度较大，因此可以降低掺杂层与源/漏电极层之间的接触电阻；靠近有源层的有源子掺杂层的掺杂物的掺杂浓度较小，因此可以降低掺杂层与有源层之间的接触电阻。所以本发明实施例提供的薄膜晶体管，可以同时降低掺杂层与源/漏电极层之间的接触电阻和掺杂层与有源层之间的接触电阻。即，本发明实施例提供的薄膜晶体管真正降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，进而提高了TFT的响应速度，提升了TFT的开关性能。
优选的实施例中，所述掺杂层制备的工序包括三、四或五层子掺杂层的制备工序，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度最大。子掺杂层越多，越能够减少源/漏电极层与有源层之间的接触势垒，进而降低接触电阻，但是若子掺杂层过多，在掺杂层总厚度一定的情况下，子掺杂层厚度就会变得越薄，制作工艺过于繁琐，且过薄的子掺杂层对于降低层与层之间的接触势垒作用也不明显。因此掺杂层设为三、四或五层子掺杂层，能够达到更好地降低层与层的接触势垒，同时也不至于使子掺杂层的厚度过薄，制作工艺较为简便。
较佳地，所述掺杂层为硅烷中掺杂磷烷形成的掺杂层，所述硅烷与磷烷的体积比为11:14～19。通过改变磷烷在成膜气体中的占比而改变磷的掺杂浓度。通常还通入氢气(H2),硅烷、磷烷和氢气的比例一般可以为11:14～19：41，通入氢气的目的是可以减小成膜的缺陷态，使膜更质密均匀。
进一步可选的是，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。该实施例中，能够保证源/漏电极子掺杂层的掺杂物浓度较高，降低了掺杂层与源/漏电极层的接触电阻，同时保证了有源子掺杂层的掺杂物浓度较低，以降低掺杂层与有源层之间的接触电阻，降低电流损耗。
本发明一实施例中提供一种包括上述任一实施例所述的薄膜晶体管的阵列基板。该阵列基板的薄膜晶体管降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间。
本发明一实施例中提供一种包括上述实施例所述的阵列基板的显示装置。该显示装置的薄膜晶体管降低了通过掺杂层与源/漏电极层之间和掺杂层与有源层之间的电流损耗，增加了传导电流，提升了电子迁移率，降低了TFT的响应时间，提升了显示装置的显示效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种薄膜晶体管，包括有源层、掺杂层和源/漏电极层，所述掺杂层位于所述有源层与所述源/漏电极层之间，其特征在于，所述掺杂层至少包括两层子掺杂层，靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述掺杂层为三、四或五层子掺杂层，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度最大。
3.根据权利要求1或2所述的薄膜晶体管，其特征在于，所述掺杂层为硅烷中掺杂磷烷形成的半导体掺杂层，所述硅烷与磷烷的体积比为11:14～19。
4.根据权利要求3所述的薄膜晶体管，其特征在于，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。
5.一种薄膜晶体管的制备方法，包括有源层制备的工序、掺杂层制备的工序和源/漏电极层制备的工序，所述掺杂层位于所述有源层与所述源/漏电极层之间，其特征在于，所述掺杂层制备的工序至少包括两层子掺杂层的制备工序，靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度大于靠近所述有源层的有源子掺杂层的掺杂物的掺杂浓度，所述有源子掺杂层的掺杂物的掺杂浓度大于0。
6.根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述掺杂层制备的工序包括三、四或五层子掺杂层的制备工序，所述三、四或五层子掺杂层的掺杂物的掺杂浓度逐层降低，且靠近所述源/漏电极层的源/漏电极子掺杂层的掺杂物的掺杂浓度最大。
7.根据权利要求5或6所述的薄膜晶体管的制备方法，其特征在于，所述掺杂层为硅烷中掺杂磷烷形成的掺杂层，所述硅烷与磷烷的体积比为11:14～19。
8.根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述源/漏电极子掺杂层中，硅烷与磷烷的体积比为11:X，且17＜X≤19；所述有源子掺杂层中，硅烷与磷烷的体积比为11:Y，且14≤Y≤17。
9.一种包括权利要求1-4中的任一项所述的薄膜晶体管的阵列基板。
10.一种包括权利要求9所述的阵列基板的显示装置。
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