CN108933146A - 一种阵列基板及其制作方法、液晶显示装置 - Google Patents

一种阵列基板及其制作方法、液晶显示装置 Download PDF

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Abstract

本申请公开了一种阵列基板及其制作方法、液晶显示装置，该阵列基板包括基板以及设置于基板上的器件层，器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层，其中，半导体层连接金属层的位置掺杂有金属离子，或者金属层与半导体层之间形成有包括半导体材料与金属材料的合金层。通过上述方式，在金属层与半导体层之间形成合金过渡膜，能够减小金属与半导体的接触电阻，使基板电性更稳定。

Description

一种阵列基板及其制作方法、液晶显示装置
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板及其制作方法、液晶显示装置。
背景技术
液晶显示器为精密的显示结构，降低其导通电阻是降低能耗的关键因素。电阻往往产生在金属与半导体的接触部位，由于有源层与源漏极接触为金属-半导体接触，电阻较大。
在阵列基板的制备过程中，源/漏极所在的金属层和非晶硅的接触界面处理是其中非常重要的一环，因为金属和半导体存在势能差，易形成肖特基接触。但是晶体管器件需要电学接触，并且这种接触必须是低阻的而不是整流的。为此，常常需对半导体进行掺杂，使金属层和半导体层形成欧姆接触，但是即使是对非晶硅进行了离子掺杂，金属和半导体的阻值仍然很大。
发明内容
本申请主要解决的技术问题是提供一种阵列基板及其制作方法、液晶显示装置，能够减小半导体层和金属层之间的接触电阻，提高阵列基板的电学特性。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种阵列基板，该阵列基板包括基板以及设置于基板上的器件层；器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层，其中，半导体层连接金属层的位置掺杂有金属离子，或者金属层与半导体层之间形成有包括半导体材料与金属材料的合金层。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种液晶显示装置，该液晶显示装置包括上述任一项的阵列基板。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种阵列基板的制作方法，该制作方法包括：提供一基板；在基板上依次形成栅极、栅极绝缘层、半导体层；对半导体层进行离子掺杂形成源漏极接触区；在源漏极接触区远离基板的一端注入金属离子；在半导体层上形成源极和漏极。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种阵列基板的制作方法，该制作方法包括：提供一基板；在基板上依次形成栅极、栅极绝缘层、半导体层；对半导体层进行离子掺杂形成源漏极接触区；在半导体层上形成包括有金属材料和半导体材料的合金层；在合金层上形成金属层。
本申请的有益效果是：区别于现有技术的情况，本申请的阵列基板包括基板以及设置于基板上的器件层；器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层，其中，半导体层连接金属层的位置掺杂有金属离子，或者金属层与半导体层之间形成有包括半导体材料与金属材料的合金层。通过这种方式在金属与半导体之间形成合金过渡膜层，由于合金与半导体的费米能级差比金属与半导体费米能级差小，大大降低了金属-半导体的接触电阻，从而提高了阵列基板的电学特性。
附图说明
图1是本申请阵列基板第一实施例的结构示意图；
图2是本申请阵列基板第一实施例中半导体层与金属层接触的位置掺杂的金属离子浓度分布示意图；
图3a是本申请阵列基板第一实施例中形成半导体层后的结构示意图；
图3b是本申请阵列基板第一实施例中对半导体层进行沟道掺杂后的结构示意图；
图3c是本申请阵列基板第一实施例中对半导体层进行重掺杂后的结构示意图；
图3d是本申请阵列基板第一实施例中对半导体层与金属层接触位置掺杂金属离子后的结构示意图；
图4是本申请阵列基板第二实施例的结构示意图；
图5a是本申请阵列基板第二实施例中源漏极成膜时先形成一层金属膜之后的结构示意图；
图5b是本申请阵列基板第二实施例中对金属膜进行离子掺杂后形成合金层的结构示意图；
图5c是本申请阵列基板第二实施例中源漏极成膜时在合金层上沉积金属层之后的结构示意图；
图5d是本申请阵列基板第二实施例中对合金层和金属层蚀刻后形成源漏极的结构示意图；
图6是本申请阵列基板第三实施例的结构示意图；
图7是本申请液晶显示装置一实施方式结构示意图；
图8是本申请阵列基板制作方法第一实施方式的流程示意图；
图9是本申请阵列基板制作方法第二实施方式的流程示意图。
具体实施方式
本申请提供一种阵列基板及其制作方法、液晶显示装置，为使本申请的目的、技术方案和技术效果更加明确、清楚，以下对本申请进一步详细说明，应当理解此处所描述的具体实施条例仅用于解释本申请，并不用于限定本申请。
本申请提供一种阵列基板，该阵列基板包括基板以及设置于基板上的器件层。器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层。其中，半导体层连接金属层的位置掺杂有金属离子，或者金属层与半导体层之间形成有包括半导体材料与金属材料的合金层。
为了清楚的说明上述实施方式的阵列基板，请参阅图1，图1是本申请阵列基板第一实施例的结构示意图，在本实施例中，阵列基板包括基板11以及设置于基板11上的器件层，器件层包括栅极15、半导体层12以及设置在半导体层12上的源极13和漏极14。
可选的，基板11可以是玻璃基板或塑料基板。
可选的，器件层为TFT。
可选的，栅极15材料为金属。
可选的，半导体层12可以是非晶硅(A-Si)、多晶硅(P-Si)或低温多晶硅(LTPS)中的一种，也可以是经过掺杂的上述三种半导体。例如，在一种实施方式中，半导体层12包括非晶硅(A-Si)以及在非晶硅上形成的N+掺杂区或者P+掺杂区。
可选的，半导体层12还可以是IGZO(indium gallium zinc oxide，铟镓锌氧化物)。
具体地，源极13和漏极14为金属层，半导体层12与源极13和漏极14的金属层接触的位置121掺杂有金属离子。
由于半导体层12与金属层的接触为肖特基接触，肖特基接触是指金属和半导体材料相接触的时候，在界面处半导体的能带弯曲，形成肖特基势垒，势垒的存在导致了大的界面电阻，致使阵列基板的电学特性不佳。虽然通过在半导体层12上进行N+或者P+掺杂，会使阵列基板的电学特性有所改善，但依然效果不好。
通过在本实施方式中，在半导体层12与金属层接触的位置121处掺杂金属离子，使源极13与漏极14的金属层在与半导体层12接触时，降低金属与半导体费米能级差，从而降低了半导体层12与金属层之间的接触电阻，金属离子的掺杂深度小于半导体层12的高度。
可选的，掺杂的金属离子可以为钛离子、铟离子、铝离子等，可根据实际情况进行选择，在此不做具体限定。
其中，掺杂金属离子的浓度分布如图2所示，图2是本实施例中半导体层12与源极13和漏极14的金属层接触的位置121掺杂的金属离子浓度分布示意图，具体的掺杂的金属离子的浓度分布为由连接源极13和漏极14的金属层一侧向远离该金属层一侧的方向呈逐渐减小设置，金属离子浓度分布可逐渐减小至趋近于零。
本实施方式中阵列基板对半导体层12进行处理的工艺具体为，在基板11上形成半导体层12，如图3a所示，图3a是本实施例中阵列基板形成半导体层12后的结构示意图；然后对半导体层12进行沟道掺杂，如图3b所示，图3b是本实施例中对半导体层12进行沟道掺杂后的结构示意图；再对半导体层12进行重掺杂，形成半导体层12与源极13和漏极14的金属层接触的位置121，如图3c所示，图3c是本实施例中对半导体层12进行重掺杂后的结构示意图；最后再对半导体层12与源极13和漏极14的金属层接触的位置121掺杂金属离子，如图3d所示，图3d是本实施例中对半导体层12与金属层接触位置121掺杂金属离子后的结构示意图。在其他实施例中，还可用其他工艺方法得到本实施例的阵列基板的结构，只要能得到本阵列基板的结构，可根据实际情况选择不同工艺，在此不做具体限定。
区别于现有技术，本实施方式的阵列基板包括基板以及设置于基板上的器件层，该器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极为金属层，半导体层连接源极与漏极的金属层的位置掺杂有金属离子，通过上述方式，能够降低半导体层和金属层接触的费米能级差，从而减小半导体层和金属层之间的接触电阻，提高了阵列基板的电学特性。
请参阅图4，图4是本申请阵列基板第二实施例的结构示意图，在本实施例中，阵列基板包括基板41以及设置于基板41上的器件层，器件层包括半导体层42以及设置在半导体层42上源极和漏极。源极和漏极包括金属层43和合金层44，合金层44为掺杂有半导体离子的金属膜，其中金属层43位于合金层44上，金属层43通过合金层44与半导体层42连接。
可选的，基板41可以是玻璃基板或塑料基板。
可选的，器件层为TFT。
可选的，半导体层42可以是非晶硅(A-Si)、多晶硅(P-Si)或低温多晶硅(LTPS)中的一种，也可以是经过掺杂的上述三种半导体。例如，在一种实施方式中，半导体层42包括非晶硅(A-Si)以及在非晶硅上形成的N+掺杂区或者P+掺杂区。
可选的，半导体层42还可以是IGZO(indium gallium zinc oxide，铟镓锌氧化物)。
可选的，合金层44中的半导体离子可以为硅离子、锗离子、硒离子等，也可以为其他的半导体离子，合金层44中的金属膜的材料为钛Ti，铟In，铝Al、氧化铟锡ITO等，也可为其他金属材料。
具体地，在本实施例中，源极和漏极的形成工艺为：在源漏极成膜时，先沉积一层金属膜，如图5a所示，图5a是本实施例中源漏极成膜时先形成一层金属膜之后的结构示意图；然后再使用离子植入机植入半导体离子以形成合金层44，其中，半导体离子的浓度分布为，由连接金属层43的一侧向远离金属层43的一侧的方向呈逐渐增大设置，离子注入的过程为：以注入硅离子为例，使用离子注入机，使用气体为SiH4，根据离子植入机的能量控制注入深度，根据注入剂量和时间控制离子注入浓度以形成合金层44，也可通过物理气相沉积或者化学气相沉积等方式直接形成合金层44，如图5b所示，图5b是本实施例中对金属膜进行离子掺杂后形成合金层44的结构示意图；合金层44形成后，再在合金层44上沉积金属层43，其中金属层43可为钛Ti，铟In，铝Al、氧化铟锡ITO等，也可为其他金属材料，如图5c所示，图5c为本实施例中源漏极成膜时在合金层44上沉积金属层43之后的结构示意图；再对合金层44和金属层43进行蚀刻形成源漏极图案，如图5d所示，图5d是本实施例中对合金层44和金属层43蚀刻后形成源漏极的结构示意图。在其他实施例中，还可用其他工艺方法得到本实施例的阵列基板的结构，只要能得到本阵列基板的结构，可根据实际情况选择不同工艺，在此不做具体限定。
本实施例的阵列基板包括基板以及设置于基板上的器件层，该器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层，所述金属层与所述半导体层之间形成有包括半导体材料与金属材料的合金层，该合金层为掺杂有半导体离子的金属膜。通过上述方式，能够降低半导体层和金属层接触的费米能级差，从而减小半导体层和金属层之间的接触电阻，提高了阵列基板的电学特性。区别于第一实施例，本实施例中由于合金层与金属层的接触面积更大，因而更能减小半导体层和金属层接触的费米能级差，从而更加减小半导体层和金属层之间的接触电阻。
请参阅图6，图6为本申请阵列基板第三实施例的结构示意图，在本实施例中，阵列基板包括基板61以及设置于基板61上的器件层，器件层包括半导体层62以及设置在半导体层62上源极和漏极。源极和漏极包括金属层和合金层63，合金层63为掺杂有金属离子的半导体膜，其中，金属层位于合金层63上，金属层通过合金层63与半导体层62连接。
其中，在本实施例中，金属层为两层结构，包括第一金属层64和第二金属层65，第一金属层64位于合金层63上，第二金属层65位于第一金属层64上，在一个具体的实施例中，合金层63可为硅合金，第一金属层64为铝，第二金属层65为钛。由于铝释放应力时易产生突起或小黑点，而且铝较活泼易氧化腐蚀，本实施方式中利用硅合金和钛把铝包起来，更能提高阵列基板的稳定性。在其他实施方式中金属层也可以只设置一层或三层等，根据金属的特性合理选择，在此不做具体限定。
可选的，基板61可以是玻璃基板或塑料基板。
可选的，器件层为TFT。
可选的，半导体层62可以是非晶硅(A-Si)、多晶硅(P-Si)或低温多晶硅(LTPS)中的一种，也可以是经过掺杂的上述三种半导体。例如，在一种实施方式中，半导体层62包括非晶硅(A-Si)以及在非晶硅上形成的N+掺杂区或者P+掺杂区。
可选的，半导体层62还可以是IGZO(indium gallium zinc oxide，铟镓锌氧化物)。
可选的，合金层63中的金属离子可以为钛离子、铟离子、铝离子等，也可以为其他的金属离子，合金层63中的半导体材料为硅、锗、硒等，也可为其他半导体材料。
具体地，在本实施例中，源极和漏极的形成工艺为：先沉积一层半导体膜，然后再使用离子植入机植入金属离子以形成合金层63。也可通过物理气相沉积或者化学气相沉积等方式直接形成合金层63。其中，金属离子的浓度分布为，由连接金属层的一侧向远离金属层的一侧的方向呈逐渐减小设置。合金层63形成后，再在合金层63上沉积金属层，以注入两层金属层为例，注入金属层的步骤为，先在合金层63上沉积第一金属层64，再在第一金属层64上沉积第二金属层65。
本实施例的阵列基板包括基板以及设置于基板上的器件层，该器件层包括半导体层以及设置于半导体层上的源极和漏极，源极和漏极包括金属层，所述金属层与所述半导体层之间形成有包括半导体材料与金属材料的合金层，该合金层为掺杂有金属离子的半导体膜。通过上述方式，能够降低半导体层和金属层接触的费米能级差，从而减小半导体层和金属层之间的接触电阻，提高了阵列基板的电学特性。区别于第一实施例，本实施例中由于合金层与金属层的接触面积更大，因而更能减小半导体层和金属层接触的费米能级差，从而更加减小半导体层和金属层之间的接触电阻。
本发明还提供了一种液晶显示装置，请参阅图7，图7是本申请提供的液晶显示装置一实施方式结构示意图，如图7所示，液晶显示装置70包括阵列基板701，阵列基板701为上述任一实施方式所述的阵列基板。
关于阵列基板701的具体结构，结合图1～图6以及相关的文字说明，已详尽描述，在此不再赘述。
其中，显示装置为可穿戴设备，例如智能手环、智能手表；也可以为VR(VirtualReality，虚拟现实)等设备。还可以为移动电话机、电子书、电子报纸、电视机或透明广告牌等，在此不做具体限定。
本发明还提供了一种阵列基板的制作方法，请参阅图8，图8为本申请阵列基板制作方法第一实施方式的流程示意图。下面对该实施方式作具体介绍。
S81：提供一基板。
可选的，该基板可以是透明的玻璃基板或者塑料基板。
S82：在所述基板上依次形成栅极、栅极绝缘层、半导体层。
其中，在基板上形成栅极、栅极绝缘层和半导体层，一般采用物理气相沉积或化学气相沉积的方法。
可选的，在一实施方式中，形成半导体层的过程可以具体包括：
沉积非晶硅(A-Si)，再在非晶硅上进行N+掺杂或者P+掺杂；或者沉积非晶硅，对非晶硅进行准分子镭射退火工艺以形成多晶硅(P-Si)。其中，多晶硅包括低温多晶硅(LTPS)和高温多晶硅(HTPS)两种。
S83:对所述半导体层进行离子掺杂形成源漏极接触区；
在本实施方式中，通过N+重掺杂或者P+重掺杂在半导体层上形成源漏极接触区。
S84:在所述源漏极接触区远离所述基板的一端注入金属离子。
在本实施例中，可使用MEVV(金属蒸汽真空弧)离子注入机完成离子植入。
掺杂的金属离子可以为钛离子、铟离子、铝离子等，可根据实际情况进行选择，在此不做具体限定。
其中，注入金属离子的浓度分布为由连接金属层一侧向远离金属层一侧的方向呈逐渐减小设置，金属离子浓度分布可逐渐减小至趋近于零。
S85:在所述半导体层上形成源极和漏极。
在半导体层形成源极和漏极的方式是：在半导体层上沉积金属层，其中金属层可为一层或者多层设置，因此，金属层与半导体层通过合金层连接，降低了金属-半导体的接触电阻。
另外，可以理解的是，在其他实施方式中，在步骤S85之后，还可以在器件层上面形成像素电极、公共电极等等，可采用现有的制作方法进行制作。
区别于现有技术，本实施方式的阵列基板的制作方法通过在半导体层的源漏极接触区进行金属离子掺杂，使得金属层与半导体层之间形成合金膜过渡层，能够降低半导体层和金属层接触的费米能级差，从而减小半导体层和金属层之间的接触电阻，提高了阵列基板的电学特性。
本申请还提供了一种阵列基板的制作方法，请参阅图9，图9为本申请阵列基板制作方法第二实施方式的流程示意图。下面对该实施方式作具体介绍。
S91：提供一基板。
可选的，该基板可以是透明的玻璃基板或者塑料基板。
S92：在基板上依次形成栅极、栅极绝缘层、半导体层。
其中，在基板上形成栅极、栅极绝缘层和半导体层，一般采用物理气相沉积或化学气相沉积的方法。
可选的，在一实施方式中，形成半导体层的过程可以具体包括：
沉积非晶硅(A-Si)，再在非晶硅上进行N+掺杂或者P+掺杂；或者沉积非晶硅，对非晶硅进行准分子镭射退火工艺以形成多晶硅(P-Si)。其中，多晶硅包括低温多晶硅(LTPS)和高温多晶硅(HTPS)两种。
S93：对半导体层进行离子掺杂形成源漏极接触区。
在本实施方式中，通过N+重掺杂或者P+重掺杂在半导体层上形成源漏极接触区。
S94：在半导体层上形成包括有金属材料和半导体材料的合金层。
在其中一个实施方式中，包括有金属材料和半导体材料的合金层为掺杂有半导体离子的金属膜，此时，合金层的形成工艺为，先在半导体层上形成一层金属膜，在用离子植入机植入半导体离子，合金层的形成方式还可以为直接利用物理气相沉积或者化学气相沉积的方式直接在半导体层上形成合金层，半导体离子的浓度分布为，由连接金属层的一侧向远离金属层的一侧的方向呈逐渐增大设置。
可选的，合金层中的半导体离子可以为硅离子、锗离子、硒离子等，也可以为其他的半导体离子，合金层中的金属膜的材料为钛Ti，铟In，铝Al、氧化铟锡ITO等，也可为其他金属材料。
在另一个实施方式中，包括有金属材料和半导体材料的合金层为掺杂有金属离子的半导体膜，此时，合金层的形成工艺为，先在半导体层上形成一层金属膜，在用离子植入机植入半导体离子，合金层的形成方式还可以为利用物理气相沉积或者化学气相沉积的方式直接在半导体层上形成合金层。金属离子的浓度分布为，由连接金属层的一侧向远离金属层的一侧的方向呈逐渐减小设置。
S95：在合金层上形成金属层。
金属层至少设置一层，金属层的材料为钛、铟、铝等，也可为其他金属材料，在一个实施方式中，可以将金属层设置为两层结构，即先在合金层上沉积第一金属层再在第一金属层上设置第二金属层，在一个具体的实施方式中，第一金属层为铝，第二金属层为钛，在其他实施方式中金属层也可以设置为一层或者三层结构等，金属材料也可根据实际需要进行相应的选择，在此不做具体限定。
本实施例的阵列基板的制作方法，通过在半导体层与金属层之间设置合金层，能够降低半导体层和金属层接触的费米能级差，从而减小半导体层和金属层之间的接触电阻，提高了阵列基板的电学特性。区别于制作方法第一实施方式，本实施方式中由于合金层与金属层的接触面积更大，因而更能减小半导体层和金属层接触的费米能级差，从而更加减小半导体层和金属层之间的接触电阻。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板包括基板以及设置于所述基板上的器件层；
所述器件层包括半导体层以及设置于所述半导体层上的源极和漏极，所述源极和所述漏极包括金属层，其中，所述半导体层连接所述金属层的位置掺杂有金属离子，或者所述金属层与所述半导体层之间形成有包括半导体材料与金属材料的合金层。
2.根据权利要求1所述的阵列基板，其特征在于，当所述半导体层连接所述金属层的位置掺杂有所述金属离子时，所述半导体层掺杂的所述金属离子浓度由连接所述金属层一侧向远离所述金属层一侧的方向呈逐渐减小设置。
3.根据权利要求1所述的阵列基板，其特征在于，当所述金属层与所述半导体层之间形成有包括所述半导体材料与所述金属材料的所述合金层时，所述合金层为掺杂有半导体离子的金属膜。
4.根据权利要求3所述的阵列基板，其特征在于，所述半导体离子的浓度由连接所述金属层的一侧向远离所述金属层的一侧呈增大设置。
5.根据权利要求1所述的阵列基板，其特征在于，当所述金属层与所述半导体层之间形成有包括所述半导体材料与所述金属材料的所述合金层时，所述合金层为掺杂有金属离子的半导体膜。
6.根据权利要求5所述的阵列基板，其特征在于，所述金属离子的浓度由连接所述金属层一侧向远离所述金属层一侧的方向呈减小设置。
7.根据权利要求5所述的阵列基板，其特征在于，所述合金层成膜方式为采用物理气相沉积或者化学气相沉积直接形成所述合金层，或者在所述半导体膜层成膜后植入所述金属离子形成所述合金层。
8.一种液晶显示装置，其特征在于，所述液晶显示装置包括显示面板，所述显示面板包括如权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制作方法，其特征在于，所述制作方法包括：
提供一基板；
在所述基板上依次形成栅极、栅极绝缘层、半导体层；
对所述半导体层进行离子掺杂形成源漏极接触区；
在所述源漏极接触区远离所述基板的一端注入金属离子；
在所述半导体层上形成源极和漏极。
10.一种阵列基板的制作方法，其特征在于，所述制作方法包括：
提供一基板；
在所述基板上依次形成栅极、栅极绝缘层、半导体层；
对所述半导体层进行离子掺杂形成源漏极接触区；
在所述半导体层上形成包括有金属材料和半导体材料的合金层；
在所述合金层上形成金属层。
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