CN102598281A - 具有多个掺杂硅层的薄膜晶体管 - Google Patents
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Abstract
本发明的实施例大致上关于TFT及其制造方法。在此揭示的TFT是硅系TFT，其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方，其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地，单一掺杂硅层沉积在非晶硅上方，其中单一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的，但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层，可达到低电阻率。在此揭示的实施例包括低电阻率而不会牺牲基板产能。
Description
技术领域
本发明的实施例大致上关于薄膜晶体管(TFT)及其制造方法。
背景技术
液晶显示器(LCDs)大量应用在平面面板显示器工业。在LCD中，两玻璃板以一层液晶材料夹置在其之间来接合在一起。基板连接到功率源以改变液晶材料的方位。TFTs已经被用来以非常快速度将LCD的像素分别地定址(address)。在先进的显示器面板中，具有数百万的像素，各像素由相应的TFT来分别地定址。
用在LCD制造的一种类型TFT即是底部栅极TFT。底部栅极TFT含有形成在基板上方的栅极电极、形成在栅极电极上方的栅极介电层、有源材料层(诸如非晶硅)、掺杂硅层、与源极及漏极电极。有源材料容许在栅极电极开启时电流能从源极通过到漏极电极。一旦电流通过到漏极电极，像素即被定址。
掺杂硅层的电阻率会影响TFT的效率。电阻率越高，则TFT的品质越低。通常，掺杂硅层不像非晶硅层如此厚。所以，就基板产能而言，掺杂硅层的沉积时间通常不是瓶颈。由于掺杂硅的沉积通常不是瓶颈，已经考量降低掺杂硅层的沉积速率来沉积较低电阻率的掺杂硅层。然而，随着处理腔室变得更大以制造更大的LCDs，难以同时达到横越整个基板的低电阻率且不用降低沉积速率到会使瓶颈发生的程度。实际上，沉积的均匀性显著地于
与
之间受到损害。随着腔室尺寸变得更大，沉积非均匀性范围会持续增加。
所以，需要一种制造掺杂硅层的TFT制造方法，其中该掺杂硅层同时具有低电阻率和高到基板瓶颈不会发生的沉积速率。
发明内容
本发明的实施例大致上关于TFT及其制造方法。在此揭示的TFT是硅系TFT，其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方，其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地，单一掺杂硅层沉积在非晶硅上方，其中单一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的，但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层，可达到低电阻率。在此揭示的实施例包括低电阻率而不会牺牲基板产能。
在一实施例中，揭示一种薄膜晶体管制造方法。该方法包含下述步骤：沉积非晶硅层于基板上方，该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤：沉积两或多个掺杂硅层于该非晶硅层上方。各掺杂硅层具有不同于其他掺杂硅层的至少一特性。该方法还包含下述步骤：沉积金属层于该两或多个掺杂硅层上方；图案化该金属层，以形成源极电极与漏极电极；及图案化该两或多个掺杂硅层，以暴露该非晶硅层。该方法还包含下述步骤：沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。
在另一实施例中，揭示一种薄膜晶体管制造方法。该方法包含下述步骤：沉积非晶硅层于基板上方，该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤：以第一沉积速率沉积第一掺杂硅层于该非晶硅层上，该第一掺杂硅层具有第一电阻率；及沉积第二掺杂硅层于该第一掺杂硅层上，该第二掺杂硅层具有小于该第一电阻率的第二电阻率。该第二掺杂硅层是以小于该第一沉积速率的第二沉积速率来沉积。该方法还包含下述步骤：沉积金属层于该第二掺杂硅层上方；图案化该金属层，以形成源极电极与漏极电极；及图案化该第一掺杂硅层与该第二掺杂硅层，以暴露该非晶硅层。该方法还包含下述步骤：沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。
在另一实施例中，揭示一种薄膜晶体管制造方法。该方法包含下述步骤：沉积非晶硅层于基板上方，该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤：沉积掺杂硅层于该非晶硅层上。该掺杂硅层具有从和该非晶硅层接触的第一表面向和该第一表面相对的第二表面降低的电阻率。该方法还包含下述步骤：沉积金属层于该掺杂硅层的该第二表面上；图案化该金属层，以形成源极电极与漏极电极；及图案化该掺杂硅层，以暴露该非晶硅层。该方法还包含下述步骤：沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。
附图说明
可通过参考本发明的实施例来详细了解本发明的特征，该些特征简短地在前面概述过，其中该些实施例在附图中示出。但是应注意的是，附图仅示出本发明的典型实施例，因此其不应被视为对本发明范畴的限制，因为本发明可允许其他等效实施例。
图1A-1H为TFT结构100在各个制造阶段中的剖视图。
图2为一图表，其显示根据一实施例的用在一些腔室的沉积速率对电阻率关系。
为促进了解，在可能时使用相同的元件符号来表示附图共有的相同元件。应了解，一实施例的元件可有利地并入到其他实施例而不需特别详述。
具体实施方式
本发明的实施例大致上关于TFT及其制造方法。在此揭示的TFT是硅系TFT，其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方，其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地，单一掺杂硅层沉积在非晶硅上方，其中单一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的，但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层，可达到低电阻率。在此揭示的实施例包括低电阻率而不会牺牲基板产能。
在此讨论的实施例可实施在等离子体增强化学气相沉积(PECVD)腔室中，该腔室由AKT America，Inc.(其为美国加州圣大克劳拉市的应用材料公司的子公司)制造且贩售。应了解，在此讨论的实施例可实施在其他腔室中，包括由其他制造业者贩售的腔室。
图1A-1H为TFT结构100在各个制造阶段中的剖视图。结构100包括基板102。在一实施例中，基板102可包含半导体基板。在另一实施例中，基板102可包含硅基板。在另一实施例中，基板102可包含锗。栅极电极104形成在基板上方。栅极电极是由以下步骤来形成：毯覆式沉积一层、形成掩模于该层上方、蚀刻该层、与移除该掩模以留下栅极电极104。在一实施例中，栅极电极104可包含金属。在另一实施例中，栅极电极104可包含选自从铬、钼、铜、钛、钨、铝、及其组合所组成的组的金属。在一实施例中，制造栅极电极104的层可通过物理气相沉积(PVD)来沉积。在另一实施例中，制造栅极电极104的层可通过蒸镀来沉积。在另一实施例中，制造栅极电极104的层可通过电镀来沉积。应了解，可使用其他沉积方法来沉积制造栅极电极104的层。在一实施例中，栅极电极104可具有约
至约
的厚度。应了解，可调整栅极电极104的厚度以符合器件需求。
栅极介电层106形成在栅极电极104上方。在一实施例中，栅极介电层106可通过PECVD来沉积。在另一实施例中，栅极介电层106可通过化学气相沉积(CVD)来沉积。应了解，可使用其他沉积方法来沉积栅极介电层106。在一实施例中，栅极介电层106可包含绝缘材料。在另一实施例中，栅极介电层106可包含氮化硅。在另一实施例中，栅极介电层106可包含氮氧化硅。在另一实施例中，栅极介电层106可包含氧化硅。在另一实施例中，栅极介电层106可包含二氧化硅。在一实施例中，栅极介电层106可具有约
至约
的厚度。在另一实施例中，栅极介电层106的厚度可以是约
至约
在一实施例中，栅极介电层106可包含多层。当栅极介电层106使用多层时，该些层的一者可以是高沉积速率材料(诸如具有不佳品质的氮化硅)，并且该些层的另一者可包含低沉积速率材料(诸如具有高品质的氮化硅)，以同时获得非晶硅TFT的产能与界面品质。
一旦已经沉积了栅极介电层106，可沉积半导体层108。在一实施例中，半导体层108可包含硅。在另一实施例中，半导体层108可包含非晶硅。在另一实施例中，半导体层108可包含本征硅。在另一实施例中，半导体层108可包含本征非晶硅。在另一实施例中，半导体层108可包含微晶硅。在一实施例中，半导体层108可通过PECVD来沉积。应了解，也可通过其他沉积方法来沉积半导体层108。在一实施例中，半导体层108可具有约
至约的厚度。
为了改善半导体层108与后续将形成的源极及漏极电极之间的电接触，可沉积一或多个掺杂半导体层在半导体层108上。确保良好电接触的一方式即是降低电阻率。为了降低电阻率，可仅降低沉积速率。然而，如上所讨论，降低沉积速率将影响基板产能。图2为一图表，其显示根据一实施例的用在一些腔室的沉积速率对电阻率关系。随着腔室尺寸已经从处理表面积约40,000cm2(即40K/40KA)的基板的腔室增加到处理表面积约555,000cm2(即55K)的基板的腔室到处理表面积约90,000cm2(即90K)的基板的腔室，相同的低沉积速率无法制造相同的低电阻率。反而，随着腔室尺寸已经增加，单一掺杂半导体层中的电阻率也会增加。通常，掺杂半导体层不会非常厚。所以，可使用双层或多层的掺杂半导体材料。接触半导体层108的层能够以高速率来沉积且因此具有高电阻率，而接触源极及漏极电极的层能够以低速率来沉积以具有低电阻率。因此，双层或多层的掺杂半导体材料具有从半导体层108(其可称为非晶硅沟道层)到源极及漏极电极(其可包含铝硅材料)形成良好欧姆接触的优点。在一实施例中，双层或多层的掺杂半导体层可具有小于约100Ωcm的总电阻率。在另一实施例中，双层或多层的掺杂半导体层可具有小于约50Ωcm的总电阻率。在一实施例中，结构100的总电阻率可以小于约200Ωcm。
图1C显示结构100，在结构100中已经沉积两个掺杂半导体层110、112在半导体层108上方。应了解，尽管仅显示两层，可存在有更多的掺杂半导体层。在一实施例中，存在有三个掺杂半导体层。在另一实施例中，存在有五个掺杂半导体层。在另一实施例中，可存在有单一层，其中该层的电阻率在厚度中逐渐地降低。当掺杂半导体层使用多层时，可使用不同的沉积条件来沉积各层。举例而言，沉积速率可以不同，气体的流速可以不同，腔室压力可以不同，并且施加的功率可以不同。
在一实施例中，掺杂半导体层110、112可包含硅。在另一实施例中，掺杂半导体层110、112可包含非晶硅。在另一实施例中，掺杂半导体层110、112可包含微晶硅。在另一实施例中，掺杂半导体层110、112可包含本征硅。在另一实施例中，掺杂半导体层110、112可包含本征非晶硅。在一实施例中，掺杂半导体层110、112可通过PECVD来沉积。在一实施例中，掺杂剂可包含磷。在一实施例中，掺杂半导体层110、112可具有约
至约
的总厚度。在一实施例中，第一掺杂半导体层110可具有约
至约
的厚度。在一实施例中，第二掺杂半导体层112可具有约
至约
的厚度。
表1
表1显示六个测试运行的结果，其中沉积了单一掺杂半导体层。测试运行1-3各沉积单一掺杂半导体层到
的厚度，但沉积速率、时间及电阻率是不同的。同样地，测试运行4-6各沉积单一掺杂半导体层到
的厚度，但沉积速率、时间及电阻率是不同的。测试运行1与测试运行4皆以
产生了非常良好电阻率，但沉积均匀性是不佳的。测试运行2与测试运行5也皆产生了可接受的电阻率，但沉积均匀性再次地是不佳的。测试运行3与测试运行6产生了无法接受的结果，这是因为电阻率高于100。
表2
表2显示四个测试运行，其中沉积了双层的掺杂半导体层。对于各个测试运行，底层是直接沉积在半导体层上的层，并且顶层是上面将形成源极及漏极电极的层。在各个测试运行中，顶层对于37Ωcm的电阻率是以
的沉积速率来沉积，并且底层对于116Ωcm的电阻率是以
的沉积速率来沉积。在测试运行1中，顶层沉积长达30秒，而底层沉积长达12秒，总沉积时间为42秒且总电阻率为94Ωcm。在测试运行2中，顶层沉积长达80秒，而底层沉积长达4.5秒，总沉积时间为84.5秒且总电阻率为59Ωcm。在测试运行3中，顶层沉积长达16秒，而底层沉积长达6.6秒，总沉积时间为22.6秒且电阻率为95Ωcm。在测试运行4中，顶层沉积长达45秒，而底层沉积长达2.3秒，总沉积时间为47.3秒且电阻率为57Ωcm。此外，沉积的均匀性非常良好。因此，在表2的各种情况的测试运行1-4中，多层掺杂半导体材料的总电阻率位在小于100Ωcm的可接受范围内。此外，可调控各层的沉积时间来达到预定的电阻率。所以，表2中的数据显示了皆达到膜厚均匀性、低电阻率与高沉积速率是可能的，这是因为表2的沉积速率平均达约
当掺杂半导体层110、112是硅时，掺杂半导体层110、112可以是不同材料。在一实施例中，掺杂半导体层110、112皆包含非晶硅。在另一实施例中，第一掺杂半导体层110包含非晶硅，并且第二掺杂半导体层112包含微晶硅。在另一实施例中，掺杂半导体层110、112皆包含非晶硅。在另一实施例中，掺杂半导体层110、112皆包含微晶硅。为了沉积该些硅层，将含硅气体(诸如硅烷)引进到处理腔室。在一实施例中，硅烷气体可于约13000sccm至约15000sccm的流速被引进。氢气也可于约70000sccm至约85000sccm的流速被输送，PH3气体(即掺杂剂)可被稀释在氢气中(即0.5％PH3，99.5％氢)且于约9000sccm至约11000sccm的总流速被引进。大致上，PH3气体可于约45sccm至约55sccm的流速被输送。在一实施例中，PH3气体可于约50sccm的流速被输送。在另一实施例中，PH3气体可于约250sccm的流速被输送。可施加约2500W至约3200W的RF功率到喷头。可维持腔室压力于约2Torr至约3Torr以及喷头和基板之间间隔于约500mils至约700mils。在一特定实施例中，硅烷于14,500sccm被输送，氢于70,050sccm被输送，稀释的PH3气体(0.5％PH3)于10,000sccm被输送，RF功率为3000W，压力为2.3Torr，间隔为600mils，并且沉积时间对于
的沉积速率为420秒。在另一实施例中，硅烷于13,550sccm被输送，氢于80,000sccm被输送，稀释的PH3气体(0.5％PH3)于对硅烷气体的比例为1000∶1被输送，RF功率为3000W，压力为2.3Torr，间隔为600mils，并且沉积时间对于
的沉积速率为480秒。在另一实施例中，硅烷于25,000sccm被输送，氢于50,000sccm被输送，稀释的PH3气体(0.5％PH3)于50,000sccm被输送，RF功率为22,000W，压力为2.3Torr，间隔为600mils，并且沉积时间对于
的沉积速率为60秒。在另一实施例中，硅烷于20,375sccm被输送，氢于99,625sccm被输送，稀释的PH3气体(0.5％PH3)于对硅烷气体的比例为7500∶1被输送，RF功率为20,000W，压力为2.3Torr，间隔为600mils，并且沉积时间对于约
的沉积速率为85秒。
在一实施例中，掺杂半导体层110可以在下述条件下来沉积：约至约
的沉积速率，数秒至约30秒的沉积时间，以制造电阻率为约70Ωcm至约300Ωcm的第一掺杂硅层。在另一实施例中，掺杂半导体层110可以在下述条件下来沉积：约
至约
的沉积速率，约10秒至约15秒的沉积时间，以制造电阻率为约110Ωcm至约120Ωcm的第一掺杂硅层。在另一实施例中，沉积可长达约5秒至约10秒。
在一实施例中，掺杂半导体层112可以在下述条件下来沉积：约
至约
的沉积速率，约15秒至约300秒的沉积时间，以制造电阻率为约10Ωcm至约70Ωcm的第二掺杂硅层。在另一实施例中，掺杂半导体层112可以在下述条件下来沉积：约至约
的沉积速率，约25秒至约35秒的沉积时间，以制造电阻率为约30Ωcm至约40Ωcm的第二掺杂硅层。在另一实施例中，沉积可长达约10秒至约18秒。
在一实施例中，掺杂半导体层112可以在下述条件下来沉积：于约5000sccm至约20000sccm的流速引进硅烷气体，于约0sccm至约200000sccm的流速引进氢气，于约1000sccm至约200000sccm的流速引进在H2中的0.5％PH3，施加约500W至约15000W的RF功率到喷头，维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils。在另一实施例中，掺杂半导体层112可以在下述条件下来沉积：于约13000sccm至约15000sccm的流速引进硅烷气体，于约70000sccm至约85000sccm的流速引进氢气，于约9000sccm至约11000sccm的流速引进在H2中的0.5％PH3，施加约2500W至约3200W的RF功率到喷头，维持腔室压力于约2Torr至约3Torr以及喷头和基板之间间隔于约500mils至约700mils。
在另一实施例中，掺杂半导体层112可以在下述条件下来沉积：于约5000sccm至约50000sccm的流速引进硅烷气体，于约0sccm至约150000sccm的流速引进氢气，于约1000sccm至约150000sccm的流速引进在H2中的0.5％PH3，施加约10000W至约40000W的RF功率到喷头，维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils。在另一实施例中，掺杂半导体层112可以在下述条件下来沉积：于约20000sccm至约26000sccm的流速引进硅烷气体，于约50000sccm至约100000sccm的流速引进氢气，于约45000sccm至约52000sccm的流速引进稀释的PH3气体(0.5％PH3)，施加约20000W至约23000W的RF功率到喷头，维持腔室压力于约2Torr至约3Torr以及喷头和基板之间间隔于约500mils至约700mils。
在已经沉积了掺杂半导体层110、112后，可将掺杂半导体层110、112与半导体层108予以图案化。为了将半导体层108与掺杂半导体层110、112予以图案化，可在其上及待蚀刻的层上方形成掩模。一旦蚀刻了该些层，则移除掩模以留下经蚀刻的半导体层114与经蚀刻的掺杂半导体层116、118，如图1D所示。
接着，可沉积金属层120于结构100上方。金属层120将成为源极与漏极电极。在另一实施例中，金属层可包含钨、钼、钛、铬、铝、其合金及其组合。金属层120可通过已知的沉积方法(诸如PVD)来沉积。然后，金属层120通过以下步骤来图案化：形成掩模于金属层上方、蚀刻且移除掩模以留下源极电极122与漏极电极124以及最顶部的经蚀刻的掺杂半导体层118的暴露表面138，如图1F所示。
在形成源极电极122与漏极电极124后，必须暴露经蚀刻的半导体层114。为了暴露经蚀刻的半导体层114，必须移除部分的经蚀刻的掺杂半导体层116、118。为了移除部分的经蚀刻的掺杂半导体层116、118，可形成掩模于源极电极122与漏极电极124上方，或可使用源极电极122与漏极电极124作为掩模。若沉积了掩模，则在蚀刻后要移除掩模。无论如何，经蚀刻的掺杂半导体层116、118被蚀刻而留下图案化的掺杂半导体部分128、130、132、134。此外，经蚀刻的半导体层114被暴露且部分地被蚀刻以形成图案化的半导体层126，如图1G所示。之后，可沉积钝化层136于整个结构100上方，如图1H所示。在一实施例中，钝化层136可以包含绝缘材料。在另一实施例中，钝化层136可以包含氮化硅。在另一实施例中，钝化层136可以包含氧化硅。在另一实施例中，钝化层136可以包含二氧化硅。在另一实施例中，钝化层136可以包含氮氧化硅。在一实施例中，钝化层136通过PECVD来沉积。
沉积多层或单一分级层的掺杂半导体层的优点在于可调控该层以符合制造设备的需求而不会牺牲基板产能。可将电阻率控制到足够低，并且可将基板产能维持在可接受的程度。在此讨论的实施例的另一优点即是在半导体材料层与金属层(即源极与漏极电极)之间使用高导电性材料来形成欧姆接触。尤其，具有高导电性欧姆接触材料可减少欧姆接触层的厚度，这是因为接触层的电阻率将具有足够的导电率而不必具有厚材料，这对于产能是有利的。
尽管上述说明涉及本发明的实施例，在不脱离本发明的基本范畴下可设想出本发明的其他与进一步实施例，并且本发明的范畴由随附的权利要求来决定。
Claims (15)
1.一种薄膜晶体管制造方法，包含下述步骤：
沉积非晶硅层于基板上方，所述基板具有形成在其上的栅极电极与栅极介电层；
沉积两或多个掺杂硅层于所述非晶硅层上方，各掺杂硅层具有不同于其他掺杂硅层的至少一特性；
沉积金属层于所述两或多个掺杂硅层上方；
图案化所述金属层，以形成源极电极与漏极电极；
图案化所述两或多个掺杂硅层，以暴露所述非晶硅层；及
沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
2.如权利要求1所述的方法，其中沉积所述两或多个掺杂硅层的步骤包含下述步骤：
在第一沉积条件下，沉积第一掺杂硅层于所述非晶硅层上；及
在第二沉积条件下，沉积第二掺杂硅层于所述第一掺杂硅层上，所述第二沉积条件不同于所述第一沉积条件。
3.如权利要求2所述的方法，其中所述第一掺杂硅层具有第一电阻率，并且所述第二掺杂硅层具有第二电阻率，所述第二电阻率低于所述第一电阻率，其中所述第一掺杂硅层的沉积速率大于所述第二掺杂硅层的沉积速率。
4.如权利要求2所述的方法，其中所述第一掺杂硅层包含非晶硅，并且所述第二掺杂硅层包含微晶硅。
5.如权利要求2所述的方法，其中所述第一掺杂硅层与所述第二掺杂硅层皆包含非晶硅。
6.如权利要求2所述的方法，其中所述第一掺杂硅层和所述第二掺杂硅层使用第一方法或第二方法来沉积，其中：
所述第一方法包含：
所述第一沉积条件包含约
至约的沉积速率、高达约30秒的沉积时间，以制造电阻率为约70Ωcm至约3000Ωcm的第一掺杂硅层；及
所述第二沉积条件包含约
至约
的沉积速率、约15秒至约3000秒的沉积时间，以制造电阻率为约10Ωcm至约70Ωcm的所述第二掺杂硅层；及
所述第二方法包含：
所述第一沉积条件包含约
至约
的沉积速率、约5秒至约10秒的沉积时间，以制造电阻率为约110Ωcm至约120Ωcm的第一掺杂硅层；及
所述第二沉积条件包含约至约
的沉积速率、约10秒至约18秒的沉积时间，以制造电阻率为约30Ωcm至约40Ωcm的所述第二掺杂硅层。
7.如权利要求2所述的方法，其中所述第二沉积包含：
于约5000sccm至约20000sccm的流速引进硅烷气体、于高达约200000sccm的流速引进氢气、于约1000sccm至约200000sccm的流速引进在H2中的0.5％PH3、施加约500W至约15000W的RF功率到喷头、维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils；或者
于约5000sccm至约50000sccm的流速引进硅烷气体、于高达约150000sccm的流速引进氢气、于约1000sccm至约150000sccm的流速引进在H2中的0.5％PH3、施加约10000W至约40000W的RF功率到喷头、维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils。
8.一种薄膜晶体管制造方法，包含下述步骤：
沉积非晶硅层于基板上方，所述基板具有形成在其上的栅极电极与栅极介电层；
以第一沉积速率沉积第一掺杂硅层于所述非晶硅层上，所述第一掺杂硅层具有第一电阻率；
沉积第二掺杂硅层于所述第一掺杂硅层上，所述第二掺杂硅层具有小于所述第一电阻率的第二电阻率，所述第二掺杂硅层是以小于所述第一沉积速率的第二沉积速率来沉积；
沉积金属层于所述第二掺杂硅层上方；
图案化所述金属层，以形成源极电极与漏极电极；
图案化所述第一掺杂硅层与所述第二掺杂硅层，以暴露所述非晶硅层；及
沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
9.如权利要求8所述的方法，还包含下述步骤：沉积第三掺杂硅层于所述第二掺杂硅层上，所述第三掺杂硅层具有小于所述第二电阻率的第三电阻率，所述第三掺杂硅层是以小于所述第二沉积速率的第三沉积速率来沉积。
10.如权利要求8所述的方法，其中所述第一掺杂硅层包含非晶硅，并且所述第二掺杂硅层包含微晶硅。
11.如权利要求8所述的方法，其中所述第一掺杂硅层和所述第二掺杂硅层使用第一方法或第二方法来沉积，其中：
所述第一方法包含：
所述第一掺杂硅层是在第一沉积条件下来沉积，所述第一沉积条件包含：约
至约
的沉积速率、高达约30秒的沉积时间，以制造电阻率为约70Ωcm至约300Ωcm的第一掺杂硅层；及
所述第二掺杂硅层是在第二沉积条件下来沉积，所述第二沉积条件包含：约
至约
的沉积速率、约15秒至约300秒的沉积时间，以制造电阻率为约10Ωcm至约70Ωcm的所述第二掺杂硅层；及
所述第二方法包含：
所述第一掺杂硅层是在第一沉积条件下来沉积，所述第一沉积条件包含：约至约
的沉积速率、约5秒至约10秒的沉积时间，以制造电阻率为约110Ωcm至约120Ωcm的第一掺杂硅层；及
所述第二掺杂硅层是在第二沉积条件下来沉积，所述第二沉积条件包含：约
至约
的沉积速率、约10秒至约18秒的沉积时间，以制造电阻率为约30Ωcm至约40Ωcm的所述第二掺杂硅层。
12.如权利要求8所述的方法，其中：
所述第二掺杂硅层是在沉积条件下来沉积，所述沉积条件包含：于约5000sccm至约20000sccm的流速引进硅烷气体、于高达约200000sccm的流速引进氢气、于约1000sccm至约200000sccm的流速引进在H2中的0.5％PH3、施加约500W至约15000W的RF功率到喷头、维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils；或者
所述第二掺杂硅层是在沉积条件下来沉积，所述沉积条件包含：于约5000sccm至约50000sccm的流速引进硅烷气体、于高达约150000sccm的流速引进氢气、于约1000sccm至约150000sccm的流速引进在H2中的0.5％PH3、施加约10000W至约40000W的RF功率到喷头、维持腔室压力于约1Torr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils。
13.一种薄膜晶体管制造方法，包含下述步骤：
沉积非晶硅层于基板上方，所述基板具有形成在其上的栅极电极与栅极介电层；
沉积掺杂硅层于所述非晶硅层上，所述掺杂硅层具有从第一表面向第二表面降低的电阻率，所述第一表面和所述非晶硅层接触，所述第二表面和所述第一表面相对；
沉积金属层于所述掺杂硅层的所述第二表面上；
图案化所述金属层，以形成源极电极与漏极电极；
图案化所述掺杂硅层，以暴露所述非晶硅层；及
沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
14.如权利要求13所述的方法，其中所述掺杂硅层包含非晶硅。
15.如权利要求13所述的方法，其中所述掺杂硅层包含微晶硅。
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