TW201114000A - Package carrier, package structure and process of fabricating package carrier - Google Patents

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TW201114000A TW99112317A TW99112317A TW201114000A TW 201114000 A TW201114000 A TW 201114000A TW 99112317 A TW99112317 A TW 99112317A TW 99112317 A TW99112317 A TW 99112317A TW 201114000 A TW201114000 A TW 201114000A
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description

201114000 J-NEW-FINAL-T W-201 〇〇42〇 六、發明說明： 【發明所屬之技術領域】 種 本發明是有關於一種晶片封裝， 封裝載板、封裝結構以及聽载板製程。疋有關於. 【先前技術】 晶片封裝的目的在於保護裸露的 的密度及提供⑼良好的散熱。、降低晶片接點 晶片安裝至一封裝載栖，γ^a ^的封裝方式是將 载板。因此： = 電性連接至封裝 以符人下-乂㈣龍她重新配置， 付0下層級的外部元件的接點分佈。 【發明内容】 本發明提供一種封裝載板，用以承載晶片。 本發明提供—種封錢構，用崎裝曰曰 板製程，用；封裝載板。 第-表面與—相背對於3板表二-介電層’具有-_ . ^ 丁尽该第一表面的第二表面；一第一墓 電金屬圖案，嵌入於該介 第一接塾；多 ^a層的該卜表面’並具有多個 一道帝Γ 弟—導電柱，貫穿該介電層，立中每個第 接接墊的第™導電柱截段及一連 /電柱截段的第二導電柱截段，i中該第一導電 外徑不同:- ' 5 ;ι遠曰的該第一表面，並具有多個分別連接 201114000 J05-NEW-FINAL-TW-20100420 該些第二導電柱截段的第二接墊；一第一防銲層，配置於 該介電層的該第一表面上，且暴露出該些第一接墊；以及 一第二防銲層，配置於該介電層的該第二表面上，且暴露 出該些第二接墊。 本發明提出一種一種封裝結構，其包括上述封裝載 板；多個第一銲球，分別配置該些第二接墊上；一晶片， 配置於該封裝載板上，且位於該介電層的該第一表面，該 晶片電性連接於該些第一接墊；以及一封裝膠體，包覆該 晶片及部分該封裝載板。 本發明提出一種封裝載板製程，包括：提供一承載 器、一導電初始層、一第一導電金屬圖案及多個第一導電 柱截段，其中該導電初始層配置在該承載器上，該第一導 電金屬圖案配置在該導電初始層上，該第一導電金屬圖案 具有多個第一接塾，該些第·一導電柱截段分別配置在該些 第一接墊上；提供一介電層，其中該介電層具有多個第一 開口，且該些第一開口的位置分別對應於該些第一導電柱 截段的位置；壓合該介電層以及一金屬層至該導電初始 層、該第一導電金屬圖案及該些第一導電柱截段上，使得 該介電層係夾設於該金屬層與該導電初始層、該第一導電 金屬圖案及該些第一導電柱截段之間，並且該第一導電金 屬圖案及該些第一導電柱截段嵌入該介電層；形成多個共 型開口在該金屬層上，而該些共型開口分別暴露出該些第 一導電柱截段上之該介電層；移除暴露於該金屬層之該些 共型開口的該介電層，以形成多個第二開口，使得該些第 -NEW-FIN AL-TW-20100420 201114000 一導電柱截段分別暴露於該些第二開口；形成〜 ^ 柱截段在每個第二開π内以及—第二導電金屬圖安^電匕 第二導電柱戴段及該介電層上，其中每個第二導n, 與其所連接⑽m；域段構成—導餘 二 ^電金屬圖案具有多個第二接塾，且該些第 =些第二導電柱戴段；移除該承載器及該導』=連 第-防録層於該介電層上，其中該 該弟-導電金屬圖案，但暴露出該些第—接墊.二 一第二防銲層於該介電層上，其 ， 形成 二導電金屬圖案，但暴露出該㈣二接^防銲層覆蓋該第 本發明提出-種封裝載板製程 :層於-承載器上，該導電初始層具有:對:二導;: 該第-表面上；以該導電初始層作導電初始層的 —半加成製程形成-第-導妹^ ί流路控，利用 上，其中該第-導電柱係直接==：；導電金屬圖案 案；在該第一導電柱以及該第—導弟一^電金屬圖 除該承載器而暴露出該導電初始=層形成之後，移 電初始層作為電鍍電流路徑，一=〜表面，以該導 二導電柱於該導電初始層的該第加成製程形成一第 電柱係直接連接於該導電初始 ，其中該第二導 電初始層未被該第二導電柱覆罢Λ〜表面；移除該導 電金屬圖案;形成一第一介;;=分:暴露出該第-導 9及第一金屬層於該第 201114000 ^〇^^05-ΝΕ W-FINAL-T W-20100420 圖案的上表面，使得該苐一介電層係夾設於讀 、，一至f層與該第—導t金制案及該第-導電柱之間， ^且該第電金屬_及該第-導電柱歲人該第-介電 二固t成第—介電層以及一第二金屬層於該第-導電金 使得該第二介電層係失設於該第二金屬 二^帝山金屬圖索及該第二導電柱之間，並且該第 I金層；形0_σ在該第一與第 上之介;層：：=D分別暴露出該第一與第二導電挺 的介電層，使=/_第—與第二金屬層之該些開口 口；在該第―第二導電柱分別暴露於該些開 電金屬層在:ίί層及該第-導電柱上形成-第二導 第三導電金屬居:!金屬層及該第二導電柱上形成-流路徑，及第三導電金屬層作為電鑛電 及一第三導命八、製程分別形成一第二導電金屬圖案 屬圖案覆^y圖案；以及移除未被第二及第三導電金 該第-d:及第三導電金屬層的部分及其底下的 1弟〜金屬層的邹分。 始層於種封敦載板製程，包括:配置一導電初 與-第二表面：以該：j電初始層具有相對之-第-表面 —半加成製程形成初始層作為錢電流路徑，利用 該第-表面上^導電金屬时於料電初始層的 一半加成製程形成l導電初始層作為電鍍電流路徑，利用 上’其中該第」導雷f—導電柱於該第一導電金屬圖案 电杜係直接連接於該第一導電金屬圖 7 -NEW-FIN AL-TW-20100420 201114000 1 \/>/ 案；形成一第一介電層於該導電初始層的該第一表面上， 使得該第一介電層覆蓋該第一導電金屬圖案，且暴露出該 第一導電柱；在該第一介電層及該第一導電柱上形成一第 一導電金屬層，其中該第一導電柱係直接連接於該第一導 電金屬層；以該第一導電金屬層作為電鍍電流路徑，利用 一半加成製程形成一第二導電金屬圖案；以該第一導電金 屬層作為電鍍電流路徑，利用一半加成製程形成一第二導 電柱於該第二導電金屬圖案上，其中該第二導電柱係直接 連接於該第二導電金屬圖案；移除該第一導電金屬層未被 該第二導電金屬圖案所覆蓋之部分；在該第二導電柱以及 該第二導電金屬圖案形成之後，移除該承載器而暴露出該 導電初始層的該第二表面；以該導電初始層作為電鍍電流 路徑，利用一半加成製程形成一第三導電柱於該導電初始 層的該第二表面上，其中該第三導電柱係直接連接於該導 電初始層的該第二表面；移除該導電初始層未被該第三導 電柱覆蓋之部分而暴露出該第一導電金屬圖案；形成一第 二介電層以及一第一金屬層於諱第二導電金屬圖案的表 面，使得該第二介電層係炎設於該第一金屬層與該第二導 電金屬圖案及該第二導電柱之間，並且該第二導電金屬圖 案及該第二導電柱嵌入該第二介電層；形成一第三介電層 以及一第二金屬層於該第一導電金屬圖案的表面，使得該 第三介電層係夾設於該第二金屬層與該第一導電金屬圖案 及該第三導電柱之間，並且該第三導電金屬圖案與該第三 導電柱嵌入該第三介電層；形成多個開口在該第一與第二 201114000
As^oOS^NEW-FINAL-TW-lO 100420 金屬層上，而該些開口分別暴露出該第二與第三導電柱上 之介電材料；移除暴露於該第一與第二金屬層之該些開口 的介電材料，使得該第二與第三導電柱分別暴露於該些開 口；在該第二導電金屬層及該第二導電柱上形成一第四導
電金屬層；在該第三導電金屬層及該第三導電柱上形成一 第五導電金屬層；以該第四及第五導電金屬層作為電鍍電 流路徑’利用一半加成製程分別形成一第三導電金屬圖案 及一第四導電金屬圖案；以及移除未被該第三及第四導電 金屬圖案所覆蓋之該第四及第五導電金屬層的部分及其底 下的《亥第一與第二金屬層的部分。 本散明提出一種封裝載板製程 ，包括：配置一導電初 ‘ft:承載益上，該導電初始層具有相對之一第一表面 二第一表面，以該導電初始層作為電鍍電流路徑，利用 該第形成—第—導電金屬於該導電初始層的 」丰加^制t/以該導電初始層作為電鍍電流路徑，利用 上’ 導電柱於該第—導電金屬圖案 案；形成連接於該第—導電金屬圖 使得該第-介電層覆^广電純層的該第—表面上， 第-導電柱;在該第!；=電金屬圖案’且暴綱 —導電金屬層，其中該 ς及該第一導電柱上形成一筹 電金屬層；以該第導電柱係直接連接於該第-_ 一半加成製程形成層作為賴糕路經，利拜 屬層作.為電鍍電流路秤=金屬圖案；以該第-導電名 二利用一半加成製程形成一第二驾 201114000 〜wNEW-FINAL-TW-20100420 ^於該第二導電金屬圖案上，其中該第二導電柱係直接 ^於該第二導電金屬圖案；移除該第—導電金屬層未被 導電金屬随所覆蓋之部分；在該第二導電柱以及 =二導電金屬圖案形成之後’移除該承載器而暴露出該 tr始層賴第二表面旧轉電初始層作為電鐘電流 居二！1用—半加錢鄉成—第三導餘於該導電初始 :的该弟二表面上，其中該第三導電柱 :=的該第二表面;移除該導電初始層未被該第三j 之部分而暴露出該第—導電金屬圖案；形成-第 包層以及—第—金屬層於該第二導電金屬圖案的表 ΐ全夾設於該第一金屬層與該第二導 間’並且該第二導電金屬圖 介:層;形成一第三介電層 楚道中 屬圖勺表使得該第三介電層覆， 弟-導電金屬圖案，且暴露出該f 二 電=第三導電柱上形成-第二導電層 導電金屬圖案⑽二導二形成-第三 案上，：中於該第三導電金屬圖 安：、〜四¥紐係直接連接於該f三導電全屬s 介電層以及一第二金屬層於該== = 該第四介電層係夾設於該第二金屬ί '、該弟二導電金屬圖案及該第四導電柱之間，並且該第i 10 201114000 a ar^s^ij〇5-NEW-FrHAL-TW-2〇 100420 導電金屬圖案及該第四導電挺嵌 個開口在該第-與第二金屬層丄H四電層；形成多 該第三與第四導電柱上之而該些開口分別暴露出 笛人Ρ θ 電材料；移除暴露於該笛一盘 弟一至屬層之該些開口的介電材料，、了外一二、 電柱分別暴露於該些開口；在 第三導 挺上形成-第三導電金屬層;在:第=該第三導電 2柱上形成一第四導電金屬 及：及，四導 層作為電鑛電流路徑，利用—心=弟四導電金屬 導電金屬圖案及-第五導電金口安衣私分別形成一第四 四及第五導電金屬圖宰所覆女=以及移除未被該第 的部分及其底下的該第一盘;，;亥:3第四導電金屬層 基於上述，本發明是屬層的部分。 電金屬圖案）電性連接之導與導電金屬層（或導 層（或導電金屬圖案)電層於導 购孔來電性二;^ 而吕，本發明之封裝結構在鱼:層上的導電金屬圖素 同訊號線路的佈局下，可且右、二°之晶片封裴結構具有相 為讓本發明之上述特的封褒面積。 舉實施例，魏合_驗，下文待 【實施方式】 圖i a為名足日月少 意圖。請參考圖JA 列:〜種封裝結構的剖面 本㈣例中’封褒結構10a包括〜 20111i0!—τ_ 封裝載板1 〇〇a、多個第一銲球102、一晶片i〇4、多條鲜 線106以及一封裝膠體108。 '
詳細來說，封裝載板100a包括—介電層、一第一 導電金屬圖案120、多個第一導電柱13〇、一第二導電金屬 圖案140、一第一防銲層150及一第二防銲層16〇。介電層 no具有一第一表面112與一相背對於第一表面112的第 一表面114。第一導電金屬圖案12〇嵌入於介電層11〇的 第一表面112，並具有多個第一接墊122。在這裡，第—導 電金屬圖案120可視為一種内埋式線路。介電層11〇可包 含樹脂材料，例如二氣化銨樹脂（Amm〇nium Biflu〇ri^e
Ajinomoto build哪film ’ ABF)、雙馬來酰亞胺樹脂 (Bismaleimide Tdazine ’ BT )、聚亞醯胺樹脂 (Polyimide ’ PI)、液晶聚合樹脂物（LCp )、環氧樹脂 (Epoxy)。這些樹脂材料可混以破螭纖維例如纖維棉 塾或填充特殊纖維’以加強介電層11〇的結構強度。
這些第-導電柱貫穿介電層UQ，而每個第—導 電柱丨30具有-連接第-接塾122的第一導電柱截段132 及-連接第-導電柱截段132的第二導電柱截段134。在 本實施例中’第-導電柱截段132的外徑大於第二導電柱 截段B4的外徑。第一導電柱截段132及第二導電柱截段 m之外徑差異使得第-導餘⑽具有一個頸部。 第二導電金屬圖案140配置在介電層11〇的第二表面 1M’並具衫個分職接這㈣二導電減段m的第二 接塾H2。第-防銲層15G配置於介電層ug的第一表面 12 201114000 rto[^^〇5.NEW-FrNAL-TW-20100420 112上，且暴露出這些第一接墊122。第二防銲層160配置 於介電層110的第二表面114上，且暴露出這些第二接墊 142。 這些第一銲球102分別配置這些第二接墊142上。晶 片104配置於封裝載板l〇〇a上，且位於介電層u〇的第一 表面112。這些銲線106連接於晶片104與這些第一接墊 122。封裝膠體1〇8包覆晶片1〇4、這些銲線106以及部分 封裝載板100a。 在本實施例中’封裝結構l〇a更包括一黏著層1〇9， 其中黏著層109配置於晶片104與第一防銲層15〇之間， 用以將晶片104黏著至封裝載板i〇〇a。 圖1B為本發明之另一實施例之一種封裝結構的剖面 示意圖。請同時參考圖1A與圖1B，圖1B之封裝結構10b 與圖1A之封裝結構l〇a相似，惟二者主要差異之處在於： 圖1B之封裝結構l〇b的黏著層109是配置於封裝載板 l〇〇b之第一防銲層150所暴露出的第一導電金屬圖案12〇 與晶片104之間。 圖1C為本發明之另一實施例之一種封裝結構的剖面 示意圖。請同時參考圖1A與圖1C ’請同時參考圖ία與 圖1C，圖1C之封裝結構l〇c與圖1A之封裝結構1〇a相 似’惟二者主要差異之處在於：圖1C之封裝載板1〇〇c的 第一導電柱130a的第一導電柱截段132a的外徑大於第二 導電柱截段134a的外徑。 圖1D為本發明之另一實施例之一種封裝結構的剖面 13 201114000
AbiiK^3U^-NEW-FINAL-TW-20100420 示意圖。請同時參考圖1C與圖ID’圖ID之封裝結構1〇d 與圖1C之封裝結構i〇c相似，惟二者主要差異之處在於： 圖1D之封裝結構i〇d的黏著層1〇9是配置於封裝載板 100d之第一防銲層150所暴露出的第—導電金屬圖案12〇 與晶片104之間。 圖1E為本發明之另一實施例之一種封裝結構的剖面 示意圖。請同時參考圖1A與圖1E，圖1E之封裝結構1〇e 與圖1A之封裝結構i〇a相似，惟二者主要差異之處在於： 圖1E之封裝結構10e的封裝載板l〇〇e更包括一第二導電 柱170。第二導電柱no貫穿介電層110,其中第一導電金 屬圖案120具有一第三接塾124，其作為晶片承塾，晶片 104配置於第三接墊124上，第二導電柱17〇具有一連接 第三接墊124的第三導電柱截段172及一連接第一導電柱 截段172的第四導電柱截段174,且第二導電金屬圖案14〇 具有一連接第四導電柱截段174的第四接塾144。 在本實施例中，第三導電柱截段172的外徑大於第四 導電柱截段174的外徑。此外，第三導電柱截段172的外 徑大於這些第一導電桎截段132的外徑，且第四導電柱截 段174的外徑大於這些第二導電柱截段134的外徑。另外， 圖1E之封裝結構i〇e更包括多個第二銲球1〇3,同時配置 於第四接墊144上。 圖1F為本發明之另一實施例之—種封裝結構的剖面 示思圖。请同時參考_ ιέ與圖1F，圖1F之封裝結構 與圖1E之封裝結構i〇e相似，惟二者主要差異之處在於： 14 201114000 J05-NEW-FINAL-TW-20100420 圖IF之封裝結構l〇f的黏著層1G9是配置於封裝載板丽 之第-防I旱層150所暴露出的第_導電金屬圖案12〇盘晶 片1〇4之間，其中黏著層109直接連接第一導電金屬圖案 120的第三接墊124。 -圖1G為本發明之另-實施例之一種封裝結構的剖面 示意圖。請同時參考圖1E與圖1G’圖1G之封裝結構1〇g 與圖1E之封裝結構l〇e相似，惟二者主要差異之處在於： 圖1G之封裝載板l〇〇g的第二導電柱17〇a的的第三導電 柱截段172a的外徑小於第四導電柱截段口知的外徑。 一圖1H為本發明之另一實施例之一種封裴結構的剖面 示思圖。睛同時參考圖1G與圖1H，圖1H之封裝结構i〇h 與圖1G之封裝結構l〇g相似，惟二者主要差異之處在於： 圖1H之封裝結構l〇h的黏著層1〇9是配置於封裝載板 100h之弟一防知層150所暴露出的第一導電金屬圖案12〇 與晶片104之間’其中黏著層1〇9直接連接第一導電金屬 圖案120的第三接墊124。 在一些實施例中’導電金屬圖案用以與銲線接合之暴 露表面上可設有一保護層（未示於圖中），例如是鎳/金、 鎳/鎘/金、鎳/銀、金、錫及其合金（如錫鉛合金）、銀 或化鎳纪浸金（Electroless Nickel Electroless Palladium Immersion Gold，ENEPIG)。 雖然前述之實施例中，晶片皆例示以打線接合的方式 與導電金屬圖案電性連接，然而只要將導電金屬圖案之暴 露部份設計在晶片正下方的區域，則晶片亦可以覆晶接合 NEW-FINAL-TW-20100420 201114000 的方式與V電金屬圖案電性連接。詳細言之，晶片可藉由 導電凸塊連接至導電金屬圖案之暴露部份，導電凸塊例如 為銲錫凸塊（s〇lder bump )、銅柱（copper piUar )、鋼 凸鬼（copper stud bump )或金凸塊（g〇iden stud bump )。 此外，可在晶片與封裝載板之間配置一底膠，以包覆導電 凸塊。 上述揭露了有關於封裝結構及封裝載板的多個實施 例。下文將揭露有關於封裝載板製程的多個實施例。
圖2-1至圖2-10繪示本發明之一實施例之一種封裝戴 ，製程的剖面示意圖。請參考圖2_卜首先，提供一承载 器202、一導電初始層2〇4、一第一導電金屬圖案2〇6及多 ，第一導電柱截段208a，其中導電初始層2〇4配置在承載 裔2〇2上’第—導電金屬_施配置在導電初始層2〇4 ^，第—導電金屬圖案206具有多個第一接墊2〇6a，這些 第一導電柱截段2〇8a分別配置在這些第一接墊2〇^上。 ^本實施财，可藉由半力σ成法（semUdditive ―)
此Ϊ電初始層綱上依序形成第—導電金屬圖案施及這 二弟一導電柱截段208a。 j而言’將介電、光阻或其他適當材質的暫時琴 屬導電初始層2G4上。接著圖案化此罩幕以在㈣ 二蚀高所需的位置形成開σ。利用導電初始層⑽ ^電鍍電流路徑（plating_entpath)，叫這些開口 電链=導電金屬圖案2G6。然後移除此電錄用的罩幕 接者’將介電、光阻或其他適當材質的暫時罩幕酉丨 16 201114000 .05 -NE W-FiNAL-TW-20100420 ^電金屬圖案施及導電初始層綱上。接著 全屬S ίοΓ續段2〇8a所需的位置形成開口。利用導ΐ Ϊ屬圖案2%及導電初始層204作為電鐘電流路經用^ g開叫電卿成這⑽電域段雇 鍍用的罩幕。 1交知除此電 接著，請參考圖2-2，提供一介電層21〇，其 21〇已預先形成多個第—開口 2咖，且這些第—開二= Ϊ位置分別對應於這些第—導電柱戴段2G8a的位置。在^ 貫為厂-r預浸材料一 ^ 2〇8a喪人介電層21Q。 U Μ柱截段 接著，請參考圖2_4,壓合一金屬層川至介電声加， 層?炎設於金屬層211與導電初始層日綱之 1劍些貫施例中’介電層210與金屬層211可同時在 一衣程步驟中壓合至導電初始層2〇4上。 尾9if著’凊參考圖Μ，形成多個共型開口 2Ua在金屬 上而這些共型^a2iia分別暴露出位於這些第一 段期a上的介電層21G。在本實施财，這些共 1開口 =la的内徑小於第—導電柱戴段2〇8a。 接著’請參考圖2-6，移除暴露於金屬層211之這些 =口 2Ua的介電層21〇，以形成多個第二開口 21〇二 些第—導電減段2Q8a分別暴露於這些第二開口 。在本實施例中，可藉由電聚_ (pla_ etching) 201114000 .-NEW-FINAL-TW-20100420 以金屬層211作為共型罩幕konformaimask)來選擇性地 移除暴露於共型開π 2Ua的介電層21()以形成這些第二開 口 210b。此外，亦可藉由雷射移暴露於共型開口 2Ua的 ”电層210。迫些第二開口 21%的内徑小於第一導電柱截 段 208a。 接著，請參考圖2-7，移除圖2_6的金屬層211，因而 暴露出介電層210。 —，著，印參考圖2_8，形成—第二導電柱截段2〇訃在 二開口 21%β，其中每個第二導電柱截段篇與 ς，接的第-導電_段職構成一導電柱遞。在本 中’可藉由電鍍形成這些第二導電柱截段2_。值 的是’這些第二開口雇的内徑小於這些第-導電 柱截段208a的外徑，俅得抟此笙 徑小於it此笛—道使付込些弟二導電柱截段208b的外 、与二弟導電柱截段208a的外徑。 在這ίΓ t參考圖2-8 ’形成—第二導電金屬圖案212 雷I導电柱戴段20訃及介電層210上，其中第二導 2電金屬、圖案犯具有多個第二接墊_，且這些二:接二 可藉^^^第二導電喊段纖。在本實施例中， 未Ξί==10及第二導電柱截段2 化的導電金屬層以开未’之後圖案化此未圖案 藉由電鍵形成上述二:i屬圖案212。此外，在 鍍形成這此帛㈣的w金屬料，同時藉由電 取化二弟一導電柱截段208b。 接著，請再參考《2-9,移除圖2_8的承載器搬及 18 201114000 rv 儿 rv^〇5-NEW-FINAL-TW-201〇〇420 導電初始層204。在本實施例中，承載器2〇2及導電初始 層204之間可存在一離形介面，使得承載器2〇2可從導電 初始層204掀離。此外，導電初始層2〇4可藉由蝕刻方式 來移除，在移除導電初始層204時需要保護第二導電金屬 圖案212不受蝕刻。 接著，请參考圖2-10，形成一第一防鮮層214於第一 導電金屬圖案206上，其中第一防銲層214暴露出這些第 φ 一接墊206a。並且，形成一第二防銲層216於第二導電金 屬圖案212上，其中第二防銲層216暴露出這些第二接墊 212a。在一些實施例中，可形成一表面保護層（未示於圖 中）於這些第一接墊206a及/或第二接墊212a。表面保護 層例如是鎳/金、鎳/鎘/金、鎳/銀、金、錫及苴合（ 锡錯合金）、銀或化錄把浸金（Ele伽二^；
Electroless Palladium Immersion Gold，ENEPIG)。 圖3-1至圖3-10繪示本發明之一實施例之一種封裝載 板製程的剖面示意圖。請參考圖^，首先，提供一承載 • g^02、—導電初始層304、-第—導電金屬圖案裏及多 個第一導電柱截段3〇8a，其中導電初始層3〇4配置在承載 器30^上，第一導電金屬圖案3〇6配置在導電初始層3〇4 亡，第一導電金屬圖案306具有多個第一接墊3〇6a，這些 第一導電柱截段308a分別配置在這些第一接墊3〇6a上。 在本^施例中’可藉由半加成法在導電初始層3G4上依序 形成第一導電金屬圖案3〇6及這些第一導電柱截段州如。 具體而言，將介電 '光阻或其他適當材質的暫時罩幕 19 -NEW-FIN AL-TW-20100420 201114000 配置在導電初始層304 μ 屬圖案所需的㈣ ¥目案化此罩幕以在導電金 為電鍍電流路徑，以成開口。利用導電初始層3〇4作 3〇6。然後移除此'這些開口内電鍍形成導電金屬圖案 接著，將介電、^_幕° 在導電金屬圖案3〇6 ^且或其他適當材質的暫時罩幕配置
罩幕以在導電柱戴段、導電初始層304上。接著圖案化此 金屬圖案306及導^ 3〇8a所需的位置形成開口。利用導電 這些開口内電鍍形成^始層304作為電鍍電流路徑，以在 鍍用的罩幕。 咬些導電柱截段308a。然後移除此電 接著，請參考圖3 310已預先形成多甸第二，提供一介電層310,其中介電層 的位置分別對應於這正二開口 31如’且這些第一開口 310a 實施例中，介電層第一導電柱戴段308a的位置。在本 接著，請參考_ 〇可為一纖維預浸材料。 3〇4，使得第—導電，壓合介電層310至導電初始層 3〇8a嵌入介電層31〇玉屬圖案306及這些第一導電柱截段
接著，請參考_ 3 β 使得介電層311爽味，壓合一金屬層311至介電層310, 間。在一些實施例中尺於金屬層311與導電初始層304之 一製程步驟中壓人$、、；1電層310與金屬層311可同時在 接著，請參；圖=初始層2〇4上。 層311上，而這些共"形成多個共型開口 311a在金屬 導電柱截段308a ^型開〇 311 a分別暴露出位於這些第一 的介電層310。在本實施例中，這些共 20 201114000 A^r,js^^05-NEW-FrNAL-TW-2〇 100420 型開口 H la的内徑大於第一導電柱截段3〇8&。 接著，請參考圖3_6，移除暴露於金屬層3ιι之這些 共型開口 311a的介電層310,以形成多個第二開口 31价， 使得這些第-導電柱截段308a分別暴露於這些第二開口 3滿。在本實施例中，可藉由電漿钱刻（plasma etching) 以金屬層311料共型罩幕（c〇nf〇rmal讓k)來選擇性地 移除暴露於共型開口 311a的介電層31〇以形成這些第二開 • 二^1%。此外，亦可藉由雷射移暴露於共型開口 311a的 介電層310。這些第二開口 31〇b的内徑小於第一導電柱截 段 308a。 接著，請參考圖3_7，移除圖3_6的金屬層311，因而 暴露出介電層31〇。 卜，著，請參考圖3_8，形成一第二導電柱截段308b在 母個第二開口 3l〇b内，其中每個第二導電柱截段3〇肋與 連接的第一導電柱截段308a構成一導電柱3〇8。在本 中，可藉由電鍍形成這些第二導電柱截段308b。值 得注意的是’這些第二開口 31〇b的内徑大於這些第一導電 柱戴段3〇8a的外徑，使得這些第二導電柱截段3〇肋的外 徑大於這些第—導電柱截段308a的外徑。 ^接著，請再參考圖3-8，形成一第二導電金屬圖案312 在巧些第二導電柱截段308b及介電層310上，其中第二導 電金屬圖案312具有多個第二接墊312a，且這些第二接墊 t12a =別連接這些第二導電柱截段308b。在本實施例中， 错由電錄可在介電層3!〇及第二導電柱截段308b上形成- 201114000 vj-NE W-FiNAL-TW-20100420 未圖案化的導電金屬詹（未緣示），之後圖案化此未圖案 =的導電金屬層以形成第二導電金屬圖案312。此外，在 藉由電鍍形成上述未圖案化的導電金屬層時，同時藉由電 鑛形成這些第二導電柱截段308b。 曾接著，請再參考圖3-9，移除圖3_8的承載器3〇2及 =¾初始層304。在本實施例中，承载器搬及導電初始 、曰3〇4之間可存在一離形介面，使得承載|§3〇2可從導電 3〇4掀離。此外’導電初始層3〇4可藉由餘刻方式 =除’在移除導電初始層3G4時需要保護第二導電金屬 圖案312不受蝕刻。 ，著，請參考圖3_10’形成一第一防銲層314於介電 防銲層314覆蓋第—導電金屬圖案 鲜居^ 苐—接塾施。此外，形成—第二防 於介電層310上，其中第二防録層训覆蓋第二 ^金屬圖案312，但暴露出這些第二接塾似。 程。^揭露了兩個本發明的兩層線路的封裝载板製 導電柱的技:=介至已完成的導電金屬圖案及 製程。特徵，F文更揭露了四層及五層的封裝載板 载=本發明之又—實施例之—種封裝 402的兩面’=^圖Η，提供一承載器4〇2，在承載器 細言之，ι<、无置一導電初始層404 (例如一銅箔）。詳 7戴器402與導電初始層404之間可以設置一有 22 201114000 «o^^OS-NEW-FIN AL-TW-201 〇〇42〇 機或無機的離型層（organic 〇r inorganic release layer)(未 示於圖中）。 接著’以導電初始層404作為電鑛電流路徑，利用一 半加成製程形成一第一導電金屬圖案406 (參見圖4-2)於 導電初始層4〇4的第一表面404a上。 詳細言之’請再參考圖4-1，在每個導電初始層404 的一第一表面404a上形成一第一罩幕M1。在本實施例 鲁 中’母個第一罩幕Ml可藉由預先在對應的導電初始層404 上开v成一光阻（例如一乾膜光阻（dry film photoresist)) 後，接著圖案化此光阻來加以形成。在另一應用例中， 也"T利用塗佈一光阻液（photoresist solution)於導電 初始層404上，之後乾燥光阻液以形成一光阻層。 一接著，請參考圖4-2，以這些第一罩幕M1為電鍍罩 ^，並以這些導電初始層4〇4作為電鍍電流路徑，在每個 導電初始層404被暴露的部分上電鍍形成一第一導電金屬 圖案406。 • ，接著，以導電初始層4〇4作為電鍵電流路徑，利用- 半加成製程形成第一導電柱408 (參見圖4-4)於第一導 電金屬圖案406上。 洋細言之，s青參考圖4-3 ’在去除圖4-2的這些第一 罩幕Ml後，开》成兩第二罩幕μ]，以分別覆蓋這些第一導 電金屬圖案406，其中這些第—導電金屬圖案概欲形成 圖4-4的第-導電柱408的部分暴露於第二罩幕M2。 接著，請參考圖4_4，以這些第二罩幕M2為電鑛罩 23 201114000
Ai>bK23U^-NEW-FINAL-TW-20100420 幕，並以這些導電初始層4〇4作為電鍍電流路徑，在每個 第一導電金屬圖案406被暴露的部分上電鍍形成多個第一 導電柱408 (圖僅繪示其—)。 接著’請參考圖4-.5，移除圖4-4的這些第二罩幕M2， 以暴露出這些導電初始層404及這些第一導電金屬圖案 406。 '
接著，形成一第一介電層410於導電初始層4〇4的第 一表面404a上’使得第一介電層41〇覆蓋對應的第一導電 金屬圖案406，且暴露出對應的第一導電柱4〇8。 «羊細5之，凊參考圖4-6，提供一對第一介電層41〇， 其中每個第-介電層41〇具有多個第一開口 41加（圖僅緣 不其一），而這些第一開口 41〇a的位置分別對應於這些第 一導電柱408的位置。 人接著，請參考圖4-7，將這些第一介電層41〇分別壓 位於承載器4〇2兩側的這些導電初始層404，使得這
=-導電金屬圖案4〇6及這些第一導電柱權嵌入對應 的弟—介電層410中。 带#、接著，清參考圖4_8，去除第一導電柱408表面之介 介命料例如藉由平坦化這些第一導電柱408與這些第一 :¾層41〇。在本實施例巾，上述的平坦 (buffing)。 麻μ Ϊ著、’睛參考圖4-9，在每個第一介電層410及所對 二第導電柱408上形成一第一導電金屬層S1。在本實 J中形成第一導電金屬層S1的步驟例如是濺鑛。 24 201114000 八 btJ^^05-NEW-FINAL-TW-20K)0420 接著，請參考圖4-10，在每個第一導電金屬層S1上 形成一第三罩幕M3。在本實施例中，可藉由預先在對應 的第一導電金屬層S1上形成一光阻後，接著圖案化此光 阻來加以形成。 接著，請參考圖4-11，以這些第三罩幕M3為電鍍罩 幕，並以這些第一導電金屬層S1作為電鍍電流路徑，在 每個第一導電金屬層S1上電鍍一第二導電金屬圖案412。 接著：，請參考圖4-12，在去除圖4-11的這些第三罩 幕M3後，形成兩第四罩幕M4,以分別覆蓋局部的這些第 二導電金屬圖案412，其中這些第二導電金屬圖案412欲 形成圖4-13的第二導電柱414的部分暴露於第三罩幕M3。 接著，請參考圖4-13，以這些第四罩幕M4為電鍍罩 幕，並以這些第一導電金屬層S1作為電鍍電流路徑，在 每個第二導電金屬圖案412上電鍍形成多個第二導電柱 414。 接著，請參考圖4-14，移除圖4-13的這些第四罩幕 M4，而暴露出這些第一導電金屬層S1及這些第二導電金 屬圖案412 〇 接著，請參考圖4-15，移除圖4-14的這些第一導電 金屬層S1被這些第二導電金屬圖案412所暴露出的部 分。在本實施例中，可藉由快速钱刻來移除這些第一導電 金屬層S1的部分，而這些第一導電金屬層S1的殘留部分 亦構成這些第二導電金屬圖案412的局部。 接著，請參考圖4-16，移除圖4-15的承載器402，以 25 •NEW-FINAL-TW-20100420 201114000 ^用位於承載器搬-側的結構，其包括導電初始 第一介電層410、第一導電金屬圖案4产—一 荦412、i古此第一導雷奸4Π8 '、、弟一導電金屬圖 术些弟導電杈備及這些第 除承載器402以後，暴露出導電初始層 404b。 的弟一表面 接著，請參考圖4-17 ’形成一第 電層41〇的一側，並覆蓋第_4電奉⑽於第—介 二導電柱414。此外，形成〜及這些第 的-第二表面綱b上，地在導電初始層 404。 並*路出部分的導電初始層 接者，5月參考圖4-18，以黛 > 署宜 並以導電初始層4〇4作為電趟:路M6為電錄罩幕， 上電鑛形成-第三導電柱416 仏’在導電初始層_ 接著，請參考圖4-19,移除圖M 及第六罩幕M6,而暴露出第〜介兩 的弟五罩幕M5 圖案412、這些第二導電柱4 I*、1G、第二導電金屬 接英，社炎去闰λ % 久命电初始層404。 接者。月芩考圖4-20,移除圖肛 被這些第三導電柱416所暴露出的部八9蛉電初始層404 可藉由快速蝕刻來移除導電初始層4〇^ °.，本貫施例中， 始層404的殘留部分亦構成這些 2部分，而導電初 接著’請參考圖4-2卜提供―第_ j410的局部。 八屆j®zLio „ 弟—介電層418、—筮 一 i屬層419、一弟三介電層42〇 弟 中笛-人雪爲w。θ 一 a 乐〜金屬層421，发 中弟一”電層418具.有多個第二開口 4 一- 一），而這些第二開口 418a的位置分別斟鹿（圖僅4不其 1直刀別對應於這些第二暮 26 201114000 1 lo-NEW-FINAL-TW-20 100420 電柱414的位置，並且第：r介啻 獅（圖騎示其一）而—這5層具有多個第三開口 對應於這些第三導電柱416。開口做的位置分別 層41Γ第^^圖仰’將第二介電層翁、第一金屬 -介“4二:ΐ第，金屬層421分別厂堅合至ί μ 4ΐ〇 ^八、面，使付第—介電層418位於第一介電 層41〇與弟一金屬層419 、币"电
介電層41〇.與第二金屬層421 1位於第一 案化及這些第二導電柱414嵌^屬圖 且第一導雷：Γ 入對應的第三介電層420中， 苐=電至屬圖案概被第三介電層42〇所覆蓋。 第-考圖/_23 ’移除第二導電柱414上的部分 ^ S 9以暴露出第二導電桎414，並移除第二^ ，主仙上的部分第二金屬層421以暴露出第^艺 弟i屬層419及部分第二金屬層421。 楚-請再參考圖4-23，在暴露出第二導電柱414及 弟二導电柱416以後’更可去除第二導電桎414及第三導 電柱416的表面污垢或殘留之介電層材料，以利於後續掣 紅在本只她例中，去除表面污垢或殘留之介電層材料 步驟包括電襞清除（plasmacleaning)。 接著，請參考圖4-24，在第一金屬層419及第二導電 柱414上形成—第二導電金屬層S2。此外，在第二金屬層 421及第三導電杈416上形成一第三導電金屬層幻。 27 •i\EW-FrNAL-TW-20100420 201114000 接著，請參考圖4-25，在第二導電金屬層S2上形成 一第七罩幕M7。此外，在第三導電金屬層S3上形成一第 八罩幕M8。 接著，請參考圖4-26，以第七罩幕M7及第八罩幕 M8為電鍍罩幕，藉由第二導電金屬層S2及第三導電金屬 層S3作為電鍍電流路徑，在第二導電金屬層S2及第三導 電金屬層S3上分別電鍍形成一第三導電金屬圖案422及 一第四導電金屬圖案424。 接著，請參考圖4-27，移除圖4-26的第七罩幕M7 及第八罩幕M8,而暴露出第二導電金屬層S2及第三導電 金屬層S3。 接著，請參考圖4-28，移除圖4-27的第二導電金屬 層S2被第三導電金屬圖案422所暴露出的部分及其底下 的部分第一金屬層419。並且，移除圖4-27的第三導電金 屬層S3被第四導電金屬圖案424所暴露出的部分及其底 下的部分第二金屬層421。在本實施例中，可藉由快速蝕 刻來移除第二導電金屬層S2的部分及其底下的部分第一 金屬層419,且移除第三導電金屬層S3的部分及其底下的 部分第二金屬層421，使得第二導電金屬層S2的殘留部分 及其底下的部分第一金屬層419亦構成第三導電金屬圖案 422的部分，第三導電金屬層S3的殘留部分及其底下的部 分第二金屬層421亦構成第四導電金屬圖案424的部分。 接著，請參考圖4-29，在第二介電層418及第三介電 層420上分別形成一第一防銲層426及一第二防銲層 28 201114000 rt.〇i^xv^j05-NEW-FINAL-TW-20100420 428，其中第一防銲層426覆蓋部分的第三導電金屬圖案 422,並且第二防銲層428覆蓋部分的第四導電金屬圖案 424。 ’、 可以理解的是，雖然圖4-1至圖4-29繪示之實施例係 有關於四層電路板製程，然而該實施例亦可應用於製造二 層電路板、五層（或以上）電路板。 °
當用圖4-1至圖4-29繪示之實施例製造三層電路板 鲁 時，會略過圖4-6至圖4-16關於導電金屬圖案412及導電 柱414之製程，而直接移除圖4-5的承載器402，以取用 位於承載器402 —側的結構，其包括導電初始層4〇4、第 —介電層410、第一導電金屬圖案4〇6及這些第一導電杈 。接著，利用與圖4_17至4_2〇相似的製程形成導電杈 416 ’並且利用與圖4_21至4_29相似的製程形成導電金严 圖案422、424。由於省略導電金屬圖案412及導電杈414蜀 在製得的三層電路板中，導電金屬圖案422、424將分 用導電柱408、4丨6直接與導電金屬圖案406連接。刊 “當用圖4-1至圖4-29繪示之實施例製造五層（戋以 電路板時，會在承載器402移除之前，利用與圖4_6至) 相似的製程形成額外的内層介電層、内層導電金屬 S 對應之導電柱(其數目視所需而定)於圖4_15的結構上了及 後’利用與圖4-16 S 4-29相似的製程形成外層導教 圖案及對應之導電柱。 氣屬 圖5-1至圖5-10繪示本發明之再一實施例之—種 载板製程的剖面示意圖。 于坡 201114000 jU)-NEW-FINAL-TW-20100420 首先，請麥考圖ί>-1，提供一承載器502，在承载器 502的兩面分別配置一導電初始層5〇4、—第一導電金屬固 案506及多個第一導電柱508 (圖僅繪示其一），^中^ 個弟一 ‘電金屬圖案506配置在對應的導電初始層504的 一第一表面504a上。在本實施例中，這些第一導電金屬圖 案506及這些第一導電柱508可藉由兩次的半加成法來形 成，即類似圖4-1至圖4-5的這些步驟。 ’ 接著’請參考® 5-2，形成一第一介電層51〇於每個 導電初始層504的第一表面504a上’使得這些第一介電芦 510覆蓋這些第一導電金屬圖案5〇6，且暴露出這些第 電柱508。在本實施例中，可藉由類似圖心6至圖4_8的言 些步驟來形成這些第一介電層510。 5 接著，請參考圖5-3，在每個第一介電層51〇上依序 形成-第二導電金屬圊案512及多個第二導電柱514 ( 僅緣不其-），其中這些第二導電柱514直接連接於對應 的第二導電金屬圖帛512。在本實施例中，第二導電金^ 圖案512及這些第二導電挺51何藉由兩次的半加成法來 形成’即類似圖4-9至圖4-15的這些步驟。 接著，請參考圖5-4，移除圖5·3的承載器5〇2，以取 用位於承載斋502 —側的結構，其包括導電初.始層5〇4、 第-介電層510、第-導電金屬圖案5〇6、第二導電金屬圖 案512、這些第一導電柱5〇8及這些第二導電柱514。在移 除承載器502以後，暴露出導電初始層5〇4的—第二表 504b。 、 201114000 λ j〇5-NE W-FWAL-T W-20100420 按者，靖麥亏 導泰厶厪闰安ςη< L + + 不二V電杈516在第一 例中，這些第三導電柱516 J错由+加成法來形成，即類似圖4 步驟，並中導雷初妒屏S04你i + M 圖4-20的這些 ¥電柱516 ^成以後，移除圖5·4之導 在=二 第二墓+ # 政— 今电初始層504未被 弟一導电柱516覆蓋的部分而暴露出 506’而導電初始層5〇4的 此=五-®木 的局部。 丨刀71構成廷些第三導電柱 接著’請參考圖S6，形成一第-人兩口 金屬層519於第二導電金屬圖宰5 ’的:二518及一第 介電；si。〆丄 U的衣面，使得第一 心，夾設於第一金屬層519 =二 亡及弟二導電柱514之間， ，屬圖案 電柱Μ嵌入第二介電層5:導::=12 層51々圖^/圖4々2的這些步驟來形成第二介電 久罘一金屬層519。 不"包 一道妾著，睛再參考圖5·6，形成一第二八带a ^金屬圖案506的表面，使得第二=層520於第 —導電金屬t 介電層520覆蓋第 例中，可-回且暴露出第二導電柱516。在本實称 介電層4·6至圖4·8的細步驟來形成第三 —第^ ’請參考圖5_7 ’在第三介電層520上依序开& 示其、）電金屬圖案522及多個第四導電柱524 (圖僅絡 三導電令丄其中這些第四導電柱524直接連接於對應的i 。靖圖案522。在本實施例中，第三導電金屬圖案 31 201114000 〜一 wNEW-FINAL-TW-20100420 522及這些第四導電柱524可藉由兩次的半加成法來形 成，即類似圖4-9至圖4-15的這些步驟。 接著，請參考圖5-8，形成一第四介電層526及一第 二金屬層527於第三導電金屬圖案522的表面，使得第四 介電層526係夾設於第二金屬層527與第三導電金 第四f電才主524之間，並且該第三導電金屬圖ΐ 522及戎弟四V電柱524嵌入該第四介電層526。在本 =，可藉由類似圖4_21至圖4_22的步驟來形成第四介 電層526及第二金屬層527。 =請參考圖5_9 ’在第二介電層518及第四介電 層526上为別形成一第四導電金屬圖案528及一 金屬圖案530。在本實施例中，第四導 電 第五導電金屬圖案530可藉由半加成法來二成θ :井528及 4-24至@4-28的這些步驟。 >成’ Ρ讀似圖 接著，請參考圖5-10，在第二介電層 層526上分別形m銲層532 電 =，其中第-防銲層532覆蓋部分的第四 5L第二_ 534覆蓋部分的红導電金屬圖ί f上所述，本發明之縣触透 之導通孔或導電孔，可有效減少封裝面積== 之封裝載板的封裝結構，在與習知之、 -明 同訊號線路的佈局下，可具有較小的_=、、·。構具有相 雖然本發明已以實施例揭露如上，然其並非用以限定 201114000 Ai,c,i^0〇5-MEW-FINAL-TW-20100420 本發明，任何所屬技術領域中具有通常知識者，在不脫離 本發明之精神和範圍内，當可作些許之更動與潤飾，故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A至圖1H分別為本發明之多個實施例之封裝結 構的剖面示意圖。 圖2-1至圖2-10繪示本發明之一實施例之一種封裝載 板製程的剖面示意圖。 圖3-1至圖3-10繪示本發明之另一實施例之一種封裝 載板製程的剖面示意圖。 圖4-1至圖4-29繪示本發明之又一實施例之一種封裝 載板製程的剖面示意圖。 圖5-1至圖5-10繪示本發明之再一實施例之一種封裝 載板製程的剖面示意圖。 【主要元件符號說明】 10a〜10h :封裝結構 100a〜100h :封裝載板 102 :銲球 104 :晶片 106 :銲線 108 :封裝膠體 109 :黏著層 .v-^NEW-FINAL-TW-20100420 201114000 110 :介電層 112 :第一表面 114 :第二表面 120 :第一導電金屬圖案 122 :第一接墊 130、130a :第一導電柱 132、132a :第一導電柱截段 134、134a :第二導電柱截段 140 :第二導電金屬®案 ^ 142 :第二接墊 144 :第四接墊 150 :第一防銲層 160 :第二防銲層 170、170a :第二導電柱 172、172a :第三導電柱截段 174、174a :第四導電柱截段 202、302:承載器 # 204、304 :導電初始層 206、306 :第一導電金屬圖案 206a、306a :第一接墊 208、308 ··導電柱 208a、308a:第一導電柱截段 208b、308b :第二導電柱截段 210、310 :介電層 34 20川4929霞爾Α™。卿 210a、310a :第一開口 210b、310b :第二開口 212、312 :第二導電金屬圖案 212a、312a :第二接墊 214、314 :第一防銲層 216、316 :第二防銲層 202、302 :承載器 204、304 :導電初始層. ® 2G6、3G6 :第-導電金屬圖案 206a、306a :第一接墊 208、308 ··導電柱 208a、308a :第一導電柱截段 208b、308b :第二導電柱截段 210、310 :介電層 210a、310a :第一開口 210b、310b :第二開口 φ 212、312 :第二導電金屬圖案 212a、312a :第二接墊 214、314 :第一防銲層 216、316 :第二防銲層 402 :承載器 404 :導電初始層 404a :第一表面 404b :第二表面 35 •NEW-FINAL-TW-20100420 201114000 406 :第一導電金屬圖案 408 :第一導電柱 410 :第一介電層 410a :第一開口 412 :第二導電金屬圖案 414 :第二導電柱 416 :第三導電柱 418 :第二介電層 419 :第一金屬層 418a :第二開口 420 :第三介電層 420a :第三開口 421 :第二金屬層 422 :第三導電金屬圖案 424 :第四導電金屬圖案 426 :第一防銲層 428 :第二防銲層 502 :承載器 504 :導電初始層 504a :第一表面 504b :第二表面 506 :第一導電金屬圖案 508 :第一導電柱 510 :第一介電層 36 201114000
^^〇5-NEW-FIHAL~TW-2〇m420 512 第二導電金屬 圖 案 514 第二 -導電柱 516 第三導電柱 518 第二 -介電層 519 第二 -金屬層 520 第三 -介電層 522 第三 -導電金屬 圖 案 524 第匹 〖導電柱 526 第E ί介電層 527 第二 -金屬層 528 第四導電金屬 圖 案 530 第五導電金屬 圖 案 532 第一 •防銲層 534 第二防銲層 Ml 〜M8 =罩幕 SI〜S3 : 導電金屬層
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Claims (3)

  1. NEW-FINAL-TW-20100420 201114000 七 、申請專利範圍： 種封装載板包括： 一介電層，具有一第—异 的第二表面； 文'、〜相背對於該第一表面 -第-導電金屬目案，嵌入 面，並具有多個第一接墊； 、邊電層的該第一表 夕個第一導電柱，貫穿該 柱具有一連接該第一接墊的第―:’其中每個第一導電 -導電柱戴段的第二導電柱截段，】，截段及-連接該第 與第二導電—段之外徑不同；、中該第—導電柱截段 一第二導電金屬圖案，配置在 面’並具衫個分別連接該 ^ 〃電層的該第二表 —第-防鲜層，配置於該介％^戴段的第二接塾； 暴露出該些第〜接墊；以及 包㈢的該第一表面上，且 暴露二IS塾配置於該介電層的該第二表面上，且 ~導電減段么丨!'圍*1賴述之料紐’其中該第 3如申、卜：於該第二導電枝戴段的外徑。 1電柱截Λ利範㈣1項所述之封裝載板，其中該第 Γ1由:^卜則、㈣第二導❾續段的外徑。 〜笛-,r專利範11第1項所狀封裝載板，更包括： 〜弟一ν電柱，貫穿該介電層， 片承i中:二第：導電金屬圖案具有一第三接墊，以作為晶 ^第〜導電枉具有一連接該晶片承塾的第三導電 38 .05-NEW-FINAL-TW-20100420 201114000 柱截段及一連接該第一導電柱截段的第四導電柱截段，該 第二導電金屬圖案具有一連接該第四導電柱截段的第四接 墊，該第三導電柱截段的外徑大於該些第一導電柱截段的 外徑，且該第四導電柱截段的外徑大於該些第二導電柱截 段的外徑。 5. 如申請專利範圍第4項所述之封裝載板，其中該第 三導電柱截段的外徑大於該第四導電柱截段的外徑。 6. 如申請專利範圍第4項所述之封裝載板，其中該第 ® 三導電柱截段的外徑小於該第四導電柱截段的外徑。 7. —種封裝結構，包括： 一封裝載板，包括： 一介電層，具有一第一表面與一相背對於該第一 表面的第二表面； 一第一導電金屬圖案，嵌入於該介電層的該第一 表面，並具有多個第一接墊； 多個第一導電柱，貫穿該介電層，其中每個第一 • 導電柱具有一連接該第一接墊的第一導電柱截段及 一連接該第一導電柱截段的第二導電柱截段； 一第二導電金屬圖案，配置在該介電層的該第二 表面，並具有多個分別連接該些第二導電柱截段的第 二接墊； 一第一防焊層，配置於該介電層的該第一表面 上，且暴露出該些第一接墊；以及 一第二防銲層，配置於該介電層的該第二表面 39 201 ^雙祕祖彻⑴嶋 上’且暴露出該些第二接塾. 多個第一銲球，分別配置該些第 -晶片’配置於該封骏載板上，$义 第-表面’該晶片電性連接於該些第 ^“電層的 -封，包覆該晶片及部分該及 8.如申請專利範圍第 才裝載板。 -導電柱:段的外徑大於該第二導\::二其中讀第 一導電柱紐❸卜彳以、於科二導紐其中該第 10.如申請專利範圍第7 =攸的外徑。 封裝載板更包括： 、’封裝結構’其中該 -第二導電柱，衫糾電層 圖案具有-第三接墊，以 —導電金屬 第三接墊上，該第二料::日日日片配置於該 導電柱截段及-連接該第」久接墊的第三 J :第二導電金屬圖案具有-連接該i四;:2= 截段的外徑，且該第^^的細大於該些第—導電柱 電柱截段㈣徑她，減段科徑大於該些第二導 第 第 請專利範圍第10項所述之封装結構，其中該 柱c杈大於該第四導電桎截段的外徑。 導番/Γ月專利範圍第10項所述之封裝結構，盆中古亥 的外徑小於該第四導電柱截段的外經。 •申4專利範圍苐1G項所述之封裝結構，更包 201114000 ^cci^j>05-NEW-FrNAL-TW-20100420 括： 至少一第二銲球，配置於該第四接墊上。 14. 一種封裝載板製程，包括： 提供一承載器、一導電初始層、一第一導電金屬圖案 及多個第一導電柱截段，其中該導電初始層配置在該承載 器上，該第一導電金屬圖案配置在該導電初始層上，該第 一導電金屬圖案具有多個第一接墊，該些第一導電柱截段 分別配置在該些第一接墊上； β 提供一介電層，其中該介電層具有多個第一開口，且 該些第一開口的位置分別對應於該些第一導電柱截段的位 置； 壓合該介電層以及一金屬層至該導電初始層、該第一 導電金屬圖案及該些第一導電柱截段上，使得該介電層係 夾設於該金屬層與該導電初始層、該第一導電金屬圖案及 該些第一導電柱截段之間，並且該第一導電金屬圖案及該 些第一導電柱截段嵌入該介電層； • 形成多個共型開口在該金屬層上，而該些共型開口分 別暴露出該些第一導電柱截段上之該介電層；’ 移除暴露於該金屬層之該些共型開口的該介電層，以 形成多個第二開口，使得該些第一導電柱截段分別暴露於 該些第二開口； 形成一第二導電柱截段在每個第二開口内以及一第 二導電金屬圖案在該些第二導電柱截段及該介電層上，其 中每個第二導電柱截段與其所連接的該第一導電柱截段構 41 2〇 川 成一導電柱，且該第二導電金屬圖案具有多個第二接墊， 且該些第二接墊分別連接該些第二導電柱截段； 移除該承載器及該導電初始層； 形成一第一防銲層於該介電層上，其中該第一防銲層 覆蓋該第一導電金屬E案，但暴露出該些第一接墊；以及 形成一第二防銲層於該介電層上，其中該第二防銲層 覆蓋該第二導電金屬圖案，但暴露出該些第二接墊。 15. 如申請專利範圍第14項所述之封裝載板製程，其 中該些第二開口的内徑小於該些第一導電柱截段的外徑， 使得該些第二導電柱截段的外徑小於該些第一導電柱截段 的外徑。 16. 如申請專利範圍第14項所述之封裝載板製程，其 中該些第二開口的内徑大於該些第一導電柱截段的外徑， 使得該些第二導電柱截段的外徑大於該些第一導電柱截段 的外徑。 17. —種封裝載板製程，包括： 配置一導電初始層於一承載器上.，該導電初始層具有 相對之一第一表面與一第二表面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電金屬圖案於該導電初始層的該第一表面 上； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電柱於該第一導電金屬圖案上，其中該第 一導電柱係直接連接於該第一導電金屬圖案； 42 201114000
  2. 05-NEW-FINAL-TW-20100420 在該第一導電柱以及該第一導電金屬層形成之後，移 除該承載器而暴露出該導電初始層的該第二表面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一弟二導電柱於該導電初始層的該第二表面上，其 中該第二導電柱係直接連接於該導電初始層的該第二表 面； 移除該導電初始層未被該第二導電柱覆蓋之部分而 暴露出該第一導電金屬圖案； • .... 形成一第一介電層以及一第一金屬層於該第一導電 金屬圖案的上表面，使得該第一介電層係夾設於該第一金 屬層與該第一導電金屬圖案及該第一導電柱之間，並且該 第一導電金屬圖案及該第一導電柱嵌入該第一介電層； 形成一第二介電層以及一第二金屬層於該第一導電 金屬圖案的下表面，使得該第二介電層係夾設於該第二金 屬層與該第一導電金屬圖案及該第二導電柱之間，並且該 第二導電柱嵌入該第二介電層； • 形成多個開口在該第一與第二金屬層上，而該些開口 分別暴露出該第一與第二導電柱上之介電層； 移除暴露於該第一與第二金屬層之該些開口的介電 層，使得該第一與第二導電柱分別暴露於該些開口； 在該第一導電金屬層及該第一導電柱上形成一第二 導電金屬層； 在該第二導電金屬層及該第二導電柱上形成一第三 導電金屬層； 43 NEW-FINAL-TW-20100420 201114000 以該第二及第三導電金屬層作為電鍍電流路徑，利用 一半加成製程分別形成一第二導電金屬圖案及一第三導電 金屬圖案；以及 移除未被第二及第三導電金屬圖案覆蓋之該第二及 第三導電金屬層的部分及其底下的該第一及第二金屬層的 部分。 18. —種封裝載板製程，包括： 配置一導電初始層於‘一承載器上，該導電初始層具有 相對之一第一表面與一第二表面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電金屬圖案於該導電初始層的該第一表面 上； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電柱於該第一導電金屬圖案上，其中該第 一導電柱係直接連接於該第一導電金屬圖案； 形成一第一介電層於該導電初始層的該第一表面 上，使得該第一介電層覆蓋該第一導電金屬圖案，且暴露 出該第一導電柱； 在該第一介電層及該第一導電柱上形成一第一導電 金屬層，其中該第一導電柱係直接連接於該第一導電金屬 層； 以該第一導電金屬層作為電鍍電流路徑，利用一半加 成製程形成一第二導電金屬圖案； 以該第一導電金屬層作為電鍍電流路徑，利用一半加 44 201114ML擺機_2。腦。 成製程形成一第二導電柱於該第二導電金屬圖案上，其中 該第二導電柱係直接連接於該第二導電金屬圖案； 移除該第一導電金屬層未被該第二導電金屬圖案所 覆蓋之部分；在該第二導電柱以及該第二導電金屬圖案形 成之後，移除該承載器而暴露出該導電初始層的該第二表 面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成<第三導電柱於該導電初始層的該第二表面上，其 中該第三導電柱係直接連接於該導電初始層的該第二表 面； 移除該導電初始層未被該第三導電柱覆蓋之部分而 暴露出該第一導電金屬圖案； 形成一第二介電層以及一第一金屬層於該第二導電 金屬圖案的表面，使得該第二介電層係爽設於該第一金屬 層與該第二導電金屬圖案及該第二導電柱之間，並且該第 二導電金屬圖案及該第二導電柱嵌入該第二介電層； 形成一第三介電層以及一第二金屬層於該第一導電 金屬圖案的表面，使得該第三介電層係夾設於該第二金屬 % 層與該第一導電金屬圖案及該第三導電柱之間，並且該第 三導電金屬圖案與該第三導電柱嵌入該第三介電層； 形成多個開口在該第一與第二金屬層上，而該些開口 分別暴露出該第二與第三導電柱上之介電材料； 移除暴露於該第一與第二金屬層之該些開口的介電 材料’使得該弟二與弟二導電柱分別恭露於該些開口， 45 nEW-FINAL-TW-20 100420 201114000 在該第二導電金屬層及該第二導電柱上形成一第四 導電金屬層； 在該第三導電金屬層及該第三導電柱上形成一第五 導電金屬層； 以該第四及第五導電金屬層作為電鍍電流路徑，利用 一半加成製程分別形成一第三導電金屬圖案及一第四導電 金屬圖案；以及 移除未被該第三及第四導電金屬圖·案所覆蓋之該第 四及第五導電金屬層的部分及其底下的該第一與第二金屬 層的部分。 19. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第一導電金屬圖案的步驟包括： 在該導電初始層上形成一第一罩幕； 以該第一罩幕為電鍍罩幕，並以該導電初始層作為電 鍍電流路徑，在該導電初始層上電鍍形成一第一導電金屬 圖案；以及 移除該第一罩幕。 20. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第一導電柱的步驟包括： 形成一第二罩幕，以覆蓋局部的該第一導電金屬圖 案；以及 以該第二罩幕為電鍍罩幕，並以該導電初始層作為電 鍍電流路徑，在該第一導電金屬圖案上特定位置電鍍形成 該第一導電柱；以及 201114000 ^〇n^05-NEW-FrNAL-TW-20100420 移除該第二罩幕。 21. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第一介電層的步驟包括： 提供一第一介電層具有一第一開口，而該第一開口的 位置分別對應於該第一導電柱的位置； 將該第一介電層壓合至該導電初始層的該第一表 面，使得該些第一導電金屬圖案及該些第一導電柱散入該 第一介電層中；以及 去除該弟一導電柱表面之介電材料。 22. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第二導電金屬圖案的步驟包括： 在該第一導電金屬層上形成一第三罩幕；以及 以該些第三罩幕為電鍍罩幕，並以該第一導電金屬層 作為電鍍電流路徑，在該第一導電金屬層上電鍍該第二導 電金屬圖案。 23. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第二導電柱的步驟包括. 形成一第四罩幕，以覆蓋局部的該第一導電金屬圖 案；以及 以該第四罩幕為電鍍罩幕，並以該第一導電金屬層作 為電鍍電流路徑，在該第二導電金屬圖案上特定位置電鍍 形成該弟二導電柱，以及 移除該第四罩幕。 24. 如申請專利範圍第18項所述之封裝載板製程，其 47 2〇川變 中形成該第三導電柱的步驟包括： 形成一第五罩幕，以覆蓋局部的該第一介電層、該第 二導電金屬圖案及該第二導電柱，以及 形成一第六罩幕，以覆蓋局部的該導電初始層的該第 二表面；以及 以該第六罩幕為電鍍罩幕，並以該導電初始層作為電 鍛電流路徑’在該導電初始層的該弟二表面的特定位置電 鍍形成該第三導電柱；以及 移除該第五及第六罩幕。 25. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第二介電層以及該第二導電金屬層的步驟包括： 提供一第二介電層及一第二導電金屬層，其中該第二 介電層具有一第二開口，而該第二開口的位置對應於該第 二導電柱的位置，以及 將該第二介電層及該第二導電金屬層壓合至該第一 介電層。 26. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第二介電層以及該第二導電金屬層的步驟包括： 提供一第三介電層及一第三導電金屬層，其中該第三 介電層具有一第三開口，而該第三開口的位置對應於該第 三導電柱的位置；以及 將該第三介電層及該第三導電金屬層壓合至該第一 介電層。 27. 如申請專利範圍第18項所述之封裝載板製程，其 48 201114000 ^u^^J〇5-NEW-FINAL-TW-20100420 中形成該第三導電金屬圖案的步驟包括： 在該第三導電金屬層上形成一第七罩幕； 以該第七罩幕為電鍍罩幕，並以該第四導電金屬層作 為電鍍電流路徑，在該第四導電金屬層上電鍍該第三導電 金屬圖案；以及 移除該第七罩幕。 28. 如申請專利範圍第18項所述之封裝載板製程，其 中形成該第四導電金屬圖案的步驟包括： 在該第四導電金屬層上形成一第八罩幕； 以該第八罩幕為電鍍罩幕，並以該第五導電金屬層作 為電鍍電流路徑，在該第四五導電金屬層上電鍍該第四導 電金屬圖案；以及 移除該第八罩幕。 29. 如申請專利範圍第18項所述之封裝載板製程，更 包括： 在該第二介電層上形成一第一防銲層，其中該第一防 銲層覆蓋該第三導電金屬圖案的部分；以及 在該第三介電層上形成一第二防銲層，其中該第二防 銲層覆蓋該第四導電金屬圖案的部分。 30. —種封裝載板製程，包括： 配置一導電初始層於一承載器上，該導電初始層具有 相對之一第一表面與一第二表面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電金屬圖案於該導電初始層的該第一表面 49 ；-r'iEW-FrNAL-TW^O 100420 201114000 上； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第一導電柱於該第一導電金屬圖案上，其中該第 一導電柱係直接連接於該第一導電金屬圖案； 形成一第一介電層於該導電初始層的該第一表面 上，使得該第一介電層覆蓋該第一導電金屬圖案，且暴露 出該第一導電柱； 在該第一介電層及該第一導電柱上形成一第一導電 金屬層，其中該第一導電柱係直接連接於該第一導電金屬 層； 以該第一導電金屬層作為電鍍電流路徑，利用一半加 成製程形成一第二導電金屬圖案； 以該第一導電金屬層作為電鍍電流路徑，利用一半加 成製程形成一第二導電柱於該第二導電金屬圖案上，其中 該第二導電柱係直接連接於該第二導電金屬圖案； 移除該第一導電金屬層未被該第二導電金屬圖案所 覆蓋之部分； 在該第二導電柱以及該弟二導電金屬圖案形成之 後，移除該承載器而暴露出該導電初始層的該第二表面； 以該導電初始層作為電鍍電流路徑，利用一半加成製 程形成一第三導電柱於該導電初始層的該第二表面上，其 中該第三導電柱係直接連接於該導電初始層的該第二表 面； 移除該導電初始層未被該第三導電柱覆蓋之部分而 201114000
  3. 05-NEW-FrN AL-TW-20100420 暴露出該第一導電金屬圖案； 形成一第二介電層以及一第一金屬層於該第二導電 金屬圖案的表面，使得該第二介電層係夾設於該第一金屬 層與該第二導電金屬圖案及該第二導電柱之間，並且該第 二導電金屬圖案及該第二導電柱嵌入該第二介電層； 形成一第三介電層於該第一導電金屬圖案的表面，使 得該第三介電層覆蓋該第一導電金屬圖案，且暴露出該第 三導電柱； 在該第三介電層及該第三導電柱上形成一第二導電 金屬層，其中該第三導電柱係直接連接於該第二導電金屬 層； 以該第二導電金屬層作為電鍍電流路徑，利用一半加 成製程形成一第三導電金屬圖案； 以該第二導電金屬層作為電鍍電流路徑，利用一半加 成製程形成一第四導電柱於該第三導電金屬圖案上，其中 該第四導電柱係直接連接於該第三導電金屬圖案； Φ 形成一第四介電層以及一第二金屬層於該第三導電 金屬圖案的表面，使得該第四介電層係炎設於該第二金屬 層與該第三導電金屬圖案及該第四導電柱之間，並且該第 三導電金屬圖案及該第四導電柱嵌入該第四介電層； 形成多個開口在該第一與第二金屬層上，而該些開口 分別暴露出該第三與第四導電柱上之介電材料； 移除暴露於該第一與第二金屬層之該些開口的介電 材料’使得該第二與第二導電柱分別暴露於該些開口； 51 201114000 V.-NEW-FINAL-TW-20100420 在該第一金屬層及該第三導電柱上形成一第三導電 金屬層； 在該第二金屬層及該第四導電柱上形成一第四導電 金屬層； 以該第三及第四導電金屬層作為電鍍電流路徑，利用 一半加成製程分別形成一第四導電金屬圖案及一第五導電 金屬圖案；以及 移除未被該第四及第五導電金屬圖案所覆蓋之該第 三及第四導電金屬層的部分及其底下的該第一與第二金屬 層的部分。 31.如申請專利範圍第30項所述之封裝載板製程，更 包括： 在該第二介電層上形成一第一防銲層，其中該第一防 銲層覆蓋該第四導電金屬圖案的部分；以及 在該第四介電層上形成一第二防銲層，其中該第二防 銲層覆蓋該第五導電金屬圖案的部分。 52
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI504101B (zh) * 2012-06-15 2015-10-11 美國博通公司 充電系統及其電力管理單元與電力管理方法
US9437671B2 (en) 2014-11-27 2016-09-06 Novatek Microelectronics Corp. Power and signal extender and related circuit board
TWI556396B (zh) * 2012-03-13 2016-11-01 日月光半導體製造股份有限公司 半導體晶片、應用其之半導體結構及其製造方法
TWI588912B (zh) * 2014-02-13 2017-06-21 群成科技股份有限公司 電子封裝件、封裝載板及兩者的製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI409920B (zh) * 2011-06-01 2013-09-21 Powertech Technology Inc 避免晶片座剝落之無外引腳導線架式晶片封裝構造
CN106711104B (zh) * 2011-10-20 2021-01-05 先进封装技术私人有限公司 封装基板及其制作工艺、半导体元件封装结构及制作工艺
CN103632979B (zh) * 2012-08-27 2017-04-19 碁鼎科技秦皇岛有限公司 芯片封装基板和结构及其制作方法
TWI500130B (zh) * 2013-02-27 2015-09-11 矽品精密工業股份有限公司 封裝基板及其製法暨半導體封裝件及其製法
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
CN104465575B (zh) * 2013-09-17 2019-04-12 日月光半导体制造股份有限公司 半导体封装及其制造方法
CN105140198B (zh) * 2014-05-29 2017-11-28 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
EP3172048A4 (en) 2014-07-11 2018-04-18 Intel Corporation Bendable and stretchable electronic devices and methods
US9576918B2 (en) * 2015-05-20 2017-02-21 Intel IP Corporation Conductive paths through dielectric with a high aspect ratio for semiconductor devices
TWI594349B (zh) * 2015-12-04 2017-08-01 恆勁科技股份有限公司 半導體封裝載板及其製造方法
CN106847778B (zh) 2015-12-04 2021-06-29 恒劲科技股份有限公司 半导体封装载板及其制造方法
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
US9711442B1 (en) 2016-08-24 2017-07-18 Nanya Technology Corporation Semiconductor structure
TWI635587B (zh) * 2017-04-26 2018-09-11 力成科技股份有限公司 封裝結構及其製作方法
CN109801894A (zh) * 2018-12-28 2019-05-24 华进半导体封装先导技术研发中心有限公司 芯片封装结构和封装方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002185097A (ja) * 2000-12-12 2002-06-28 Hitachi Chem Co Ltd 接続方法とその方法を用いた回路板とその製造方法並びに半導体パッケージとその製造方法
US6663946B2 (en) * 2001-02-28 2003-12-16 Kyocera Corporation Multi-layer wiring substrate
US6878608B2 (en) * 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
CN100373596C (zh) * 2004-09-07 2008-03-05 日月光半导体制造股份有限公司 球格阵列封装基板及其制造方法及其球格阵列封装构造
TWI294172B (en) * 2006-02-21 2008-03-01 Via Tech Inc Chip package structure and stacked structure of chip package
CN100539122C (zh) * 2006-07-21 2009-09-09 日月光半导体制造股份有限公司 系统封装的封装体
CN100596255C (zh) * 2006-08-11 2010-03-24 高陆股份有限公司 高瓦数细线路载板的制法及其结构
CN101207103B (zh) * 2006-12-15 2011-08-24 先进封装技术私人有限公司 半导体封装元件及其制造方法
JP4842167B2 (ja) * 2007-02-07 2011-12-21 新光電気工業株式会社 多層配線基板の製造方法
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
CN101515574B (zh) * 2008-02-18 2011-06-22 旭德科技股份有限公司 芯片封装载板、芯片封装体及其制造方法
CN101587842A (zh) * 2008-05-21 2009-11-25 欣兴电子股份有限公司 芯片封装载板及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556396B (zh) * 2012-03-13 2016-11-01 日月光半導體製造股份有限公司 半導體晶片、應用其之半導體結構及其製造方法
TWI504101B (zh) * 2012-06-15 2015-10-11 美國博通公司 充電系統及其電力管理單元與電力管理方法
TWI588912B (zh) * 2014-02-13 2017-06-21 群成科技股份有限公司 電子封裝件、封裝載板及兩者的製造方法
US9437671B2 (en) 2014-11-27 2016-09-06 Novatek Microelectronics Corp. Power and signal extender and related circuit board
TWI586231B (zh) * 2014-11-27 2017-06-01 聯詠科技股份有限公司 電源及訊號延伸器及電路板

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