CN105280834B - 封装结构 - Google Patents

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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

本发明提供一种封装结构以及封装结构的制作方法，所述封装结构包括第一芯片、第一可选择性电镀环氧树脂、第一图案化线路层以及复数个第一导通孔。第一芯片包括复数个第一焊垫、主动表面以及相对主动表面的背面，第一焊垫设置在主动表面上。第一可选择性电镀环氧树脂，覆盖第一芯片并包含非导电的金属复合物。第一图案化线路层直接设置在第一可选择性电镀环氧树脂的表面上。第一导通孔直接设置于第一可选择性电镀环氧树脂，以电性连接第一焊垫至第一图案化线路层。一种封装结构的制作方法也被提出。本发明处理步骤简单，且具有较大的线路设计弹性。

Description

封装结构
技术领域
本发明是有关于一种封装结构以及封装结构的制作方法，且特别是有关于一种可选择性形成图案化线路层于环氧树脂上的封装结构以及封装结构的制作方法。
背景技术
现今的信息社会下，人类对电子产品的依赖性与日俱增。为因应现今电子产品高速度、高效能、且轻薄短小的要求，具有可挠曲特性的软性电路板已逐渐应用于各种电子装置中，例如：移动电话(Mobile Phone)、笔记本电脑(Notebook PC)、数字相机(digitalcamera)、平板电脑(tablet PC)、打印机(printer)与光碟机(disk player)等。
一般而言，封装结构的制作主要是通过多层介电层的彼此堆叠，并在各层介电层的表面上进行前处理、溅镀(sputter)、压合铜或电镀铜，再进行黄光处理，以在介电层的表面上形成线路层及导通孔。然而，此处理的步骤繁复，且溅镀的处理的成本较高。此外，利用图案化干膜层作电镀屏障所形成的图案化线路层较难以达到现今对细线路(fine pitch)的需求。再者，介电层的材料多半采用聚酰亚胺、半固化树脂(prepreg，简称PP)或是ABF(Ajinomoto build-up film)树脂等，其价格较昂贵。因此，目前封装结构的制作不仅步骤繁复，且成本也偏高。有鉴于此，本发明揭示如何将可选择性电镀环氧树脂做为介电层，并选择性地电镀形成图案化线路层在此介电层上，此选择性电镀而形成的图案化线路层设置在介电层的表面之下或为提供更大的电流通量而电镀加厚至突出于介电层的表面之上，并揭示如何将此技术应用于封装结构上，为现今业界提供解决问题的方法。
发明内容
本发明提供一种封装结构，其处理步骤简单，且比现有技术具有较大的线路设计弹性。
本发明的一种封装结构，包括一第一芯片、一第一可选择性电镀环氧树脂、一第一图案化线路层以及复数个第一导通孔。第一芯片包括复数个第一焊垫、一主动表面以及相对主动表面的一背面，第一焊垫设置在主动表面上。第一可选择性电镀环氧树脂，覆盖第一芯片并包含非导电的金属复合物。第一图案化线路层直接设置在第一可选择性电镀环氧树脂的一表面上，第一可选择性电镀环氧树脂暴露图案化线路层的一上表面。上表面低于第一可选择性电镀环氧树脂的表面或与表面共平面。第一导通孔直接设置于第一可选择性电镀环氧树脂，以电性连接第一焊垫至第一图案化线路层。
本发明的一种封装结构的制作方法，包括：设置复数个芯片于离形膜上，任两相邻的芯片之间具有第一间距。将所述离型膜由中心往周缘的方向拉伸，以延展所述离型膜，使任两相邻的芯片之间具有第二间距，所述第二间距大于所述第一间距。形成可选择性电镀环氧树脂在所述离形膜上，以覆盖所述芯片。透过雷射及电镀程序形成图案化线路层以及复数个导通孔在所述可选择性电镀环氧树脂上，所述图案化线路层位在所述可选择性电镀环氧树脂的表面，并透过所述导通孔电性连接至所述芯片，以形成复数个彼此相连的封装结构。单体化所述封装结构，以形成复数个彼此独立的封装结构。
在本发明的一实施例中，所述非导电的金属复合物包括钯、铬或铜复合物。
在本发明的一实施例中，所述第一可选择性电镀环氧树脂适于受激光选择性地照射，以选择性地金属化所述非导电的金属复合物。
在本发明的一实施例中，还包括中介板，所述中介板包括：第二可选择性电镀环氧树脂，包括复数个凹穴、第一表面以及相对于所述第一表面的第二表面，该些凹穴设置在所述第一表面上，且所述第二可选择性电镀环氧树脂包含非导电的金属复合物；第二图案化线路层，直接设置在所述第一表面上；复数个金属柱，分别设置于该些凹穴内，并突出于所述第一表面，所述第二图案化线路层电性连接对应的金属柱，所述第一芯片电性连接该些金属柱；复数个接垫，直接设置在所述第二表面上；以及复数个第二导通孔，设置于所述第二可选择性电镀环氧树脂内，以电性连接该些接垫至对应的金属柱。
在本发明的一实施例中，还包括：多个焊球，设置在该些金属柱上，所述第一芯片通过该些金属柱电性连接至所述中介板。
在本发明的一实施例中，还包括屏蔽金属层，直接全面性覆盖于所述第一可选择性电镀环氧树脂的外表面。
在本发明的一实施例中，所述屏蔽金属层连接至接地电极。
在本发明的一实施例中，所述第一可选择性电镀环氧树脂包括相对的第三表面以及第四表面并覆盖所述第一芯片的所述主动表面及该些第一焊垫，该些第一导通孔连通该些第一焊垫至所述第三表面，其中所述第一图案化线路层直接设置在所述第三表面上。
在本发明的一实施例中，还包括：多个焊球，设置在所述第三表面上并电性连接所述第一图案化线路层。
在本发明的一实施例中，还包括：第二芯片，设置在所述第三表面上并电性连接所述第一图案化线路层，所述第二芯片位于该些焊球之间。
在本发明的一实施例中，还包括：复数个第三导通孔，贯穿所述第一可选择性电镀环氧树脂，以连通所述第四表面与位在所述第三表面的第一图案化线路层；第二芯片，设置在所述第四表面上，并通过复数条导线电性连接至该些第三导通孔及其对应的第二图案化线路层；以及封装胶体，覆盖所述第二芯片以及该些导线。
在本发明的一实施例中，还包括第二芯片，包括复数个第二焊垫，所述第二芯片设置在所述第一芯片的所述主动表面上并以该些第二焊垫电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第二芯片。
在本发明的一实施例中，还包括第二芯片，设置在所述第一芯片的所述主动表面上并通过复数条导线电性连接至少部分的该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第二芯片及该些导线，该些第一导通孔连通其他的该些第一焊垫至所述第三表面。
在本发明的一实施例中，所述第一图案化线路层直接设置在所述第三表面上并电性连接该些第一导通孔，所述封装结构还包括：第三图案化线路层，直接设置在所述第四表面上；复数个第三导通孔，贯穿所述第一可选择性电镀环氧树脂以连通所述第一图案化线路层与所述第三图案化线路层；以及复数个焊球，配置于所述第四表面并电性连接所述第三图案化线路层。
在本发明的一实施例中，还包括：至少一第二芯片，设置于所述第三表面并电性连接所述第一图案化线路层。
在本发明的一实施例中，还包括：第三可选择性电镀环氧树脂，覆盖所述至少一第二芯片。
在本发明的一实施例中，所述第三可选择性电镀环氧树脂包括第五表面，其相对于所述第三可选择性电镀环氧树脂覆盖所述第三表面的表面，所述封装结构还包括：复数个第四导通孔，贯穿所述第三可选择性电镀环氧树脂以电性连接所述第一图案化线路层至所述第五表面。
在本发明的一实施例中，还包括：至少一第三芯片，设置在所述第五表面上并电性连接该些第四导通孔。
在本发明的一实施例中，还包括：至少一第二芯片，设置于所述第四表面并电性连接所述第三图案化线路层。
在本发明的一实施例中，还包括：第三可选择性电镀环氧树脂，覆盖所述至少一第二芯片及所述第四表面。
在本发明的一实施例中，所述第三可选择性电镀环氧树脂包括第五表面，其相对于所述第三可选择性电镀环氧树脂覆盖所述第四表面的表面，所述封装结构还包括：复数个第四导通孔，贯穿所述第三可选择性电镀环氧树脂以电性连接所述第三图案化线路层至所述第五表面。
在本发明的一实施例中，还包括：至少一第三芯片，设置在所述第五表面上并电性连接该些第四导通孔。
在本发明的一实施例中，还包括：至少一第三芯片，设置在所述第一芯片的所述主动表面上并电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第三芯片。
在本发明的一实施例中，还包括：第二芯片，包括复数个第二焊垫；第三可选择性电镀环氧树脂，覆盖所述第二芯片及该些第二焊垫并包括第五表面，所述第五表面连接所述第一可选择性电镀环氧树脂的所述第三表面；以及复数个第四导通孔，直接设置于所述第三可选择性电镀环氧树脂，以连通该些第二焊垫至所述第五表面并电性连接至所述第一图案化线路层。
在本发明的一实施例中，还包括：第三芯片，设置在所述第二芯片上并电性连接该些第二焊垫，所述第三可选择性电镀环氧树脂覆盖所述第三芯片。
在本发明的一实施例中，还包括：第三芯片，设置在所述第一芯片的所述主动表面上并电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第三芯片。
在本发明的一实施例中，所述第一可选择性电镀环氧树脂包括相对的第三表面以及第四表面并覆盖所述第一芯片的所述背面且暴露该些第一焊垫。
在本发明的一实施例中，还包括：介电层，设置在所述第一可选择性电镀环氧树脂的第三表面上并覆盖该些第一焊垫；以及重配置线路层，配置在所述介电层上并电性连接该些第一焊垫至所述介电层的外表面。
在本发明的一实施例中，所述介电层为可选择性电镀环氧树脂。
在本发明的一实施例中，所述第一图案化线路层直接设置在所述第一可选择性电镀环氧树脂相对于所述第三表面的第四表面上，该些第一导通孔贯穿所述第一可选择性电镀环氧树脂以及所述介电层，以连通所述第一图案化线路层与所述重配置线路层，所述封装结构还包括：第二芯片，设置于所述第四表面并电性连接所述第一图案化线路层；以及复数个焊球，配置在所述外表面上并电性连接所述重配置线路层。
在本发明的一实施例中，所述第一图案化线路层直接设置在所述第一可选择性电镀环氧树脂相对于所述第三表面的第四表面上，该些第一导通孔贯穿所述第一可选择性电镀环氧树脂以及所述介电层，以连通所述第一图案化线路层与所述重配置线路层，所述封装结构还包括：第二芯片，设置于所述介电层的所述外表面并电性连接所述重配置线路层；以及复数个焊球，配置在所述第四表面上并电性连接所述第一图案化线路层。
在本发明的一实施例中，各所述芯片包括复数个焊垫、主动表面以及相对所述主动表面的背面，所述第一焊垫设置在所述主动表面上，各所述芯片以其背面设置在所述离型膜上，所述可选择性电镀环氧树脂覆盖所述主动表面以及所述焊垫。
在本发明的一实施例中，各所述芯片包括复数个焊垫、主动表面以及相对所述主动表面的背面，所述焊垫设置在所述主动表面上，各所述芯片以其主动表面设置在所述离型膜上，所述可选择性电镀环氧树脂覆盖各所述背面以及所述焊垫。基于上述，本发明主要是利用可选择性电镀环氧树脂的可选择性电镀的特性，可直接在可选择性电镀环氧树脂的表面上直接电镀形成图案化线路层及导通孔等导电结构，可选择性电镀环氧树脂包含有非导电的金属复合物，以使可选择性电镀环氧树脂在选择性地接受激光照射后，可选择性地在其表面上直接电镀形成图案化线路层、导通孔或是接垫等导电结构。并且，此选择性电镀而形成的图案化线路层位于可选择性电镀环氧树脂的表面之下，或是为了提供更大的电流通量而电镀加厚至图案化线路层的表面突出于可选择性电镀环氧树脂的表面之上。因此，可选择性电镀环氧树脂可适用于各种封装结构，以于利用其特性而于其上形成线路层。并且，据此形成的图案化线路层可符合微细线路的标准，还提供了封装结构上的连接线路的设计弹性。因此，本发明的封装结构不仅可简化处理步骤，也提供了封装结构的图案化线路层的设计弹性，且其图案化线路层更可符合微细线路的标准。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D是本发明的一实施例的一种封装结构的制作流程的示意图；
图2是本发明的一实施例的一种封装结构的剖面示意图；
图3是本发明的一实施例的一种封装结构的剖面示意图；
图4至图15是本发明的不同实施例的封装结构的剖面示意图；
图16至图18是本发明的一实施例的封装结构的制作流程的示意图；
图19是本发明的一实施例的封装结构的制作流程的示意图；
图20至图24是本发明的不同实施例的封装结构的剖面示意图；
图25是本发明的一实施例的封装结构的制作流程的示意图；
图26至图27是本发明的不同实施例的封装结构的剖面示意图。
附图标记说明：
10：离形膜；
100、200a～o、300a～e、400a～b：封装结构；
105：中介板；
110：第一芯片；
112：主动表面；
114：背面；
116：第一焊垫；
120：第一可选择性电镀环氧树脂；
122：第三表面；
124：第四表面；
130：第一图案化线路层；
135：第三图案化线路层；
140：第一导通孔；
145：第三导通孔；
150：焊球；
160、320a：第二可选择性电镀环氧树脂；
162：凹穴；
164：第一表面；
166：第二表面；
170：第二图案化线路层；
180：金属柱；
190：接垫；
195：第二导通孔；
210、310、360：第二芯片；
210、310、340：第三芯片；
212、312：第二焊垫；
220、330：导线；
240：屏蔽金属层；
250、350：导通孔、第四导通孔；
230：第三可选择性电镀环氧树脂；
320：封装胶体；
330a：第二图案化线路层；
322：第五表面；
410：介电层；
420：重配置线路层；
412：外表面；
G1：第一间距；
G2：第二间距。
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。并且，在下列各实施例中，相同或相似的元件将采用相同或相似的标号。
图1A至图1D是本发明的一实施例的一种封装结构的制作流程的示意图。须说明的是，图1A为封装结构的制作流程的俯视示意图，图1B至图1D则为封装结构的制作流程的剖面示意图。本实施例的封装结构的制作方法包括下列步骤：请参照图1A以及图1B，首先，将多个第一芯片110设置在离形膜10上，各第一芯片110包括多个第一焊垫116、主动表面112以及相对主动表面112的背面114。第一焊垫116设置在主动表面112上，且任两相邻的芯片110之间如图1A所示具有第一间距G1。本实施例的离型膜10可为耐高温的离型膜。接着，请参照图1B，将离型膜10由中心往周缘的方向拉伸，以延展离型膜10，使任两相邻的芯片110之间具有第二间距G2，且第二间距G2大于第一间距G1，也就是通过拉伸及延展离型膜10来增加任两相邻的芯片110之间的间距，以方便进行后续的图案化线路层及单体化处理。接着，请参照图1C，形成第一可选择性电镀环氧树脂120在离形膜10上，以覆盖第一芯片110。在本实施例中，第一芯片110是以背面114贴附在离形膜10上，而第一可选择性电镀环氧树脂120是覆盖第一芯片110的主动表面112及第一焊垫116。之后，请参照图1D，移除离形膜10以暴露出各第一芯片110的背面114。
接着，便可利用第一可选择性电镀环氧树脂120的可选择性电镀的特性，直接在其表面上形成如图1D所示的第一图案化线路层130。具体而言，本实施例主要是直接在可选择性电镀的环氧树脂120上进行选择性电镀，以直接在其上形成微细的图案化线路层130。在本实施例中，第一可选择性电镀环氧树脂120包含有非导电的金属复合物，其中，非导电的金属复合物可包括钯、铜、铬。
详细来说，在第一可选择性电镀环氧树脂120的表面选择性地电镀而形成第一图案化线路层130及第一导通孔140的步骤可包括：在第一可选择性电镀环氧树脂120中欲形成第一图案化线路层130的表面122上，以激光对欲形成第一图案化线路层130的部分进行选择性照射，使被照射处的非导电的金属复合物破坏而释放对还原金属化具有高活性的重金属晶核，接着，再对此被照射处进行化学还原金属化处理，以选择性地电镀被照射处而形成第一图案化线路层130。当然，本实施例仅用以举例说明而并非以此为限。
同时，本实施例还可利用同样的手法，直接在第一可选择性电镀环氧树脂120上形成多个第一导通孔140，使第一导通孔140连通各第一芯片110的第一焊垫116至对应的第一图案化线路层130。如此，多个封装结构100即初步完成。接着，可将图1D所示的多个封装结构100结构单体化，也就是沿着图1D的虚线对进行切割处理，以得到多个各自独立的封装结构100。
图2是本发明的一实施例的一种封装结构的剖面示意图。依上述处理所制作出的封装结构100可如图2所示包括第一芯片110、第一可选择性电镀环氧树脂120、第一图案化线路层130以及多个第一导通孔140。第一芯片110包括多个第一焊垫116、主动表面112以及相对主动表面112的背面114。第一焊垫116设置在主动表面112上。第一可选择性电镀环氧树脂120覆盖第一芯片110并包含非导电的金属复合物。第一图案化线路层130直接设置在第一可选择性电镀环氧树脂120的表面上。具体而言，第一可选择性电镀环氧树脂120包括相对的第三表面122以及第四表面124，在本实施例中，第一图案化线路层130是设置在第三表面122上。第一导通孔140直接设置于第一可选择性电镀环氧树脂120，以电性连接第一焊垫116至位于第三表面122上的第一图案化线路层130。
图3是本发明的一实施例的一种封装结构的剖面示意图。进一步而言，封装结构100还可包括中介板(interposer)105，中介板105可包括第二可选择性电镀环氧树脂160、第二图案化线路层170、多个金属柱180、多个接垫190以及多个第二导通孔195。第二可选择性电镀环氧树脂160的材料大致上相同于第一可选择性电镀环氧树脂120，其也包含有非导电的金属复合物。因此，封装结构100也可利用第二可选择性电镀环氧树脂160的可选择性电镀的特性，直接在其表面上形成第二图案化线路层170、第二导通孔195及接垫190。第二可选择性电镀环氧树脂160如图包括多个凹穴162、第一表面164以及相对于第一表面164的第二表面166。凹穴162设置在第一表面164上。第二图案化线路层170通过选择性电镀而直接设置在第一表面164上，以电性连接对应的金属柱180。
承上述，金属柱180分别设置在凹穴162内，并突出于第一表面164。接垫190通过选择性电镀而直接设置在第二表面166上，第二导通孔195直接设置在第二可选择性电镀环氧树脂170内，以电性连接接垫190至对应的金属柱180。在本实施例中，封装结构100还可包括多个焊球150，其设置在金属柱180与第三表面122之间，并电性连接第一图案化线路层130，以使第一芯片110通过焊球150而电性连接至中介板105的金属柱180。如此，封装结构100可再通过接垫190而与其它的外部电子元件(例如主机板)进行电性连接。
图4至图15是本发明的不同实施例的封装结构的剖面示意图。请先参照图4，本实施例的封装结构200a还包括第二芯片210，设置在第一可选择性电镀环氧树脂120的第三表面122上并电性连接第一图案化线路层130。具体来说，第二芯片210是通过覆晶接合的方式设置在第一可选择性电镀环氧树脂120的第三表面122上，并与位在第三表面122的第一图案化线路层130电性连接。第二芯片210可位于焊球150之间。焊球150设置在金属柱180与第三表面122之间，并电性连接第一图案化线路层130，之后，第一芯片110及第二芯片210可再例如通过焊球150而电性连接至中介板105的金属柱180上。
请参照图5，在此必须说明的是，本实施例的封装结构200b与图4的封装结构200a相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构200b与图4的封装结构200a的差异做说明。
本实施例的第二芯片210是设置在第一可选择性电镀环氧树脂120的第四表面124上。详细而言，本实施例的封装结构200b还可包括多条导线220、多个第三导通孔145以及封装胶体230。第三导通孔145如图5所示贯穿第一可选择性电镀环氧树脂120，以连通第一可选择性电镀环氧树脂120的第四表面124与位在第三表面122的第一图案化线路层130。第二芯片210以背对背的方式叠设在第一芯片110上并位于第四表面124，再通过导线220电性连接至第三导通孔145。之后，再以封装胶体230覆盖第二芯片210以及导线220。在本实施例中，封装胶体230的成分可相同于可选择性电镀环氧树脂120、160，也可为一般的封装胶体。
此外，封装结构还可在第一可选择性电镀环氧树脂120或是封装胶体230的外表面上直接电镀而形成如图5所示的屏蔽金属层240，其全面性覆盖第一可选择性电镀环氧树脂120或是封装胶体230的外表面，以作为降低电场噪声耦合及电磁屏蔽之用。在本实施例中，屏蔽金属层240还可连接至接地电极，以提供更好的电磁屏蔽效果。
请参照图6，相似于前述实施例，本实施例的封装结构200c也包括第二芯片210，且第二芯片210包括多个第二焊垫212，惟本实施例的第二芯片210是叠设在第一芯片110的主动表面112上，也就是说，第二芯片210是以面对面的方式叠设在第一芯片110上，并以其第二焊垫212电性连接第一焊垫116，且第一可选择性电镀环氧树脂120也覆盖第二芯片210。
请再接续参照图7，相似于前述实施例，本实施例的封装结构200d也包括第二芯片210，且第二芯片210也包括多个第二焊垫212，惟本实施例的第二芯片210是以其未设置第二焊垫212的背面叠设在第一芯片110的主动表面112上，也就是说，第二芯片210是以背对面的方式叠设在第一芯片110上，并通过多条导线220将第二焊垫212电性连接到至少部分的第一焊垫116，且第一可选择性电镀环氧树脂120也覆盖第二芯片210及导线220。第一导通孔140则连通其他的第一焊垫116至第三表面122，以使第一芯片110及第二芯片210能通过第一导通孔140、第一图案化线路层130及焊球150所形成的电流导通路径而例如再电性连接至中介板105的金属柱180。
当然，在本发明的一实施例中，焊球150也可不同于前述实施例所述的设置在第一可选择性电镀环氧树脂120的第三表面122，而是如图8所示的设置在第一可选择性电镀环氧树脂120的第四表面124。第一图案化线路层130则是如前所述地直接设置在第三表面122上并电性连接第一导通孔140。如此配置，封装结构200e还可如图8所示包括第三图案化线路层135以及第三导通孔145。第三图案化线路层135相同于第一图案化线路层130，也是通过选择性电镀的方法直接形成在第一可选择性电镀环氧树脂120的第四表面124上。第三导通孔145贯穿第一可选择性电镀环氧树脂120以连通第一图案化线路层130与第三图案化线路层135。焊球150则是配置在第四表面124并电性连接第三图案化线路层135。如此，中介板105的金属柱180即可通过焊球150而设置在第一可选择性电镀环氧树脂120的第四表面124上。
承上述，本实施例的封装结构200e还可包括第二芯片210以及封装胶体230。第二芯片210可设置在第三表面122上并电性连接第一图案化线路层130，而封装胶体230则覆盖第二芯片210。在本实施例中，封装胶体230的成分可相同于可选择性电镀环氧树脂120、160，也可为一般的封装胶体。如此，第一芯片110及第二芯片210即可通过第一导通孔140、第三导通孔145、第一图案化线路层130、第三图案化线路层135及焊球150所形成的电流导通路径而电性连接至中介板105的金属柱180。
当然，本实施例还可如图9所示在封装胶体230的上表面再往上堆叠第三芯片310。第三芯片310可相似于第二芯片210的配置方式，通过贯穿第一可选择性电镀环氧树脂120的导通孔250电性连接至第一图案化线路层130，并以封装胶体320覆盖第三芯片310。本实施例并不局限封装结构的堆叠层数及电性连接方式。
请参照图10，本实施例的封装结构200h可包括至少一第二芯片210(示出为两个，但不以此为限)以及第三可选择性电镀环氧树脂230。第二芯片210可设置在第三表面122上并电性连接第一图案化线路层130，而第三可选择性电镀环氧树脂230则覆盖第二芯片210。在本实施例中，第三可选择性电镀环氧树脂230的成分可相同于可选择性电镀环氧树脂120、160，以利用可选择性电镀的特性在第三可选择性电镀环氧树脂230上直接电镀形成图案化线路层或导通孔，也可为一般的封装胶体。在本实施例中，各第二芯片210可通过打线接合或是覆晶接合等方式电性连接至第一图案化线路层130，图10仅用以举例说明，而非用以限制本发明的电性连接方式。
此外，上述的多个第二芯片210也可如图11所示彼此堆叠而设置在第三表面122上，较靠近第三表面122的第二芯片210可例如通过覆晶接合电性连接至第一图案化线路层130，而较远离第三表面122的第二芯片210则可例如通过打线接合而电性连接至第一图案化线路层130。当然，图11仅用以举例说明，而非用以限制本发明的第二芯片210的电性连接方式。
请接续参照图12，在本实施例中，封装结构200j还可包括至少一第三芯片310(示出为两个，但不以此为限)，其设置在第三可选择性电镀环氧树脂230的第五表面322上。详细来说，第三可选择性电镀环氧树脂230包括第五表面322，其相对于第三可选择性电镀环氧树脂230用以覆盖第三表面122的表面，而第三芯片310即是设置在第五表面322上。此外，本实施例的封装结构200j还可包括多个第四导通孔250，其贯穿第三可选择性电镀环氧树脂230以电性连接第一图案化线路层130至第五表面322，如此，第三芯片310则可设置在第五表面322上并例如通过打线接合或是覆晶接合等方式电性连接至第四导通孔250。当然，图12仅用以举例说明，而非用以限制本发明的第三芯片310的电性连接方式。本实施例的封装结构可例如通过多个焊球150而电性连接至主机板上，当然，本发明并不以此为限。
请参照图13，不同于如图10至图12所示的实施例，本实施例的第二芯片210是设置在第四表面124上，并电性连接至第三图案化线路层135，而第三可选择性电镀环氧树脂230则覆盖第二芯片210。在本实施例中，第三可选择性电镀环氧树脂230的成分可相同于可选择性电镀环氧树脂120、160，以利用可选择性电镀的特性于第三可选择性电镀环氧树脂230上直接电镀形成图案化线路层或导通孔，也可为一般的封装胶体。在本实施例中，各第二芯片210可通过打线接合或是覆晶接合等方式电性连接至第三图案化线路层135，图13仅用以举例说明，而非用以限制本发明的电性连接方式。
请接续参照图14，在本实施例中，封装结构200l还可包括至少一第三芯片310(示出为两个，但不以此为限)，其设置在第三可选择性电镀环氧树脂230上，第三可选择性电镀环氧树脂230覆盖第二芯片210及第四表面124。详细来说，第三可选择性电镀环氧树脂230包括第五表面322，其相对于第三可选择性电镀环氧树脂230用以覆盖第四表面122的表面，而第三芯片310即是设置在第五表面322上。此外，本实施例的封装结构200l还可包括多个第四导通孔250，其贯穿第三可选择性电镀环氧树脂230以电性连接第三图案化线路层135至第五表面322，如此，第三芯片310则可设置在第五表面322上并例如通过打线接合或是覆晶接合等方式电性连接至第四导通孔250。当然，图14仅用以举例说明，而非用以限制本发明的第三芯片310的电性连接方式。之后，本实施例的封装结构可例如通过个焊球150而电性连接至一主机板上，当然，本发明并不以此为限。
请参照图15，如图13所示的封装结构还可包括至少一第三芯片310，第三芯片310可例如通过覆晶接合的方式设置在第一芯片110的主动表面112上并电性连接第一焊垫116，且第一可选择性电镀环氧树脂120也覆盖第三芯片310。当然，在本发明的其他实施例中，设置在第一芯片110的主动表面112上的第三芯片310也可例如通过打线接合的方式电性连接第一焊垫116。或者，第三芯片310的数量可为多个，并彼此堆叠在第一芯片110的主动表面112上，较靠近主动表面112的第三芯片310可例如通过覆晶接合电性连接至第一焊垫116，而较远离主动表面112的第三芯片310则可例如通过打线接合而电性连接至第一焊垫116上。图15仅用以举例说明，而非用以限制本发明的第三芯片310的电性连接方式。
图16至图18是本发明的一实施例的封装结构的制作流程的示意图。在此须说明的是，图16示出了如何将例如图8所示的第二芯片210设置在第一可选择性电镀环氧树脂120的第三表面122上的方法，其包括下列步骤：首先，可如图16所示，提供阵列封装结构，其包括多个第一芯片110、第一可选择性电镀环氧树脂120、多个第一图案化线路层130以及多个第一导通孔140。在本实施例中，第一可选择性电镀环氧树脂120覆盖第一芯片110，第一图案化线路层130则直接设置在第一可选择性电镀环氧树脂120的第三表面122上，并分别通过对应的第一导通孔140电性连接至对应的第一芯片110。而多个第二芯片210可先以未设置第二焊垫212的背面贴附在离形膜10上，各第二芯片210包括多个焊垫212、主动表面以及相对主动表面的背面，焊垫212设置在主动表面上，且各第二芯片210以其背面设置在离型膜10上。相似于图1A至图1C的实施例，任两相邻的第二芯片210之间原本具有第一间距，之后，将离型膜10由中心往周缘的方向拉伸，以延展离型膜10，使任两相邻的第二芯片210之间具有第二间距G2，此第二间距大于原本的第一间距，以便于进行后续的图案化线路层以及单体化处理。接着再通过离型膜10将第二芯片210压合在下方对应的第一可选择性电镀环氧树脂120的第三表面122上，并使第二焊垫212与第三表面122上的第一图案化线路层130电性连接。之后，移除离型膜10，并进行单体化处理，也就是沿图16中的虚线切割第一可选择性电镀环氧树脂120，以形成多个彼此独立的封装结构。
此外，相似于前述的处理步骤，在图17所示的封装结构中，封装结构200n还可包括第三芯片310，其设置在第一芯片110的主动表面112上，并通过多条导线330将第三芯片310电性连接至第一焊垫116。第一可选择性电镀环氧树脂120也覆盖此第三芯片310。相似的，在图18所示的封装结构中，封装结构200o的第三芯片310也可以面对面的方式叠设在第一芯片110的主动表面112上，也就是说第三芯片310以其焊垫电性连接第一焊垫116，而第一可选择性电镀环氧树脂120同样地覆盖此第三芯片310。
图19是本发明的一实施例的封装结构的制作流程的示意图。在本发明的一实施例中，可如图19所示，利用两个可选择性电镀环氧树脂120、320a分别模封多个芯片110、210、310、340，并利用可选择性电镀环氧树脂120、320a的可选择性电镀的特性，在可选择性电镀环氧树脂120、320a上直接电镀形成对应的导通孔及图案化线路层，以分别将芯片110、210、310、340电性导通至可选择性电镀环氧树脂120、320a的表面，以分别形成如图19所示的第一阵列封装结构以及第二阵列封装结构。详细而言，第一阵列封装结构至少包括多个第一芯片110、第一可选择性电镀环氧树脂120、多个第一图案化线路层130以及多个第一导通孔140。第二阵列封装结构至少包括多个第二芯片310、第二可选择性电镀环氧树脂320a、多个第二图案化线路层330a以及多个第二导通孔350。第二可选择性电镀环氧树脂320a覆盖第二芯片310，第二图案化线路层330a设置在第二可选择性电镀环氧树脂320a的第五表面322上，并分别通过对应的第二导通孔350电性连接至对应的第二芯片310。再将第一阵列封装结构以及第二阵列封装结构的两个可选择性电镀环氧树脂120、320压合在一起，以利用对应的导通孔140、350及图案化线路层130、330电性导通芯片110、210、310、340。之后，再沿虚线切割可选择性电镀环氧树脂120、320以形成多个独立的封装结构。
图20至图24是本发明的不同实施例的封装结构的剖面示意图。在此需说明的是，图20至图24是用以进一步举例说明图19所示的制作方法所能形成的几种封装结构。请先参照图20，本实施例的封装结构300a还包括第一芯片110及第二芯片310、第一可选择性电镀环氧树脂120、第二可选择性电镀环氧树脂320a及多个第四导通孔350。第一芯片110包括多个第一焊垫116，第一可选择性电镀环氧树脂120覆盖第一芯片110。第二芯片310包括多个第二焊垫312。第二可选择性电镀环氧树脂320a覆盖第二芯片310并包括第五表面322，其连接第一可选择性电镀环氧树脂120的第三表面122。
本实施例的第二可选择性电镀环氧树脂320a与第一可选择性电镀环氧树脂120的材料大致相同，因此，本实施例可通过第二可选择性电镀环氧树脂320a的可选择性电镀的特性而直接电镀形成第四导通孔350于第二可选择性电镀环氧树脂320a，使第四导通孔350直接设置在第二可选择性电镀环氧树脂320a上，以连通第二焊垫312至第五表面322，并电性连接至位于第三表面122的第一图案化线路层130。如此，第二芯片310通过第四导通孔350而电性连接至第一图案化线路层130，再通过第三导通孔145而电性连接至焊球150。如此，第一芯片110及第二芯片310即可通过焊球150而电性连接至中介板105的金属柱180。
请接续参照图21，在此必须说明的是，本实施例的封装结构300b与图20的封装结构300a相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构300b与图20的封装结构300a的差异做说明。在本实施例中，封装结构300b还可包括第三芯片340，其是以面对面的方式叠设在第二芯片310上，并与第二芯片310电性连接。也就是说，第三芯片340是利用覆晶接合的方式与第二芯片310形成电性连接。第二可选择性电镀环氧树脂320a也覆盖第三芯片340。如此，第三芯片340可通过第二芯片310、第四导通孔350而电性连接至第一图案化线路层130，再通过第三导通孔145而电性连接至焊球150。之后，第一芯片110、第二芯片310及第三芯片340可例如再通过焊球150而电性连接至中介板105的金属柱180上。
请接续参照图22，在此必须说明的是，本实施例的封装结构300c与图21的封装结构300b相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构300c与图21的封装结构300b的差异做说明。请参照图22，在本实施例中，封装结构300c的第三芯片340也是设置在第二芯片310上，然而，本实施例的第三芯片340是通过打线接合的方式与第二芯片310电性连接。第三可选择性电镀环氧树脂310也覆盖第三芯片340。如此，第一芯片110、第二芯片310及第三芯片340可例如再通过焊球150而电性连接至中介板105的金属柱180上。
请接续参照图23，本实施例的封装结构300d与图22的封装结构300c相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构300d与图22的封装结构300c的差异做说明。请参照图23，在本实施例中，封装结构300d的第三芯片210是设置在第一芯片110上，并通过打线接合的方式与第一芯片110电性连接，第一可选择性电镀环氧树脂120也覆盖第三芯片210。之后，第一芯片110、第二芯片310及第三芯片210可例如再通过焊球150而电性连接至中介板105的金属柱180上。
图24所示的实施例的封装结构300e与图23的封装结构300d相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构300e与图23的封装结构300d的差异做说明。请参照图24，在本实施例中，封装结构300e的第三芯片210是以面对面的方式叠设在第一芯片110上，也就是以覆晶接合的方式与第一芯片110电性连接，第一可选择性电镀环氧树脂120除了覆盖第一芯片110外，也覆盖第三芯片210。之后，第一芯片110、第二芯片310及第三芯片210可例如再通过焊球150而电性连接至中介板105的金属柱180上。
图25是本发明的一实施例的封装结构的制作流程的示意图。在本发明的一实施例中，封装结构的制作流程也可如图25所示，先将多个第一芯片110设置在离形膜10上，第一芯片110包括多个第一焊垫116、主动表面112以及相对主动表面112的背面114，第一焊垫116设置在主动表面112上。本实施例的制作流程与图1A至图1D的制作流程相似，惟本实施例的第一芯片110是以主动表面112贴附在离形膜10上。之后将离型膜10由中心往周缘的方向拉伸，以延展离型膜10，使任两相邻的芯片110之间由第一间距延展为第二间距，且第二间距大于第一间距，也就是通过拉伸及延展离型膜10来增加任两相邻的芯片110之间的距离，以方便进行后续的图案化线路层及单体化处理。之后，再以第一可选择性电镀环氧树脂120模封上述的多个第一芯片110，以使第一可选择性电镀环氧树脂120覆盖第一芯片110的背面114。之后，再利用第一可选择性电镀环氧树脂120可直接电镀的特性，直接形成图案化线路层以及多个导通孔在第一可选择性电镀环氧树脂120上。接着，再将离形膜10移除，以暴露第一焊垫116及主动表面112。之后，再进行单体化处理，也就是例如沿虚线切割第一可选择性电镀环氧树脂120，以形成多个独立的封装结构。
图26至图27是本发明的不同实施例的封装结构的剖面示意图。在此需说明的是，图26至图27为应用图25的制作方法所制作出的结构而形成的几种封装结构。请先参照图26，本实施例的封装结构400a还包括介电层410、重配置线路层420以及第二芯片310。介电层410设置在第一可选择性电镀环氧树脂120的第三表面122上并覆盖第一芯片110的第一焊垫116。本实施例的介电层410的材料可与前述的可选择性电镀环氧树脂相同，因而可利用介电层410的可选择性电镀的特性，直接在介电层410上电镀而直接形成重配置线路层420在介电层410并电性连接第一焊垫116至介电层410的外表面412。重配置线路层420可如图26所示包括导电柱以及图案化线路层，以将第一焊垫116电性连接至介电层410的外表面412。如此，即可省去现有需先设置介电层，再于介电层上激光雕刻导电孔、溅镀金属种晶层、电镀金属层、凸块下金属化层(Under-Bump Metallization，简称UBM)，再通过曝光、显影、蚀刻等处理来形成重配置线路层等繁复的处理。因此，本实施例可大幅简化处理及生产成本。
承上述，本实施例可利用第一可选择性电镀环氧树脂120可选择电镀的特性，直接在第一可选择性电镀环氧树脂120的第四表面上进行选择性电镀而形成第一图案化线路层130，使第一图案化线路层130直接设置在第一可选择性电镀环氧树脂120的第四表面124上，而第二芯片310则设置在第四表面124并电性连接至第一图案化线路层130。并且，第一导通孔140贯穿第一可选择性电镀环氧树脂120以及介电层410，以连通第一图案化线路层130与重配置线路层420。如此，第二芯片310即可通过第一图案化线路层130及第一导通孔140所形成的电流导通路径而电性连接至位于介电层410的外表面412的重配置线路层420。焊球150则配置在外表面412上并电性连接重配置线路层420。之后，第一芯片110及第二芯片310可例如再通过焊球150而电性连接至主机板或中介板105的金属柱180上。
图27所示的实施例的封装结构400b与图26的封装结构400a相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的封装结构400b与图26的封装结构400a的差异做说明。请参照图27，本实施例的第二芯片310是设置在介电层410的外表面412上，并电性连接重配置线路层420。第一图案化线路层130则配置在第一可选择性电镀环氧树脂120的第四表面124上。第一导通孔140贯穿第一可选择性电镀环氧树脂120，以连通重配置线路层420与第一图案化线路层130。焊球150则是配置在第四表面124上并电性连接第一图案化线路层130。之后，第一芯片110及第二芯片310可例如再通过焊球150而电性连接至中介板105的金属柱180上。
综上所述，本发明主要是利用可选择性电镀环氧树脂的可选择性电镀的特性，可直接在可选择性电镀环氧树脂的表面上直接电镀形成图案化线路层及导通孔等导电结构，可选择性电镀环氧树脂包含有非导电的金属复合物，以使可选择性电镀环氧树脂在选择性地接受激光照射后，可选择性地在其表面上直接电镀形成图案化线路层、导通孔或是接垫等导电结构。并且，此选择性电镀所形成的图案化线路层可位于可选择性电镀环氧树脂的表面之下，或是为了提供更大的电流通量而电镀加厚至图案化线路层的表面突出于可选择性电镀环氧树脂的表面之上。因此，可选择性电镀环氧树脂可适用于各种封装结构，以于利用其特性而于其上形成线路层。并且，据此形成的图案化线路层可符合微细线路的标准，还提供了封装结构上的连接线路的设计弹性。因此，本发明的封装结构不仅可简化处理步骤，也提供了封装结构的图案化线路层的设计弹性，且其图案化线路层还可符合微细线路的标准。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (31)

1.一种封装结构，其特征在于，包括：
第一芯片，包括复数个第一焊垫、主动表面以及相对该主动表面的背面，该些第一焊垫设置在所述主动表面上；
第一可选择性电镀环氧树脂，覆盖所述第一芯片的主动表面及其上的复数第一焊垫并包含非导电的金属复合物；
第一图案化线路层与对外电性连接的接垫，直接设置在所述第一可选择性电镀环氧树脂的表面上，所述第一可选择性电镀环氧树脂暴露所述图案化线路层的上表面，所述上表面低于所述第一可选择性电镀环氧树脂的所述表面或与所述表面共平面；以及
复数个第一导通孔，设置于所述第一可选择性电镀环氧树脂，以电性连接该些第一焊垫至所述第一图案化线路层。
2.根据权利要求1所述的封装结构，其特征在于，所述非导电的金属复合物包括钯、铬或铜复合物。
3.根据权利要求1所述的封装结构，其特征在于，所述第一可选择性电镀环氧树脂适于受激光选择性地照射，以选择性地金属化所述非导电的金属复合物。
4.根据权利要求1所述的封装结构，其特征在于，还包括中介板，所述中介板包括：
第二可选择性电镀环氧树脂，包括复数个凹穴、第一表面以及相对于所述第一表面的第二表面，该些凹穴设置在所述第一表面上，且所述第二可选择性电镀环氧树脂包含非导电的金属复合物；
第二图案化线路层，直接设置在所述第一表面上；
复数个金属柱，分别设置于该些凹穴内，并突出于所述第一表面，所述第二图案化线路层电性连接对应的金属柱，所述第一芯片电性连接该些金属柱；
复数个接垫，直接设置在所述第二表面上；以及
复数个第二导通孔，设置于所述第二可选择性电镀环氧树脂内，以电性连接该些接垫至对应的金属柱。
5.根据权利要求4所述的封装结构，其特征在于，还包括：
多个焊球，设置在该些金属柱上，所述第一芯片通过该些金属柱电性连接至所述中介板。
6.根据权利要求1所述的封装结构，其特征在于，还包括屏蔽金属层，直接全面性覆盖于所述第一可选择性电镀环氧树脂的外表面。
7.根据权利要求6所述的封装结构，其特征在于，所述屏蔽金属层连接至接地电极。
8.根据权利要求1所述的封装结构，其特征在于，所述第一可选择性电镀环氧树脂包括相对的第三表面以及第四表面并覆盖所述第一芯片的所述主动表面及该些第一焊垫，该些第一导通孔连通该些第一焊垫至所述第三表面，其中所述第一图案化线路层直接设置在所述第三表面上。
9.根据权利要求8所述的封装结构，其特征在于，还包括：
多个焊球，设置在所述第三表面上并电性连接所述第一图案化线路层。
10.根据权利要求9所述的封装结构，其特征在于，还包括：
第二芯片，设置在所述第三表面上并电性连接所述第一图案化线路层，所述第二芯片位于该些焊球之间。
11.根据权利要求8所述的封装结构，其特征在于，还包括：
复数个第三导通孔，贯穿所述第一可选择性电镀环氧树脂，以连通所述第四表面与位在所述第三表面的第一图案化线路层；
第二芯片，设置在所述第四表面上，并通过复数条导线电性连接至该些第三导通孔及其对应的第二图案化线路层；以及
封装胶体，覆盖所述第二芯片以及该些导线。
12.根据权利要求8所述的封装结构，其特征在于，还包括第二芯片，包括复数个第二焊垫，所述第二芯片设置在所述第一芯片的所述主动表面上并以该些第二焊垫电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第二芯片。
13.根据权利要求8所述的封装结构，其特征在于，还包括第二芯片，设置在所述第一芯片的所述主动表面上并通过复数条导线电性连接至少部分的该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第二芯片及该些导线，该些第一导通孔连通其他的该些第一焊垫至所述第三表面。
14.根据权利要求8所述的封装结构，其特征在于，所述第一图案化线路层直接设置在所述第三表面上并电性连接该些第一导通孔，所述封装结构还包括：
第三图案化线路层，直接设置在所述第四表面上；
复数个第三导通孔，贯穿所述第一可选择性电镀环氧树脂以连通所述第一图案化线路层与所述第三图案化线路层；以及
复数个焊球，配置于所述第四表面并电性连接所述第三图案化线路层。
15.根据权利要求14所述的封装结构，其特征在于，还包括：
至少一第二芯片，设置于所述第三表面并电性连接所述第一图案化线路层。
16.根据权利要求15所述的封装结构，其特征在于，还包括：
第三可选择性电镀环氧树脂，覆盖所述至少一第二芯片。
17.根据权利要求16所述的封装结构，其特征在于，所述第三可选择性电镀环氧树脂包括第五表面，其相对于所述第三可选择性电镀环氧树脂覆盖所述第三表面的表面，所述封装结构还包括：
复数个第四导通孔，贯穿所述第三可选择性电镀环氧树脂以电性连接所述第一图案化线路层至所述第五表面。
18.根据权利要求17所述的封装结构，其特征在于，还包括：至少一第三芯片，设置在所述第五表面上并电性连接该些第四导通孔。
19.根据权利要求14所述的封装结构，其特征在于，还包括：
至少一第二芯片，设置于所述第四表面并电性连接所述第三图案化线路层。
20.根据权利要求19所述的封装结构，其特征在于，还包括：
第三可选择性电镀环氧树脂，覆盖所述至少一第二芯片及所述第四表面。
21.根据权利要求20所述的封装结构，其特征在于，所述第三可选择性电镀环氧树脂包括第五表面，其相对于所述第三可选择性电镀环氧树脂覆盖所述第四表面的表面，所述封装结构还包括：
复数个第四导通孔，贯穿所述第三可选择性电镀环氧树脂以电性连接所述第三图案化线路层至所述第五表面。
22.根据权利要求21所述的封装结构，其特征在于，还包括：至少一第三芯片，设置在所述第五表面上并电性连接该些第四导通孔。
23.根据权利要求20所述的封装结构，其特征在于，还包括：
至少一第三芯片，设置在所述第一芯片的所述主动表面上并电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第三芯片。
24.根据权利要求14所述的封装结构，其特征在于，还包括：
第二芯片，包括复数个第二焊垫；
第三可选择性电镀环氧树脂，覆盖所述第二芯片及该些第二焊垫并包括第五表面，所述第五表面连接所述第一可选择性电镀环氧树脂的所述第三表面；以及
复数个第四导通孔，直接设置于所述第三可选择性电镀环氧树脂，以连通该些第二焊垫至所述第五表面并电性连接至所述第一图案化线路层。
25.根据权利要求24所述的封装结构，其特征在于，还包括：
第三芯片，设置在所述第二芯片上并电性连接该些第二焊垫，所述第三可选择性电镀环氧树脂覆盖所述第三芯片。
26.根据权利要求24所述的封装结构，其特征在于，还包括：
第三芯片，设置在所述第一芯片的所述主动表面上并电性连接该些第一焊垫，所述第一可选择性电镀环氧树脂覆盖所述第三芯片。
27.根据权利要求1所述的封装结构，其特征在于，所述第一可选择性电镀环氧树脂包括相对的第三表面以及第四表面并覆盖所述第一芯片的所述背面且暴露该些第一焊垫。
28.根据权利要求27所述的封装结构，其特征在于，还包括：
介电层，设置在所述第一可选择性电镀环氧树脂的第三表面上并覆盖该些第一焊垫；以及
重配置线路层，配置在所述介电层上并电性连接该些第一焊垫至所述介电层的外表面。
29.根据权利要求28所述的封装结构，其特征在于，所述介电层为可选择性电镀环氧树脂。
30.根据权利要求28所述的封装结构，其特征在于，所述第一图案化线路层直接设置在所述第一可选择性电镀环氧树脂相对于所述第三表面的第四表面上，该些第一导通孔贯穿所述第一可选择性电镀环氧树脂以及所述介电层，以连通所述第一图案化线路层与所述重配置线路层，所述封装结构还包括：
第二芯片，设置于所述第四表面并电性连接所述第一图案化线路层；以及
复数个焊球，配置在所述外表面上并电性连接所述重配置线路层。
31.根据权利要求28所述的封装结构，其特征在于，所述第一图案化线路层直接设置在所述第一可选择性电镀环氧树脂相对于所述第三表面的第四表面上，该些第一导通孔贯穿所述第一可选择性电镀环氧树脂以及所述介电层，以连通所述第一图案化线路层与所述重配置线路层，所述封装结构还包括：
第二芯片，设置于所述介电层的所述外表面并电性连接所述重配置线路层；以及
复数个焊球，配置在所述第四表面上并电性连接所述第一图案化线路层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201818529A (zh) * 2016-11-14 2018-05-16 矽品精密工業股份有限公司 電子封裝件及其製法
KR101872619B1 (ko) * 2016-11-17 2018-06-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10600679B2 (en) 2016-11-17 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
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TWI744572B (zh) * 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI221327B (en) * 2003-08-08 2004-09-21 Via Tech Inc Multi-chip package and process for forming the same
JP2005322858A (ja) * 2004-05-11 2005-11-17 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2006049569A (ja) * 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法
TWI384594B (zh) * 2008-06-05 2013-02-01 Unimicron Technology Corp 內埋式線路結構的製程
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
TWI388122B (zh) * 2009-04-20 2013-03-01 Unimicron Technology Corp 形成複合材料電路板結構的方法
TWI411075B (zh) * 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
KR101711499B1 (ko) * 2010-10-20 2017-03-13 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring

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