TW201108388A - Insulated gate field effect transistor - Google Patents

Insulated gate field effect transistor Download PDF

Info

Publication number
TW201108388A
TW201108388A TW099108560A TW99108560A TW201108388A TW 201108388 A TW201108388 A TW 201108388A TW 099108560 A TW099108560 A TW 099108560A TW 99108560 A TW99108560 A TW 99108560A TW 201108388 A TW201108388 A TW 201108388A
Authority
TW
Taiwan
Prior art keywords
region
substrate
oxide film
main surface
type
Prior art date
Application number
TW099108560A
Other languages
English (en)
Inventor
Shin Harada
Keiji Wada
Toru Hiyoshi
Original Assignee
Sumitomo Electric Industries
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries filed Critical Sumitomo Electric Industries
Publication of TW201108388A publication Critical patent/TW201108388A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

201108388 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種絕緣閘型場效電晶體，更特定而言， 本發明係關於一種可提高通道遷移率之絕緣閘型場效電晶 體。 【先前技術】 l年來為使半導體裝置之高耐壓化、低損耗化、高溫 Ο
環&下之使料成為可能，正推進採用碳切⑽)作為構 成半導體裝置之#料。碳化石夕係與自先前以來作為構成半 導體裝置之材料而廣泛使用之邦i}相比帶隙較大之寬帶 隙半導體n藉由採用碳切作為構成半導體裝置之 材料，可達成半導體裝置之高耐壓化、導通電阻之降低 等。又，採用碳化石夕作為材料之半導體裝置亦具有如下優 點，即，與採用石夕作為材料之半導體裝置相比，高溫環境 下使用時之特性之下降較小。 然而，近年來對半導體裝置要求之特性較高，例如於 MO^SFET(Metal Oxide Semiconductor Field Effect Transistor > 金乳半場效電晶體）中，即便於採用批作為材料之情形 時’亦要求進一步降低導通電阻。於此，對於導通電阻之 降低而言，有效的是提高通道遷移率。 針對此而提出有以则FET中之動作模式為儲存模式之 MOSFET之構造。藉此，可提高通道遷移率而降低導通電 阻（例如’參照日本專利㈣平1G侧51Ό號公報（專利文獻 D及日本專利特開平U_33()464號公報（專利文獻2))。 147204.doc 201108388 先前技術文獻 專利文獻 專利文獻1曰本專利特開平10-308510號公報 專利文獻2曰本專利特開平11-330464號公報 【發明内容】 發明所欲解決之問題 然而，近年來對MOSFET之特性之要求日益提高。而 且，若考慮上述要求，則存在如下問題，即，包括上述專 利文獻1及2所揭示之MOSFET在内，先前之MOSFET之通 道遷移率可說並不十分高，無法充分降低導通電阻。更具 體而言，於閘極電壓較低之情形時，上述專利文獻1及2所 揭示之儲存型MOSFET之通道遷移率較大。然而，當閘極 電壓變高時，形成通道之SiC與作為閘極氧化膜之Si02之 界面之影響變大，成為與先前之反轉型MOSFET同等之遷 移率（參照 S. Harada etal.，「Improved Channel Mobility in Normally-Off 4H-SiC MOSFETs with Buried Channel Structure」，Materials Science Forum，2002年，'\/〇15.389-393，pi 069-1072)。因此，存在閘極電壓較高時之通道遷 移率之提高不充分之問題。 因此，本發明之目的在於提供一種即便於閘極電壓較高 之情形時，亦可藉由提高通道遷移率而降低導通電阻之 MOSFET。 解決問題之技術手段 根據本發明之絕緣閘型場效電晶體即MOSFET包括基 147204.doc 201108388 板、耐壓保持層、井區域、氧化膜、第1導電型接觸區 域、通道區域及電極。基板包含礙化石夕（SiC)，且具有相對 於{0001}面之偏離角為50。以上且65。以下之主面，成為第 1導電型。财壓保持層包含Sic，且形成於基板之上述主面 - 上，成為第1導電型。井區域於耐壓保持層中與基板側之 主面即第1主面隔開而形成，且成為其導電型與第1導電型 不同之第2導電型。 〇 氧化膜形成於井區域上且包含氧化物。第1導電型接觸 區域配置於井區域與氧化膜之間，且含有較耐壓保持層更 高濃度之第1導電型之雜質，由此成為第1導電型。通道區 域以與井區域及氧化膜接觸之方式配置於井區域與氧化膜 之間’連接第1導電型接觸區域與耐壓保持層，且含有較 第1導電型接觸區域更低濃度之第丨導電型之雜f，由此成 為第1導電型。電極配置於氧化臈上。而且，於包括通道 區域與氧化膜之界面之區域中，形成有較通道區域及氧化 〇 膜氮更高濃度之高氮濃度區域。 本發明者對提高閘極電壓較高時之儲存型河081^11之通 、道遷移率之對策進行了研究。其結果，獲得以下知識見 W 解’從而想到了本發明。 亦即，通常採用SiC作為材料之儲存型M〇SFET中使用 之SiC基板，具有相對於面方位{〇〇〇1}之偏離角為8。左右 之主面。而且，於該主面上形成有耐壓保持層、井區域、 通道區域、氧化膜、電極等，從而獲得儲存型m〇sfet。 然而，於具有此種構造之儲存型M〇SFET中，基板之主面 I47204.doc 201108388 相對於面方位{0001 }之偏離角為8。左右，因此於通道區域 與氧化膜之界面附近形成有多個界面能階而妨礙電子之移 動。於低閘極電壓下界面能階之影響較小，故而可獲得較 高之通道遷移率，但於高閘極電壓下受到界面能階之影 響，通道遷移率下降。
與此相對’於本發明之MOSFET中，因採用具有相對於 面方位{0001}之偏離角為50。以上且65。以下之主面的SiC 基板’由此降低上述界面能階之形成，使高閘極電壓下之 通道遷移率提高。 進而，明確的是藉由在包括通道區域與氧化膜之界面之 區域中形成高氮濃度區域，而使高閘極電壓下之通道遷移 率提高。因此’於本發明之MOSFET中，進一步提高通道 遷移率。 如上所述，根據本發明之MOSFET，可提供一種即便於 閘極電壓較高之情形時’亦可藉由提高通道遷移率而降低 導通電阻之MOSFET。 於此’設定偏離角之下限為50。係基於如下情況：對偏 離角與決定鍺存型MOSFET之於高閘極電壓下之通道遷移 率的反轉型MOSFET之通道遷移率之關係進行研究之結果 發現，自偏離角為43.3。之（01_14)面至偏離角為51 =之 (01-13)面，隨著偏離角之增大，通道遷移率顯著增大丨及 於自上述（(H_14)面至（G1_13)面之間之偏離角之範^不名 在自然面。又，設定偏離角之上限為65。係基於如1 況：發現自偏離角為⑴。之（01·12)面至偏離角為9〇。戈 147204.doc 201108388 (01-10)面，隨著偏離角之增大，載子遷移率顯著減少；及 於自上述（01-12)面至（01-10)面之間之偏離角之範圍内不存 在自然面》 - 於上述1^081^1*，自上述通道區域與氧化膜之界面算 . 起10 nm以内之區域中的氮濃度之最大值較好的是ixio2! cm-3以上。 根據本發明者之研究結果而明白，對於提高儲存型 〇 MOSFET之於高閘極電壓下之通道遷移率而言，必需提高 反轉型MOSFET之通道遷移率，對於提高反轉型河〇317]£丁 之通道遷移率而言，重要的是自井區域與氧化膜之界面算 起10 nm以内之區域中的氮濃度之最大值。而且得知藉 由將該區域中之氮濃度之最大值設為cm_3以上，可 獲得通道遷移率之顯著提高。因此，藉由上述構成，可進 一步提向通道遷移率。 於上述MOSFET中，上述基;^之主面之偏離方位亦可為 Q <11-20>方向士 5。以下之範圍。 <11-20>方向係SiC基板之代表性之偏離方位。而且，藉 由將基板之製造步驟中之切片加工之偏差等所引起之偏離 - 方位之偏差設為±5。’可使對SiC基板上形成磊晶層等變得 容易’而可容易地實施製造MOSFET。 於上述MOSFET中，上述基板之主面之偏離方位亦可為 <01-10>方向±5。以下之範圍。 與上述<11-20>方向相同地，<〇M〇>方向係sic基板之 代表性之偏離方位。而且，藉由將基板之製造步驟中之切 147204.doc 201108388 片加工之偏差等所引起之偏離方位之偏差設為土5。，可使 對SiC基板上形成磊晶層等變得容易，而可容易地實施製 造 MOSFET。 於上述MOSFET中，基板之上述主面之面方位可設定為 相對於面方位{03-38}之偏離角為_3。以上且+5。以下。 藉此，可更進一步提南通道遷移率。於此，之所以將相 對於面方位{03-38}之偏離角設定為_3。以上且+5。以下，係 基於對通道遷移率與該偏離角之關係進行調查之結果，於 該範圍内獲得尤其高之通道遷移率之緣故。 於此，所謂「相對於面方位{03_38}之偏離角為_3。以上 且+5。以下」之狀態係指如下狀態：上述主面之法線投向 在<οοοι>方向及作為偏離方位的基準之<〇11〇>方向所展 開之平面之正射影、與{03_38}面之法線所成之角度為_3。 、上且+5以下，其付號係於上述正射影接近平行於<〇 1 _ 10>方向之情形時為正，而於上述正射影接近平行於 <0001>方向之情形時為負。 另外，上述主面之面方位更好的是實質上為{〇3_38}, 上述主面之面方位進而好的是{03_38}。於此，所謂主面 之面方位實質上為{03-38}，係指於考慮基板之加工精度 等而實質上視作面方位為{03-38}之偏離角之範圍内包含 基板之主面之面方位，作為此情形之偏離角之範圍，例如 為相對於{03-38}之偏離角為土2。之範圍。藉此，可更進一 步提两上述通道遷移率。 於上述MOSFET中’基板之上述主面相對於<〇11〇>方 147204.doc 201108388 向之（0-33-8)面之偏離角亦可為_3。以上且+5。以下。 藉由採用在{03-3 8}面中尤其在接近於c(碳）面側之面即 (0-33-8)面之面上形成半導體層及絕緣膜之構造，可大幅 提咼載子遷移率。 於此，本案中將六方晶之單晶碳化矽之（0001)面定義為 石夕面且將（0〇〇-1)面定義為碳面。又，所謂「相對於<0卜 1〇>方向之（0-33-8)面之偏離角」’係指上述主面之法線向
G 在<〇〇〇-ι>方向及作為偏離方位基準之<〇1_1〇>方向所展開 之平面之正射影、與（0_33_8)面之法線所形成之角度，其 符號於上述正射影接近平行於<〇1_1〇>方向之情形時為 正，而於上述正射影接近平行於⑼隊卜方向之情形時為 負。而且，所謂相對於上述<〇1_1〇>方向之（〇_33·8)面之偏 離^^±且+5。以下之主面’係指該主面為於碳化石夕 結晶中滿足上述條件之碳面側之面。另外，本案中（〇_33_ 8)面山包含因用以規定結晶面之軸之狀而表現不同的等價 之奴面側之面’且不包含矽面側之面。 發明之效果
如自上述說明所得知般，根據本發明之m〇sfet，可提 供一種即便於閘極電壓較高之情形時，亦可藉由提^道 遷移率而降低導通電阻之MOSFET。 I 【實施方式】 从卜，基於圖式對本發明之實施形態進行說明。另夕 於以下圖式中，對於同一或相當之部分標註相同之夂:: 號’不重複其說明。 > ’、… 147204.doc 201108388 首先，對本發明之一實施形態之MOSFET之構造進行說 明。參照圖1，本實施形態之M0SFET1包括基板丨丨、緩衝 層12、耐壓保持層13、井區域14、η型接觸區域15、p型接 觸區域1 6、通道區域1 7及閘極氧化膜1 8。 基板11包含六方晶SiC、例如4H-SiC，具有相對於面方 ' 位{0001}之偏離角為50。以上且65。以下、例如面方位為 (03-38)之主面11A’且含有η型雜質，由此導電型成為11型 (第1導電型）。又’基板11之電阻率例如為〇 〇2 ncm左右。 緩衝層12係例如藉由磊晶成長而形成於基板丨丨之主面 ❹ 11A上之厚度為〇.5 μπι左右之SiC層，且以5xl〇17 cm·3左右 之濃度含有η型雜質，由此導電型成為n型（第【導電型 耐壓保持層13包含SiC且隔著緩衝層12形成於基板丨丨之 主面11A上，且以5><1〇15 cm_3左右之濃度含有11型雜質，由 此導電型成為η型。又，耐壓保持層13之厚度例如為1〇 μιη 左右。 井區域14係於耐壓保持層13中與基板u側之主面即第i 主面13A隔開而形成一對，且含有？型雜質，由此導電型成 ◎ 為P型（第2導電型）。 閘極氧化膜18形成於井區域14上（耐壓保持層13上）且含 有作為氧化物之二氧化石夕（Si〇2)。閘極氧化膜18之厚度例 如為40 nm左右。 ' 作為第1導電型接觸區域之n型接觸區域15係於井區域14 與閘極氧化膜18之間，以與井區域14及閉極氧化膜18接觸 之方式配置有—對’且含有較耐壓保持層η更高濃度之η 147204.doc -10- 201108388 型雜質，由此導電型成為n型 觀察下包含於井區域14之方式 主面11Α垂直之上側.（閘極氧化 接觸區域15包含於井區域14。 >該11型接觸區域15係以俯視 配置。亦即’自與基板11之 膜18側）觀察之情形時，η型
作為第2導電型接觸區域之ρ型接觸區域16係與η型接觸 區域15鄰接而配置，且含有較井區域14更高濃度之ρ型雜 質，由此導電型成為Ρ型。更具體而言，Ρ型接觸區域16係 自一對η型接觸區域15中之一個η型接觸區域15觀察分別鄰 接於另一個η型接觸區域15之相反側而配置有一對。又，ρ 型接觸區域16係於井區域14與歐姆接觸電極19(下述）之 間，與井區域14及歐姆接觸電極丨9接觸而配置。 通運區域17係以與井區域14及閘極氧化膜18接觸之方式 配置於井區域14與閉極氧化膜1 8之間，連接η型接觸區域 15與耐壓保持層13。又，通道區域17含有較η型接觸區域 15更低濃度之η型雜質，由此導電型成為。若自其他觀 點進行說明，則通道區域17係以沿著閘極氧化膜18，自η 型接觸區域15延伸至與該η型接觸區域15鄰接之ρ型接觸區 域16之相反側之方式配置，連接η型接觸區域15與耐壓保 持層13。 進而’本貫施形態之MOSFET1包括閘極電極2〇、歐姆 接觸電極19、源極電極21及汲極電極22。 閘極電極20係接觸配置於閘極氧化膜18上，且自η型接 觸區域15上之區域延伸至自η型接觸區域15觀察為ρ型接觸 區域16之相反側，藉此隔著閘極氧化膜18而與通道區域ρ 147204.doc 11 201108388 對向。閘極電極20包含例如μ(鋁）或多晶矽等導電體。 歐姆接觸電極19係以自與η型接觸區域15接觸之區域延 伸至與ρ型接觸區域16接觸之區域為止之方式，配置於口型 接觸區域15及ρ型接觸區域16上。又，歐姆接觸電極^係 包含例如Ni(鍊）等藉由將至少其一部分石夕化而可於與η型接 觸區域1 5之間確保歐姆接觸之導電體。 源極電極21係接觸配置於歐姆接觸電極19上，包含例如 Α1等導電體。又，汲極電極22係接觸配置於基板u上之、 形成有耐壓保持層13之側之相反侧之主面上，且包含例如❹
Nl(鎳)等藉由將至少其一部分矽化而可於與基板η之間確 保歐姆接觸之導電體。 繼而，於包括通道區域17與閘極氧化膜18之界面之區域 中，形成有較通道區域17及閘極氧化膜18氮更高濃度之高 乳濃度區域23。 其次，對本實施形態之M〇SFET12動作進行說明。參 照圖1，於對閘極電極20施加之電壓未達閾值之狀態下， 由井區域14與閘極電極2〇夾持之通道區域17中形成有空乏 〇 層。其結果，n型接觸區域15與耐壓保持層Η之間未電性 連接’ MOSFET1成為斷開狀態。另一方面，當對閘極電 極20施加之電壓為間值以上時’閘極氧化膜18下之通道區 > °'中之二乏層小而使n型接觸區域15與财壓保持層13 ' 之間电性連接。其結果，M〇SFET1成為導通狀態，於源 極電極21與汲極電極22之間流過電流。 於此，於本實施形態之M〇SFET1*，採用具有相對於 147204.doc -12· 201108388 面方位{0001}之偏離角為50。以上且65。以下之主面之 基板11。而且，緩衝層12、耐壓保持層13及通道區域”係 錯由蟲晶成長而形成於該主面UA上。因此，降低間極氧 • 化膜18與通道區域Η之界面附近之界面能階之形成，使高 ' 雜電壓下之通道遷移率提高。另外，藉由將主面11Α之 面方位设為（0-33-8)，可進一步提高通道遷移率。 進而，藉由在包括通道區域17與閘極氧化膜18之界面之 Ο 1域中形成有兩氮滚度區域23，而進-步使高閉極電麼下 之通道遷移率提高。可認為其原因在於如下。亦即，於藉 由熱氧化等形成閘極氧化膜18之情形時，於間極氧化膜18 與通道區域17之界面附近形成有多個界面能階。而且，若 維持此狀態則會使高閘極電壓下成為問題之該界面附近之 通道遷移率與理論值相比較大幅度下降。與此相對，如上 所述於包括閘極氧化膜18與通道區域i 7之界面之區域導入 氮，由此降低上述界面能階之影響。 ◎ 、如上所述，本貫施形態之MOSFET1成為即便於閘極電 壓較高之情形時，亦可藉由提高通道遷移率而降低導通電 阻之 MOSFET。 於此，於上述本實施形態之MOSFET中，較理想的是自 區域17與閘極氧化膜18之界面算起nm以内之區域 中的氮濃度之最大值為lxl〇21 cm-3以上。藉此，可進一步
提西通道遷移率D 另外，於上述實施形態中，亦可採用主面之偏離方位為 〈Μ0〉方向士5。以下之範圍内之基板來替代主面之面方位 147204.doc -13- 201108388 為（03-3 8)之基板11。藉此’可容易地進行於siC基板上形 成磊晶層等，可容易實施製造MOSFET。 又，於上述實施形態中，基板11之主面11A之偏離方位 亦可為<01 -10>方向±5。以下之範圍。藉此，可容易地進行 於SiC基板上形成磊晶層等，可容易實施製造厘〇317£丁。 而且，藉由將基板11之主面11A之面方位相對於面方位 {03-38}之偏離角設為_3。以上且+5。以下，可更進一步提高
通道遷移率。進而’將基板11之主面11A之面方位最好的 是設為面方位{03-38}。
其次，參照圖2〜圖8，對本實施形態之MOSFET1之製造 方法進行说明。參照圖2，於本實施形態之MOSFET1之製 造方法中，首先，作為步驟（S10)而實施基板準備步驟。 於該步驟（S10)中，參照圖3準備如下基板u，即，包含例 如4H-SiC，具有相對於面方位{〇〇〇1}之偏離角為5〇。以上 且65。以下、例如面方位為（03-38)之主面11A，且含有〇型 雜質，由此導電型成為nS。另外，自進一步提高所製造 之MOSFET1之通道遷移率之觀點而言，亦可準備具有面 方位為（0-33-8)之主面iiA之基板π。 其次，參照圖2，作為步驟阳〇)而實施第旧晶成長 驟。於該步驟（S20)令，參照圖3，於步驟（sl〇)中所準備 基板11之主面11A上’藉由蟲晶成長形成有緩衝層12及 壓保持層13。蟲晶成長係可—邊採用例如_心夕炫） c#8(丙烷）之混合氣體作為原料氣體並導入n型雜質一； 實施。此日夺，首先，例如可將以5xl〇17 cm.3左右之濃度㊁ 147204.doc •14- 201108388 入有η型雜質之SiC層以0.5 μπι左右之厚度形成而設為緩衝 層12,其後將所導入之η型雜質之濃度變更為5xl〇15 cm·3 左右且將SiC層以10 μηι左右之厚度形成而設為耐壓保持層 秦 13 〇 ，其次’參照圖2 ’作為步驟（S30)而實施井區域形成步 驟。於該步驟（S30)中，參照圖3及圖4，於步驟（S20)中所 形成之耐壓保持層13中，於包含作為基板11側之主面之第 0 1主面13Α之相反側之主面即第2主面13Β之區域，藉由離 子佈植而形成有一對井區域14。 具體而s ，首先，於第2主面13Β上，藉由例如c；vd (Chemical Vapor Deposition，化學氣相沈積）形成有包含
Si〇2之氧化膜。繼而，於氧化膜上塗佈抗蝕劑後，進行曝 光及顯影，從而形成有於與所期望之井區域14之形狀相應 之區域具有開口之抗蝕膜。然後，將該抗蝕膜用作遮罩， 藉由例如RIE(Reactive Ion Etching ;反應性離子蝕刻）去除 〇 °卩分氧化膜，藉此形成有包含具有與所期望之井區域14 之形狀相應之開口圖案之氧化膜的遮罩層。其後，去除上 述抗蝕膜，並且將該遮罩層用作遮罩而離子佈植ρ型雜 * 質’從而形成有井區域14。 - 纟次，參照圖2，作為步驟(S4〇)而實施第"舌化退火步 驟。於該步驟（S40)中’參照圖4，對步驟⑽）中實施有離 子佈植之耐麼保持層13進行加熱，藉此實施使藉由上述離 子佈植而導入之雜質活化之熱處理即活化退火。活化退火 係可藉由實施於例如氩氣環境中以17〇〇t保持3〇分鐘之献 147204.doc •15· 201108388 處理而進行。 其次，參照圖2，作為步驟（S5〇)而實施第2磊晶成長步 驟於°亥步驟（S50)中，參照圖4及圖5，於耐壓保持層13 " 面丨上，藉由蟲晶成長形成有應成為通道區域 參照圖Uin型SiC層17A。磊晶成長係例如可一邊使用 與步驟（S20)相同之原料氣體並導入η型雜質一邊實施。 其次，作為步驟（S60)及（S70)而實施η型接觸區域形成步 驟及Ρ型接觸區域形成步驟。具體而言，參照圖5及圖6 , 首先，於步驟（S60)中，藉由與步驟（S3〇)相同之順序形成 有八有與所期望之n型接觸區域丨5之形狀相應之開口圖案 的遮罩層，離子佈植n型雜質，藉此形成有n型接觸區域 15。進而，於步驟（S7〇)中，去除該遮罩層，並且藉由相 同之順序形成有具有與所期望之p型接觸區域〗6之形狀相 應之開口圖案的遮罩層，離子佈植p型雜質，藉此形成有p 型接觸區域16。此時，未實施離子佈植而殘存之nssic層 17A，亦即位於由一對11型接觸區域。夾持之區域中之口型 SiC層17Α，成為通道區域I?。 其次，參照圖2，作為步驟（S8〇)而實施第2活化退火步 驟。於該步驟（S80)中，參照圖6，對步驟（S6〇)及（S7〇)中 實施有離子佈植之耐壓保持層13進行加熱，藉此實施活化 退火。活化退火係例如可與步驟（S4〇)相同地實施。 其次，參照圖2，作為步驟（S9〇)而實施閘極氧化臈形成 步驟。於該步驟（S90)中，參照圖6及圖7，將實施步驟 (S 10)〜（S80)為止而形成有包含所期望之離子佈植層之耐壓 147204.doc •16- 201108388 保持層13及通道區域17的基板u，於例如氧化氣體環境中 加熱至1200°C且保持3〇分鐘，由此進行乾式氧化。藉此， 應成為閘極氧化膜18(參照圖1)之熱氧化膜i8A係以於通道 •區域17上、η型接觸區域15上及p型接觸區域16上延伸之方 • 式形成。熱氧化膜18Α之厚度例如為40 nm左右。 其次’參照圖2，作為步驟（S100)而實施高氮濃度區域 形成步驟。於該步驟（S 1 〇〇)中，參照圖7，實施於例如一 Q 氧化氮（N0)氣體環境中加熱至1200OC且保持120分鐘之熱 處理。藉此，於包括通道區域17、n型接觸區域^及卩型接 觸區域16與熱氧化膜18Α之界面之區域中，形成有氮濃度 高於與該區域鄰接之區域之高氮濃度區域23。 其次，參知、圖2，作為步驟（；§ 11 〇)而實施惰性氣體退火 步驟。於該步驟（S110)中，實施於例如Ar(氬）等惰性氣體 環境中加熱至1200°C且保持60分鐘之熱處理。 其次，作為步驟（S120)而實施歐姆電極形成步驟。於該 〇 步驟（S120)中，參照圖7及圖8，首先，藉由光微影法，於 熱氧化膜18A上形成具有與所期望之歐姆接觸電極19之形 狀相應之開口的抗蝕膜。其次，將該抗蝕膜用作遮罩，去 . 除自上述開口露出之熱氧化膜18A、及形成於基板u之與 • 耐壓保持層13為相反側之主面上的熱氧化膜1 8A。進而， 無需去除上述抗蝕膜，便可藉由例如蒸鍍法而將鎳（Ni)膜 开> 成於熱氧化膜18A上、自熱氧化膜“A露出之n型接觸區 域15及ρ型接觸區域16上、及基板丨丨之與耐壓保持層。為 相反側之主面上。繼而，將抗蝕膜與該抗蝕膜上之Ni膜一 147204.doc 17 201108388 併去除（剝離）’藉此於應形成歐姆接觸電極19及汲極電極 22之區域形成有见膜。其後，藉由實施於例如^環境中加 熱至95〇t且保持2分鐘之熱處理，從而將见膜之至少一部 为矽化，完成歐姆接觸電極i 9及汲極電極22。另外，此時 殘存於通道區域17上及n型接觸區域15上之熱氧化膜18八成 為閘極氧化膜18。 繼而，參照圖2，作為步驟（S13〇)而實施電極形成步 驟。於該步驟（S 130)中，參照圖8及圖〗，於閘極氧化膜18 上形成有包含例如作為導電體之入卜多晶矽等之閘極電極 20，並且於歐姆接觸電極19上形成有包含例如作為導電體 之A1之源極電極21。藉由以上之步驟，完成本實施形態之 MOSFET1。 實施例 (實施例1) 以下，對本發明之實施例丨進行說明。進行確認本發明 之MOSFET之通道遷移率之提高及導通電阻之降低的實 驗。實驗順序為如下。 首先，對實驗方法進行說明。利用上述實施形態中已進 行說明之製造方法實際製作MOSFET並測定導通電阻。具 體而言，參照圖1〜圖8,首先，準備具有面方位為（〇3_38) 之主面11A且包含4H-SiC之基板ll(n型，電阻率為〇.〇2 Dcm) ’於έ亥基板上遙晶成長緩衝層12(n型，雜質濃度為 5x10 cm ’厚度為0.5 μιη)及对壓保持層13 (η型，雜質濃 度為5xl015 CnT3，厚度為1〇 μηι)。其後，藉由離子佈植形 147204.doc -18* 201108388 成井區域14後，於Ar環境中以1700°C保持30分鐘，藉此實 施活化退火。 進而，使η型SiC層17A磊晶成長後，藉由離子佈植形成^ 型接觸區域15及ρ型接觸區域16，其後於Ar環境中以 . 1700°C保持30分鐘，藉此實施活化退火。 其次，藉由實施於氧化氣體環境中以1200。(：保持3 0分鐘 之乾式氧化而形成厚度為40 nm之應成為閘極氧化膜1 8之 0 熱氧化膜18A後，於NO氣體環境中以12〇〇。(：保持12〇分 鐘’藉此形成南氮濃度區域23。繼而，進行於Ar氣體環境 中以1200°C保持60分鐘之熱處理後，形成歐姆接觸電極 19、汲極電極22、閘極電極20及源極電極21，藉此完成 MOSFETl(實施例）。於此，將單元間距（於圖1中，沿著主 面11A之方向之基板11之寬度）設為2〇 μιη，且將通道長度 (於圖1中’被夾持於閘極氧化膜18與井區域Μ之區域中之 通道區域17之沿著閘極氧化膜18之長度）設為2 μηι。 〇 又 為進行比較，準備具有相對於面方位（0001)之偏離 角為8。之主面11Α且包含4H-Sic之基板ll(n型，電阻率為 0.02 Qcm)，以下於與上述製作方法相同之條件下製作其 他MOSFETl(比較例）。 -繼而’使上述實施例及比較例之MOSFET實際進行動 作，而測定閘極電壓15 V時之導通電阻。 另一方面，製作TEG(Test Element Group，測試元件組）_ MOSFE 丁並測定通道遷移率。具體而言，參照圖9，準備 與製作上述導通電阻測定用之MOSFET時使用之面方位 147204.doc -19- 201108388 (03-38)之基板及面方位（0001)偏離角8°之基板相同的基板 31，並與上述MOSFET同時製作雜質濃度、厚度等與上述 MOSFET相同之儲存型TEG-MOSFET3。亦即，將雜質濃 度、厚度等與上述MOSFET相同且與缓衝層12對應之緩衝 層32、與耐壓保持層13對應之η型層33磊晶成長於基板31 上後，同樣形成與井區域14對應之ρ型層34。 進而，於ρ型層34上形成η型SiC層，並且實施離子佈 植，藉此同樣形成與η型接觸區域15對應之源極區域35A及 汲極區域35Β、與ρ型接觸區域16對應之ρ型接觸區域36、 及與通道區域17對應之通道區域37，進而形成與閘極氧化 膜18對應之閘極氧化膜38、與歐姆接觸電極19對應之歐姆 接觸電極39、與閘極電極20對應之閘極電極40、及與源極 電極21對應之源極電極41Α及汲極電極41Β(儲存型 MOSFET on (03-38)及儲存型 MOSFET on (0001))。於此， 參照圖9 ’將通道長度L設為100 μιη，且將通道寬度（於圖9 中，與紙面垂直之方向之通道之寬度）設為150 。 又，為進行比較，亦準備與上述面方位（〇3-3 8)之基板31 及面方位（0001)偏離角8。之基板31相同的基板31 ’製作反 轉型TEG-MOSFET。亦即，於圖9之TEG-MOSFET中，亦 製作省略通道區域37之區域且由ρ型層34填埋該區域之 TEG-MOSFET(反轉型 MOSFET on (03-38)及反轉型 MOSFET on (0001)) 0 繼而，使上述4種TEG-MOSFET進行動作而對閘極電壓 與通道遷移率之關係進行調查。 147204.doc -20- 201108388 其次，對實驗結果進行說明。將上述導通電阻之測定結 果示於表1。又，將閘極電壓與通道遷移率之關係示於圖 10。於圖10中，橫軸表示閘極電壓，縱軸表示通道遷移 ' 率。又’於圖10中，粗虛線、粗實線及細虛線分別表示與 . 使用自（0001)面偏離8。之基板之儲存型MOSFET、使用自 (0001)面偏離8。之基板之反轉型MOSFET、及使用（03-38) 面之基板之反轉型MOSFET(任一者均為本發明之範圍外之 0 比較例）相關的測定結果’細實線表示使用（03-38)面之基 板之儲存型MOSFET(本發明之實施例）之測定結果。另 外’對測定導通電阻時使用之實施例及比較例中之 MOSFET之耐壓進行測定之結果，確認出任一者均具有j 2 kV以上之足夠之耐壓。 參照圖10 ’若將使用相同之基板之M〇SFet彼此進行比 較，則儲存型係與反轉型相比提高閘極電壓時之通道遷移 率之上升較大，從而可確認出低閘極電壓下之通道遷移率 〇 優異。繼而，若將儲存型彼此進行比較，則作為比較例之 使用自（0001)面偏離8。之基板之儲存型m〇sfet之通道遷 移率係於例如閘極電麼2〇v時之通道遷移率為3〇cm2/Vs& 右與此相對’作為本發明之實施例之使用（〇3_38)面之基 .板之儲存型MOSFET之通道遷移率達到1〇〇 cm2/Vs左右。 可㈣為其原因在於：於實施例之娜则了中，採用（Ο%%) 板藉此降低通道區域與閘極氧化膜之界面附近之 界面能階之形成。 147204.doc -21 · 201108388 [表i] 基板 導通電阻(mQcm2) 比較例 4H-SiC且自（0001)偏離8度之基板 5 實施例 4H-SiC(03-38)基板 2 進而，參照表1，作為本發明之實施例之使用（03-38)面 之基板之儲存型MOSFET的導通電阻，被抑制至作為比較 例之使用自（0001)面偏離8°之基板之儲存型MOSFET之40% 為止。 根據上述實驗結果確認出，根據本發明之MOSFET，可 提供一種即便於閘極電壓較高之情形時，亦可藉由提高通 道遷移率而降低導通電阻之MOSFET。 (實施例2) 其次，對本發明之實施例2進行說明。進行調查自通道 區域與氧化膜之界面算起10 nm以内之區域中的氮濃度之 最大值（氮之峰值濃度）與反轉型MOSFET通道遷移率之關 係之實驗。實驗順序為如下。 首先，製作圖11所示之臥式之反轉型MOSFET7 1作為樣 品。更具體而言，於厚度為400 μιη之η型碳化矽基板72上 形成厚度為10 μιη之磊晶層73，且於該磊晶層73上形成厚 度為1 μιη之ρ型層74。繼而，向ρ型層74佈植作為η型雜質 之磷（Ρ)而形成η型雜質濃度為lxl02G cm·3之η +區域75、 76。將作為該η+區域75、76之間之距離之閘極長度（通道 長度Lg)設為100 μηι。又，將閘極寬度（通道寬度）設為200 μηι ° 147204.doc -22- 201108388 繼而’於藉由乾式氧化處理而形成氧化膜後，於助氣 體環境中進行加熱，藉此進行氮退火。此時，藉由改變加 熱時間而改變所導入之氮量。其後’藉由對上述氧化膜進 . 行蝕刻而將該氧化膜之形狀設為符合氧化膜77、78之形 • &，並且形成源極電極81、汲極電極82及作為間極氧化膜 之氧化膜78上之間極電極8〇。源極電極81及汲極電極&2之 材料為錄（Ni)，其厚度設為μ μιη。又，使心⑽作為 〇 閘極電極80之材料，其厚度設為1 μιη。藉由上述順序，完 成作為樣品之臥式之反轉型m〇SFET7i。又，為進行比 較，亦製作自上述順序省略氮退火之樣品。 其次’對通道遷移率之測定方法進行說明。設定源極_ ㈣間電MVds=(U V ’施加閘極電MVg而測定源極-沒 極間電流IDS(測定開極電壓依賴性）。而且，設為 gm’DS)/(svG)，並根據如下式求出通道遷移率相對於間 極電壓之最大值： 〇 通道遷移率 P=gmx(Lxd)/(WxsxVDS；) (於此，L .·閘極長度’ d :氧化膜厚度，w ··閑極寬 度’ ε :氧化膜之介電係數）。 又，對上述各樣品測定氧化膜乃與口型層74之界面附近 ' (自界面算起1〇 以内之區域）中之氮濃度於深度方向上 之分布。藉由SIMS(Sec〇ndary ion mass印啸隱々，二 次離子質譜儀）實施測定。 其夂’參照圖12對實驗結果進行說明。於圖12中，橫軸 表示各樣品中所測定之氮濃度之峰值（氣之峰值濃度），縱 147204.doc -23· 201108388 軸表示所測定之反轉型MOSFET之通道遷移率。 參照圖12，隨著自氧化臈”與卩型層74之界面算起丨〇 以内之區域中之氮之峰值濃度變高，通道遷移率變高。 於此’為較使用矽作為原材料之先前之MOSFET使導通 電阻更降低’較好的是將通道遷移率設為5〇 cm2/Vs以上。 因此，參照圖12，若考慮製造製程之偏差等，則可認為為 將反轉型MOSFET之通道遷移率設為5〇 cm2/Vs以上，較好 的是將氮之峰值濃度設為ixW2! 以上。而且，藉由如 上所述提高反轉型MOSFET之通道遷移率，可充分提高儲 存型MOSFET之於高閘極電壓下之通道遷移率。因此，為 充分提高儲存型MOSFET之於高閘極電壓下之通道遷移 率’可認為將自通道區域與氧化膜之界面算起1〇 nm以内 之區域中的氮濃度之最大值設為lxlO21 cm·3以上為佳。 (實施例3 ) 其次’對本發明之實施例3進行說明。進行調查基板之 偏離角與反轉型]^〇81；^1通道遷移率之關係之實驗。實驗 順序為如下。 首先’利用與上述實施例2中通道遷移率最高之樣品之 衣造方法相同之製造方法製作樣品。具體而言，使用主表 面之面方位相異之基板，製作4種作為比較例之樣品，且 製作3種作為本發明之實施例之樣品。亦即，準備如下： 作為比較例A ’使用具有相對於面方位（000丨）之偏離角為 8°之主表面之碳化矽基板（自（0001)偏離8。之基板）；作為 比較例B，使用基板之主表面之面方位以（〇1_15)表示之基 147204.doc -24- 201108388 板，作為比較例C，使用基板之主表面之面方位以（〇卜1 4) 表示之基板；及作為比較例D，使用具有相對於面方位 (0001)之偏離角成為70。之主表面之基板。又，作為本發明 之實施例，準備如下：作為實施例A，使用基板之主表面 • 之面方位以（〇1-13)表示之基板；作為實施例B，使用基板 之主表面之面方位以（03·38)表示之基板；及作為實施例 c，使用基板之主表面之面方位以（〇1_12)表示之基板。 0 繼而，對上述各樣品測定通道遷移率。通道遷移率之測 定方法係利用與上述實施例2之通道遷移率之測定方法相 同之方法。 其次，參照圖13對實驗結果進行說明。於此，圖13中， 橫軸表示構成各樣品之基板之主表面之相對於面方位 {0001}之偏離角度，縱軸表示反轉型M0SFET通道遷移 率〇 參照圖13得知，於與本發明之實施例對應之偏離角度 Ο (5〇。以上且65。以下）之範圍之實施例A〜C之樣品中，反轉 型MOSFET之通道遷移率之值與比較例相比有大幅度提 而。 於此，藉由如上所述提高反轉型MOSFET之通道遷移 率，可充分提高儲存型MOSFET之於高閘極電壓下之通道 遷移率。因此，為充分提高儲存型M0SFET之高閘極電壓 下之通道遷移率，可說採用具有相對於面方位{〇〇〇1丨之偏 離角為50。以上且65。以下之主面（主表面）之基板會較為有 效0 147204.doc -25- 201108388 另外，於上述實施例中，對如下情況進行了說明，即， 進行採用在矽面側之主面上形成有半導體層及絕緣膜之構 造之實驗，獲得藉由採用接近於（03-38)面之主面而提高載 子遷移率（通道遷移率）之結果。另一方面，發明者亦具有 如下知識見解，即，亦進行採用在碳面側之主面上形成有 半導體層及絕緣膜之構造之實驗，獲得藉由採用接近於（〇-33-8)面之主面而進一步提高載子遷移率（通道遷移率）。 應認為此次揭示之實施形態及實施例之所有方面為例示 而並非限制性者。本發明之範圍係藉由申請專利範圍表示 而非藉由上述說明表示，並意圖包括與申請專利範圍均等 之含義及範圍内之所有變更。 產業上之可利用性 本發明之絕緣閘型場效電晶體係可尤其有利地適用於要 求降低導通電阻之絕緣閘型場效電晶體。 【圖式簡单說明】 圖1係表示MOSFET之構造之概略剖面圖； 圖2係表示MOSFET之製造方法之概略之流程圖； 圖3係用以說明MOSFET之製造方法之概略剖面圖； 圖4係用以說明MOSFET之製造方法之概略剖面圖； 圖5係用以說明MOSFET之製造方法之概略剖面圖； 圖6係用以說明MOSFET之製造方法之概略剖面圖； 圖7係用以說明MOSFET之製造方法之概略剖面圖； 圖8係用以說明MOSFET之製造方法之概略剖面圖； 圖9係表示TEG-MOSFET之構造之概略剖面圖； 147204.doc -26- 201108388 圖係表示間極電1與通道遷移率之關係之圖； 圖11係表示用作實驗樣品之反轉型m〇sfet之構 略剖面圖； 圖丨2係表示氮之峰值濃度與反轉型M〇s通道遷移率之 係之圖；及 β 圖13係表示基板主面相對於面方位{〇〇〇1}之偏離角與反 轉型MOS通道遷移率之關係之圖。
【主要元件符號說明】 1 MOSFET 3 TEG-MOSFET 11 基板 11Α 主面 12 緩衝層 13 耐壓保持層 13Α 苐1主面 13Β 第2主面 14 井區域 15 η型接觸區域 16 Ρ型接觸區域 17 通道區域 17Α η型SiC層 18 閘極氧化膜 18Α 熱氧化膜 19 歐姆接觸電極 147204.doc •27· 201108388 20 閘極電極 21 源極電極 22 汲極電極 23 高氮濃度區域 31 基板 32 緩衝層 33 η型層 34 Ρ型層 35A 源極區域 35B >及極區域 36 Ρ型接觸區域 37 通道區域 38 閘極氧化膜 39 歐姆接觸電極 40 間極電極 41A 源極電極 41B 沒極電極 71 反轉型MOSFET 72 η型碳化矽基板 73 蠢晶層 74 Ρ型層 75、76 π區域 77 ' 78 氧化膜 80 閘極電極 147204.doc -28- 201108388 81 源極電極 82 汲極電極
147204.doc -29-

Claims (1)

  1. 201108388 七、申請專利範園： 1. 一種絕緣閘型場效電晶體（1)，其包括： 第1導電型之基板（11)，其係包含碳化石夕，且具有相對 於{0001}面之偏離角為5〇。以上且65。以下之主面（I〗 a); 上述第1導電型之耐壓保持層（13),其係包含碳化矽， 且形成於上述基板（11)之上述主面上（11A); 第2導電型之井區域（14)，其係於上述耐壓保持層（13) 中，與上述基板（11)側之主面即第i主面（丨3 A)隔開而形 成’且其導電型與上述第1導電型不同，· 氧化膜（18)，其係形成於上述井區域（14)上，且包含 氧化物； 第1導電型接觸區域（15)，其係配置於上述井區域（14) 與上述氧化膜（18)之間，且含有較上述耐壓保持層（丨3) 更高濃度之上述第1導電型之雜質； 通道區域（17)，其係以與上述井區域（14)及上述氧化 膜（18)接觸之方式配置於上述井區域（丨4)與上述氧化膜 (18)之間，連接上述第丨導電型接觸區域（15)與上述耐壓 保持層（13)，且含有較上述第丨導電型接觸區域（15)更低 濃度之上述第1導電型之雜質，由此成為上述第丨導電 型；及 電極（20)，其係配置於上述氧化膜（丨8)上；且 於包括上述通道區域（17)與上述氧化膜（丨8)之界面之 區域中，形成有較上述通道區域（17)及上述氧化膜（18) 更高氮濃度之高氮濃度區域（23)。 147204.doc 201108388 2. 如請求項1之絕緣閘型場效電晶體（1)，其中自上述通道 區域（17)與上述氧化膜（18)之界面起10 nm以内之區域中 的氮濃度之最大值為lxlO21 cm·3以上。 3. 如請求項1之絕緣閘型場效電晶體（1)，其中上述基板（11) 之上述主面（11A)之偏離方位為<ιι_2〇>方向±5。以下之範 圍。 4·如請求項1之絕緣閘型場效電晶體（1)，其中上述基板（11) 之上述主面（11A)之偏離方位為<01-1〇>方向±5。以下之範 圍。 5.如請求項4之絕緣閘型場效電晶體（1)，其中上述基板（11) 之上述主面（11A)之面方位係相對於面方位{03-38}之偏 離角為-3。以上且+5。以下。 6 _如請求項4之絕緣閘型場效電晶體（1 )，其中上述基板（11) 之上述主面（11八）係相對於<〇1-1〇>方向之（〇-3 3-8)面之偏 離角為-3。以上且+5。以下。 147204.doc
TW099108560A 2009-04-10 2010-03-23 Insulated gate field effect transistor TW201108388A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009095482 2009-04-10

Publications (1)

Publication Number Publication Date
TW201108388A true TW201108388A (en) 2011-03-01

Family

ID=42936173

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099108560A TW201108388A (en) 2009-04-10 2010-03-23 Insulated gate field effect transistor

Country Status (8)

Country Link
US (1) US8502236B2 (zh)
EP (1) EP2418683A4 (zh)
JP (1) JPWO2010116887A1 (zh)
KR (1) KR20110137280A (zh)
CN (1) CN102171832A (zh)
CA (1) CA2739576A1 (zh)
TW (1) TW201108388A (zh)
WO (1) WO2010116887A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置
JP6119100B2 (ja) * 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
JP5646570B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置及びその製造方法
CN103811546B (zh) * 2012-11-13 2016-11-23 上海华虹宏力半导体制造有限公司 带面结型场效应管的ldmos复合管
CN102969359A (zh) * 2012-12-11 2013-03-13 深港产学研基地 独立栅控制的纳米线隧穿场效应器件及其制造方法
JP6070155B2 (ja) * 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
JP2015053462A (ja) * 2013-08-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US20160056283A1 (en) * 2014-08-21 2016-02-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
CN104319292A (zh) * 2014-11-06 2015-01-28 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
DE102016205331A1 (de) * 2016-03-31 2017-10-05 Robert Bosch Gmbh Vertikaler SiC-MOSFET
CN110350035A (zh) * 2019-05-30 2019-10-18 上海功成半导体科技有限公司 SiC MOSFET功率器件及其制备方法
JP7187620B1 (ja) * 2021-07-13 2022-12-12 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3719326B2 (ja) 1998-05-15 2005-11-24 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4568930B2 (ja) 1998-10-16 2010-10-27 株式会社デンソー 炭化珪素半導体装置の製造方法
EP1215730B9 (en) * 1999-09-07 2007-08-01 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
JP4450123B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
WO2002029874A2 (en) * 2000-10-03 2002-04-11 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing n2o
JP4581270B2 (ja) 2001-03-05 2010-11-17 住友電気工業株式会社 ＳｉＣ半導体のイオン注入層及びその製造方法
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
WO2005053034A1 (ja) 2003-11-25 2005-06-09 Matsushita Electric Industrial Co., Ltd. 半導体素子
JP2005183943A (ja) 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
WO2005122273A1 (ja) 2004-06-11 2005-12-22 Matsushita Electric Industrial Co., Ltd. パワー素子

Also Published As

Publication number Publication date
WO2010116887A9 (ja) 2011-04-07
EP2418683A1 (en) 2012-02-15
US20110180814A1 (en) 2011-07-28
JPWO2010116887A1 (ja) 2012-10-18
WO2010116887A1 (ja) 2010-10-14
KR20110137280A (ko) 2011-12-22
CN102171832A (zh) 2011-08-31
CA2739576A1 (en) 2010-10-14
EP2418683A4 (en) 2013-05-15
US8502236B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
TW201108388A (en) Insulated gate field effect transistor
US7528040B2 (en) Methods of fabricating silicon carbide devices having smooth channels
US10276709B2 (en) Semiconductor device and method of manufacturing semiconductor device
TW201108414A (en) Insulated gate bipolar transistor
EP2413365A1 (en) Mosfet and method for manufacturing mosfet
TW201021206A (en) Silicon carbide semiconductor device and method for manufacturing the same
EP2927960A1 (en) Silicon carbide semiconductor device, and manufacturing method for same
WO2010038547A1 (ja) 炭化珪素半導体装置
WO2010098076A1 (ja) 蓄積型絶縁ゲート型電界効果型トランジスタ
TW201251023A (en) Semiconductor device
US20140183561A1 (en) Semiconductor device and method for manufacturing the same
JP2005166930A (ja) ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
KR20140097130A (ko) 반도체 장치 및 그 제조 방법
EP2413364A1 (en) Mosfet and method for manufacturing mosfet
KR20100123589A (ko) 반도체 장치 및 반도체 장치의 제조 방법
EP2937905B1 (en) Silicon carbide semiconductor device
JP2018206872A (ja) 半導体装置