TW200849009A - Apparatus and method for using a page buffer of a memory device as a temporary cache - Google Patents

Description

200849009 九、發明說明 本申請案主張2007年2月22曰提出申請之美國臨時 專利申請案No· 60/89 1，115及美國專利申請案N〇 12/029,634的榷益，該等申請案所揭示的整體倂入本文參 考。 【發明所屬之技術領域】 一般言之’本發明與包括有記憶體的系統有關。更明 確地說’本發明與使用記憶體做爲暫時快取記憶體的設備 及方法有關。 【先前技術】 電子設備使用記憶體裝置（諸如快閃記憶體）來儲存資 料或資訊。美國專利申請案公告No. 2006/0198202 A1 (Erez)中揭示包括有快閃控制器及複數個快閃記憶體裝置 Μ η ”之多點架構的快閃系統。快閃控制器發送資料給該等 記憶體裝置，並控制多個記憶體裝置的操作。快閃控制器 使用其內的記憶體資源（諸如靜態隨機存取記憶體（SRAM)) 來儲存要在其中央處理單元（CPU)內執行操作的碼及/或資 料。 典型上，記憶體控制器具有其自已的資料儲存器，其 供各種應用程式做資料快取。由於記憶體控制器之快取能 力的提升，增加資料儲存元件之容量可能有益於某些應用 程式。不過，增加資料儲存器的容量將導致成本增加。 -5- 200849009 【發明內容】 按照本發明的態樣，提供一用以與複數個串聯連接之 記憶體裝置通信的方法，該等記憶體裝置至少其中之一具 有暫時儲存元件，該方法包含：選擇該複數個記憶體裝置 其中的一記憶體裝置，將儲存在資料儲存器中的資料寫入 該被選擇之記憶體裝置的該暫時儲存元件內；以及在稍後 的時間，從該被選擇之記憶體裝置的該暫時儲存元件讀取 該資料。 該方法另包含將該讀取的資料存回到該資料儲存器。 在實施該寫入步驟之後，釋放該資料儲存器中儲存該資料 的空間。 有利是，該寫入的步驟包含：發送包括有定址到該被 選擇之記憶體裝置之資料的寫入命令。該被選擇之裝置回 應該寫入命令，將該資料寫入該被選擇之裝置的該暫時儲 存元件。 該讀取的步驟可包含：發送定址到該被選擇之記憶體 裝置的讀取命令，該被選擇之記憶體裝置回應該讀取命 令，從該被選擇之記憶體裝置的該暫時儲存元件讀取該資 料；以及經由該複數個記憶體裝置的最後一個記憶體裝置 接收該讀取的資料。 該方法可另包含選擇該複數個記憶體裝置其中的另一 記憶體裝置。該資料可寫入該另一被選擇之記憶體裝置的 該暫時儲存元件。稍後，該資料可包含包括第一及第二資 -6- 200849009 料部分的複數個資料部分。該等資料部分可分開地暫時儲 存及分開地讀回。 按照本發明的另一態樣，提供一與串聯連接之複數個 記憶體裝置通信的設備，該等記憶體裝置每一個具有一暫 時儲存元件，該設備包含處理器，用以選擇該複數個記億 體裝置其中的一記憶體裝置，將資料寫入該被選擇之記億 體裝置的該暫時儲存元件內；以及在稍後的時間，從該被 選擇之記憶體裝置的該暫時儲存元件讀回該資料。 按照本發明的另一態樣，提供一系統包含：串聯連接 之複數個記憶體裝置，該等記憶體裝置每一個具有一暫時 儲存元件及記憶體格；以及用以與該複數個記憶體裝置通 信的設備。該裝置包含處理器，用以選擇該複數個記憶體 裝置其中的一記憶體裝置，將資料寫入該被選擇之記憶體 裝置的該暫時儲存元件內；以及在稍後的時間，從該被選 擇之記憶體裝置的該暫時儲存元件讀回該資料。 按照本發明的實施例，提供一使用記憶體裝置的頁緩 衝器做爲資料之暫時快取記憶體的設備。記憶體控制器將 資料寫入該頁緩衝器，並於稍後讀出該資料，而不將該資 料程式化到該記憶體裝置的記憶體格內。此允許該記憶體 控制器能夠使用頁緩衝器做爲暫時快取記憶體，以使該資 料不必佔據記憶體控制器之本地資料儲存元件內的空間。 因此，該記憶體控制器可將其自已之儲存元件內的空間用 於其它操作。 熟悉一般技術之人士在配合附圖閱讀了以下對本發明 200849009 之特定實施例的描述之後’將可明瞭本發明的其它態樣及 特徵。 【實施方式】 在以下對本發明之樣本實施例的詳細描述中，將參考 構成實施例之一部分的附圖，且其中藉由說明可實用本發 明的特定樣本實施例來顯示。所描述之這些實施例的細節 係足以使熟悉此方面技術之人士來實施本發明，且須瞭 解，於不偏離本發明範圍下，本發明也可使用其它的實施 例，且邏輯、機械、電氣等方面都可做改變。因此，以下 的詳細描述並無限制之意，且本發明的範圍係由所附申請 專利範圍來界定。 圖1顯示按照本發明之實施例的系統。現參考圖1， 該系統包括記憶體控制器11 〇及串聯連接之複數個（M)記 憶體裝置 120-1，120-2，120-3，…，及 120-M的串聯互 連，Μ爲大於1的整數。記憶體控制器1 1 〇與記憶體裝置 經由具有資料寬度η的鏈結互連，其中η爲大於或等於1 的整數。在η爲1的情況中，該串聯互連係爲串聯鏈結， 且在η大於1的情況中，該互連鏈結係爲並聯鏈結。記憶 體控制器1 1 0連接到串聯互連的第一個記憶體裝置1 ιοί 。 最後一 個記憶 體裝置 1 20-Μ也連接到記憶體控制器 110，因此，串聯互連的第一、第二、第三、…、第Μ個 記憶體裝置120-1，120-2，120-3，…，及120-Μ連同記憶體 控制器1 1 0構成一環形連接結構。在說明的例中，記憶體 -8- 200849009 裝置120-1至120-M爲快閃記憶體。後續的例子也都特定 於快閃記億體。不過，須瞭解，本發明的這些實施例也適 用於其它類型的非揮發性記憶體裝置。 在圖1所示的特例中，每一個串聯連接的記憶體裝置 120-1至120-M爲快閃記憶體裝置，諸如，例如NAND快 閃裝置。快閃記憶體裝置具有用於暫時儲存關於資料之資 訊的頁緩衝器。所儲存的資訊按照頁規劃寫入到裝置的快 閃記憶體格中。一旦被規劃，由於被規劃之記憶格的確認 處理，儲存在頁緩衝器中的資訊被毀壞。 記憶體控制器1 1 0具有資料儲存器1 1 2及處理器 1 1 4。資料儲存器1 1 2儲存各種資料，其包括關於操作指 令的資訊、位址、及要被處理及要被儲存到串聯連接之記 憶體裝置中的記憶體資料。關於操作指令的資訊被用來控 制串聯連接的記憶體裝置。資料儲存器1 1 2例如是靜態隨 機存取記憶體（SRAM)，或任何類型的內嵌式記憶體。更 一般來說，任何適合的資料儲存器都可實施。處理器1 1 4 實施資料處理的操作，及存取儲存在資料儲存器1 1 2內之 資料之記憶體裝置的控制。 操作中，記憶體控制器110發送一命令輸入（CI)信號 SC1給第一個裝置120-1，並接收來自串聯互連之最後一個 裝置120-M的命令輸出（CO)信號SC(M+1)。此外，記憶體 控制器110提供命令選通輸入（CSI)信號Sesl及資料選通 輸入（DSI)信號SDS1給第一個裝置120-1，並以共同時脈 源的方式提供時脈信號CK給所有的裝置120-1至120- 200849009 Μ。 記憶體控制器1 1 〇具有複數個連接：用於發送CI信 號 SC1的命令信號輸出連接CIO ;用於接收CO信號 SC(M+1)的命令信號輸入連接COI;用於發送CSI信號Scsi 的輸入選通連接CSIO;用於發送DSI信號SDS1的輸出選 通連接DSIO ;以及用於提供時脈信號CK的時脈輸出連 接 CKO。 記憶體裝置120-1，120-2，120-3，…，及120-M分別具 有頁緩衝器122-1，122-2，122-3，…，及122-M，及快閃記 憶體格124-1，124-2，124-3，…，及124-M。每一個記憶體 裝置120-1至120-M具有用於接收來自前一個裝置的CI 信號SCl(i = l至M)的命令信號輸入連接CI;用於提供CI 信號Sc〇 + 1)給後續裝置的信號輸出連接CO ;用於接收來 自前一個裝置之CSI信號Scsi的輸入選通輸入連接CSI; 用於發送輸出CSI信號Scs(i + 1)給後續裝置的輸入選通輸 出連接CS0;用於接收來自前一個裝置之DSI信號SDSi 的輸出選通輸入連接DSI;以及用於發送輸出DSI信號 SDS(i + 1)給後續裝置的輸出選通輸出連接DS0。 每一個記憶體裝置120-1至120-M都具有一獨有的裝 置位址（DA)，其爲硬接線或預指定，以便在正常操作中， 一次可選擇或指定一個裝置。2006年7月31日提出申請 之美國專利申請案No. 11/594,564，名稱爲"Daisy Chain Cascading Devices”提供其架構係以串聯連接各裝置爲特 徵的詳細例，該揭示的整體倂入本文參考。以串聯連接各 -10- 200849009 裝置爲特徵的另一詳細例提供於2006年12月6日提出申 請之美國專利申請案No· 60/868,773，名稱爲"System and Method of Operating Memory Devices of Varying Type”， 該揭示的整體倂入本文參考。在以串聯連接的複數個記憶 體裝置中分配裝置位址的例子有2006年3月28日提出申 請之美國專利申請案No· 6 0/787,710; 2006年9月15曰 提出申請之美國專利申請案No· 1 1 /52 1,734 ; 2006年5月 23日提出申請之美國專利申請案No. 60/802,645 ;及 2007年5月18日提出申請之美國專利申請案No. 1 1 /75 0,649，該等揭示的整體倂入本文參考。 在正常操作中，記億體控制器1 1 0發送包含命令的 CI信號SC1。命令包括裝置位址（DA)及代表操作指令的操 作碼（在後文中稱爲OP碼）。某些命令另外包括位址資 訊，且某些命令還另外包括資料。每一個〇P碼與各自的 操作相關。在本文中’每一個命令也以其具有的類型稱 之，亦即與該命令中所包含的OP碼相關。例如，包含讀 取OP碼命令稱爲’’讀取命令’’。每一個記憶體裝置120-1 至120-M經由其各自的CI接收命令，在某裝置爲與記億 體控制器直接連接之記憶體裝置的情況中（在說明例中爲 裝置1 20-1 )，則直接從記憶體控制器接收，其它的裝置則 從與其毗鄰的前一個記憶體裝置接收。每一個記憶體裝置 120_1至120-M使用其各自的CO來轉發命令，在某裝置 之輸出連接到記憶體控制器的情況中（在說明例中爲裝置 1 20-M)，命令被轉發到記憶體控制器1 1 〇，或轉發至毗鄰 -11 - 200849009 於其後的裝置。被定址到某特定快閃記憶體裝置之包含寫 〇p碼的命令，致使資料寫入該裝置的頁緩衝器，並接著 從該頁緩衝器轉移到該記憶體裝置的快閃記憶格。被定址 到某特定快閃記憶體裝置之包含讀〇p碼的命令，致使資 料從該記憶體裝置的快閃記憶格讀取到該記憶體裝置的頁 緩衝器，並接著被轉移出該頁緩衝器。 記憶體控制器1 1 〇使用記憶體裝置的頁緩衝器做爲資 料的暫時快取記憶體。例如，當被選擇的記憶體裝置目前 無法用於頁規劃或頁讀取操作時，記憶體控制器1 1 0使用 被選擇之記憶體裝置的頁緩衝器做爲資料的暫時快取記憶 體。須注意，被選擇的記憶體裝置可以是120-1至120-M 任何一個記憶體裝置，且是由記億體控制器1 1 〇選擇。由 方令資料係儲存在被選擇之記憶體裝置的頁緩衝器中，因 & ’記憶體控制器1 1 0不需要將資料本地儲存在記億體控 制器1 1 0的資料儲存器1 1 2內。此允許記憶體控制器1 1 〇 釋放其資料儲存器1 1 2內的空間，以做爲儲存資料以外的 用途。記憶體控制器1 1 0可於稍後從被選擇之記憶體裝虞 的該頁緩衝器（暫時快取記憶體）讀回該資料，而不將該資 料規劃到被選擇之記憶體裝置的記憶格中。按此方式，被 選擇之記憶體裝置的頁緩衝器的存取，與規劃操作無關。 須注意’該資料可能與任何適用的應用程式相關，且該資 料在其中需要被保持。 爲使頁緩衝器能當做暫時快取記憶體操作，使用3個 模組式”記憶體存取命令。第一個稱爲，，叢發資料載入，，命 -12- 200849009 令，其包含叢發資料載入OP碼。此致使資料被寫入記憶 體裝置的頁緩衝器，但此命令無法單獨致使資料轉移到記 憶體裝置的快閃記憶格。在以下的例中，4Xh及5Xh用於 此目的’但更一般來說，該命令結構基於特定的實施來定 義。第二個命令稱爲”叢發資料讀取”命令，其包含叢發資 料讀取0P碼。此致使從頁緩衝器直接讀取資料，而不先 從快閃記憶格讀取。在以下的例中，2Xh用於此目的，但 更一般來說，該命令結構基於特定的實施來定義。第三個 命令稱爲”頁規劃”命令，且包含頁規劃0P碼。此致使先 前儲存在頁緩衝器中的資料被寫入到快閃記憶格內，在以 確認爲目的的處理中，該頁緩衝器的內容被銷毀。在以下 的例中，6 Xh用於此目的，但更一般來說，該命令結構基 於特定的實施來定義。 在該等實施例中使用有彈性的模組式命令結構。詳細 說明一命令格式例。 表1 DA OP Code RA CA DATA 1位元組 1位元組 3位元組 2位元組 1-2112位元組 在表1中，DA係裝置位址；0P碼係操作碼；RA係 列位址；CA係行位址；及DATA係寫資料。與0P碼相 關的命令例爲”叢發資料載入’’命令及”叢發資料讀取”命 令。其情況有：（i)列位址或行位址；（ii)既非列位址亦非 行位址；（iii)無資料。 200849009 以上所參考之命令結構的特例提供於共同讓予及共同 待審之2007年8月17日提出申請之美國專利申請案No· 11/840，692，及2007年3月2曰提出申I靑之美國臨時專 利申請案No. 60/8 92,705 ’該等申請案所揭示的整體倂入 本文參考。該等申請案揭示不同的命令結構，用以區別涉 及較長處理時間的核心存取操作’及涉及較短存取時間的 頁緩衝器存取操作。稍後將參考圖1 3至2 1描述模組式命 令結構的進一步細節。 圖2顯示圖1中所示串聯連接之記憶體裝置的其中之 一。參考圖2，本記憶體裝置1 2 0 - i具有用做爲暫時快取 記憶體的頁緩衝器1 22-i，供頁讀取或其它使用快取功能 的操作。記憶體裝置1 20-i可以是串聯連接之記憶體裝置 中的任何一個。記憶體裝置120-i包括頁緩衝器122_i、 快閃記憶格124-i及裝置控制器126-i。頁緩衝器122-i可 用做爲暫時快取記憶體及規劃到快閃記憶體格1 24-i的正 常功能。裝置控制器126-i包括任何有助於命令之處理的 適當電路。須瞭解，裝置控制器126-i可包括用於處理命 令的電路。 在正常操作中，記憶體控制器1 1 0可傳輸資料給頁緩 衝器122-i，而不受限於頁規劃。資料藉由叢發資料載入 命令寫入到頁緩衝器122-i，如133所示，且於稍後的時 間，藉由叢發資料讀取命令讀取，如1 3 4所示。須注意， 當實施暫時快取記憶體操作時，不實施頁規劃。因此，頁 緩衝器1 2 2 - i可被較快速地存取。按此方式，頁緩衝器 -14 - 200849009 1 2 2 -1可被用做爲資料及/或指令的暫時快取記憶體。 裝置控制器126-i實施裝置位址匹配決定及資料處 理。因此’在”寫入，，的操作中，裝置控制器126-丨決定一 裝置位址匹配，並在裝置位址匹配的情況下，將輸入命令 的資料載入到頁緩衝器122-i。如果該裝置位址不匹配， 則裝置控制器1 26-i將該輸入命令轉發給下一個記憶體裝 置120-(i + l)。此外，在，，讀回”的操作中，裝置控制器 126-i決定一裝置位址匹配，從頁緩衝器122_丨讀取該資 料，並將讀取的資料轉移到下一個記憶體裝置丨2〇-(i + Ι) °如果無裝置位址匹配，則裝置控制器l26_i將該輸 入命令轉發到下一個記憶體裝置12〇。被讀取的資 料被傳播通過其餘以串聯連接的記憶體裝置，並回到記憶 體控制器1 1 0。 現將參考圖3 A描述頁緩衝器之暫時快取記憶體功能 的特定例’其用於串聯連接裝置的架構。圖3 A顯示圖1 的系統’其強調用於資料的暫時快取記憶體。圖3 b說明 圖3 A中所示的資料轉移。 現參考圖3 A及3 B，記憶體控制器丨丨〇與記憶體裝置 120-1，120-2，120-3，…，及120-15連接成一環形結構。由 記憶體控制器1 1 0所發送的信號，傳播通過以串聯連接的 裝置，且被傳播的信號，從最後一個裝置饋入到記憶體控 制器1 1 〇。在圖3 A所示的特例中，以4個位元編號方案 所定址之記憶體裝置的數量Μ爲15(==24-1)。或者，該系 統可包括任何數量以串聯連接且相應地分配有適當DA的 -15- 200849009 記憶體裝置。參考圖3A，記憶體裝置的裝置120-1，12〇_2, 120-3，…，及 120-15 的位址 DA 分別爲，0000’，，〇〇〇1，， 10’，··.，及’1 110’。該等DA係以4位元的二進位制 數字或値來分配。 每一個記憶體裝置包括一裝置位址匹配決定器 (DAMD)，用以決定包含在輸入命令中的裝置位址DA，與 分配給該裝置的裝置位址是否匹配。分配給每一個裝置的 位址，都保存在該裝置的暫存器（未顯示）中。在圖3A及 後續的圖中，以顯示裝置位址匹配決定器來代替各個記憶 體裝置中的裝置控制器。裝置位址匹配決定器係構成圖2 中所示每一個記憶體裝置之裝置控制器之電路的一部分。 如圖3A所示，記憶體裝置120-1，120-2，120-3，···，及 120-M分別具有裝置位址匹配決定器128-1，128-2，128-3，· · ·，及 1 2 8 -1 5 〇 圖3 A之系統中所用的資料轉移信號例，用以實現圖 4所示暫時快取記憶體的功能。在圖3 A所示的系統中， 假設記憶體裝置120-3的頁緩衝器122-3可用做爲暫時快 取記憶體。 圖4顯示圖3 A所示系統中用於資料轉移的時序圖 例。參考圖3 A及4，使用裝置位址DA，將從記憶體控制 器1 1 〇之資料儲存元件所發送出的每一個命令，定址到 (或指定）特定的記憶體裝置。在此特定的例子中，第三個 記憶體裝置1 20-3被指定及被選擇。記憶體控制器1 1 0傳 送一*命令，該命令爲包含弟二個日5憶體裝置120-3之 -16- 200849009 DA(，00 10，）連同位址資訊與資料的叢發資料載入命令。此 爲沿著串聯連接之裝置的傳送’且每一個裝置將識別出被 定址到其本身的命令。每一個第一及第二記憶體裝置 120-1及120-2未被選擇。該命令被第三個記憶體裝置 120-3處理，且該命令中的資料被儲存到記憶體裝置120-3的頁緩衝器122-3中。在本例中，資料係經由”叢發資料 載入” OP碼傳送。無附加的命令宣告’在兩個”叢發資料 載入”命令之後，頁緩衝器122-3保持該資料。在將該資 料傳送到指定的裝置120_3之後，記億體控制器110可切 換資料儲存器1 1 2的內容’以便開始新的操作’諸如另一 次的頁規劃或頁讀取。 在轉移到記億體裝置之頁緩衝器的實施中’記憶體控 制器110提供命令選通輸入（CSI)信號ScS1及命令輸入（CI) 信號S c i。C S I信號與CI信號被傳播通過串聯連接的裝 置。被傳播的C S I信號與C I信號分別以S c s i及S c i來顯 示。 爲寫入第三個記億體裝置120-3的頁緩衝器122-3， CI信號Sci包含第三個裝置的DA(0010)、以OP碼表示的 操作指令（”叢發資料載入π)、行位址CA、及要被寫入的 資料。當CSI信號SCS3被宣告以致能第三個記憶體裝置 1 2 0 - 3的輸入（即c I信號S c 3)時，裝置位址匹配決定器 12 8-3決定該裝置位址匹配。因此’第三個記憶體裝置 1 2 0-3爲被選擇的指定裝置。須注意’轉移到第三個記憶 體裝置1 20-3的資料，包括被定址到第三個記憶體裝置 200849009 120-3的第三個”叢發資料載入”〇P碼，在本例中，其具有 ’’ 0 0 1 0 ”的位址。在本特例中，在第三個裝置的C S I信號被 宣告期間，該資料被從記憶體控制器1 1 0的資料儲存器 1 12轉移到被指定之裝置120-3的頁緩衝器122-3中，如 圖3Α中23 2所指示。 爲另一個被指定的記憶體裝置也實施類似的轉移。在 另一實施中，發出單一個命令用以將相同的資料寫入一個 以上的記憶體裝置。藉由命令或其它方法指定適當的裝 置，可以選擇多個或所有的裝置。在此例中，在爲其它裝 置宣告CSI信號SCSI期間，該資料被從記憶體控制器1 1〇 的資料儲存器1 1 2轉移到被指定之裝置的頁緩衝器。 圖5顯示圖3 A之系統，在資料轉移後，具有可存取 的裝置。在說明的例中，假設被指定之記憶體裝置120-3 的頁緩衝器1 2 2 - 3被用做爲資料的暫時快取記憶體，且因 此無法被存取。其它的記憶體裝置1 2 0 - 1，1 2 0 - 2及1 2 0 - 4 至120-15可考慮爲可存取的裝置，因爲無需要被保持的 資料儲存在頁緩衝器122-1，122-2及122-4 - 122-15中。 雖然對核心記憶體的使用來說，記憶體裝置丨2〇-3無法被 存取，但用於其它目的，其可被存取。例如，在諸如”讀 取狀態暫存器”及”寫入組態暫存器”之暫存器讀及寫操作 的情況中’記憶體裝置1 2〇_3可被存取。在任何時間都可 改變暫時快取記憶體1 22-3的內容，視記憶體控制器1 1 〇 而定’或部分或全部修改。如果不再需要暫時快取記憶體 122-3，則其可用做爲頁緩衝器，就像其它的頁緩衝器。 -18- 200849009 憶體控制器1 1 0的責任是記得那一個頁緩衝器被用做爲暫 日寸快取ι5憶體記。在須要從其中一個無法存取的記憶體裝 置讀取或寫入資料的情況中，可將無法存取之裝置之頁緩 衝器的內容，移動到目前不需要存取的另一個裝置。 圖6顯示圖3Α之系統實施從暫時快取記憶體122-3 恢復資料（讀回）。資料的恢復包括由3 3 3，3 3 4，3 3 6，337 及3 3 8所指示的路徑。在本例中，該資料係從位址爲 ’’0010”之第三個記憶體裝置120_3的暫時快取記憶體122-3讀到記憶體控制器丨〗〇的資料儲存器丨i 2。該資料可使 用”叢發資料讀取” 〇 P碼讀出。接著，此資料可選擇性地 寫入另一頁緩衝器。 圖7顯示從圖6所示系統中之第三個記憶體裝置的暫 時快取記憶體122-3恢復資料的發信例。CSI信號Scsi與 DSI信號SdSI _同CI信號Sci被從記憶體控制器110發 送出。csi 號、DSI信號、與CI信號被傳播通過以串聯 連接的裝置。被傳播的CSI信號、DSI信號、與CI信號 分別以scsi、sDSi、與Sci來顯示。如此，讀取的請求藉 由宣告031丨§號Scsi而被傳送，同時，CI信號SCi攜帶 命令。該命令通過第一及第二個記憶體裝置120-1及120-2而到達被該_取請求所定址的第三個記憶體裝置1 20-3 °記憶體裝置12〇-3回應該讀取請求及輸入CS信號SCS3 與DS信號SDS3的宣告，從暫時快取記憶體122-3提供資 料做爲輸出C 1信號S c 3。該資料沿著資料路徑3 3 3，3 3 4， 3 3 6，3 3 7及3 3 8傳播到記憶體控制器1 1 0的資料儲存器 19- 200849009 112。記憶體控制器110藉由來自最後一個裝置裝置12〇-15輸出CI信號Sci6接收所讀取的資料。 圖8顯示使用圖3a之系統中之頁緩衝器做爲暫時快 取記憶體的方法。此方法可在記憶體控制器中實施，例 如’藉由圖3A所示的記億體控制器1 1 0來實施。參考圖 3A及8 ’記憶體控制器丨1〇發出具有資料的”叢發資料載 入” OP .碼’連同用於指定記憶體裝置的裝置位址（步驟9_ 1)。按照該裝置位址DA，第三個裝置120-3被指定及選 擇。該資料被儲存到所選擇之記憶體裝置1 20-3的頁緩衝 器122-3中（步驟9_2)。稍後，當儲存在暫時快取記憶體 中的資料需要被讀回時，記憶體控制器1 1 〇發出讀取命 令。包含用於”叢發資料讀取”之 OP碼的命令連同 DA(”0010”）一起被送出。在裝置位址匹配決定之時，記憶 體裝置120-3處理該命令，且該資料被讀取（步驟9-3)， 1被讀取的資料經由剩餘的記憶體裝置被送回記憶體控制 器no。 圖9 A顯示圖3 A的系統，其中，爲暫時快取記憶體 的資料實施兩次資料轉移。在此特例中，相同的資料被暫 時儲存在兩個記憶體裝置的頁緩衝器中。圖1 〇顯示圖9 A 所示系統中之資料轉移的時序。圖1 1顯示使用圖9A中 所示頁緩衝器的方法例。圖9B說明圖9A中所示的資料 轉移。 現請參考圖3 A、9A、9B及1〇-1 1，記憶體控制器 1 10發出具有資料的”叢發資料載入"OP碼，連同用於指定 -20- 200849009 記億體裝置的裝置位址D A (〇 〇 〇 〇)(步驟1 9 _〗）。按照該裝 置位址DA，第一個裝置120-1被指定及被選擇。該資料 被儲存到所選擇之記憶體裝置1 2 0 -1的頁緩衝器1 2 2 -1中 (步驟1 9 - 2)。接者’ gg憶體控制器1 1 〇決定是否還需要更 多的快取記憶體（步驟1 9 - 3 )。在此情況中，需要另一個快 取記億體（步驟1 9-3爲是），記憶體控制器1 1 〇再次發出 具有資料的”叢發資料載入’’ 0 P碼，連同用於指定記憶體 裝置的裝置位址DA (0010)(步驟ι9-1}。按照該裝置位址 DA，第三個裝置120-3被指定及被選擇。該資料被儲存 到所選擇之記憶體裝置1 2 0 - 3的頁緩衝器1 2 2 _ 3中（步驟 19-2)。不再需要更多的快取記憶體（步驟19_3爲否），且 資料的暫時儲存結束。 稍後，當需要讀回儲存在任何一個暫時快取記憶體中 的資料時，記憶體控制器1 1 0發送讀取命令。該命令包含 用於”叢發資料讀取”的OP碼，連同用於指定暫時快取記 憶體的裝置位址一起被發出。例如，暫時儲存在第一個記 憶體裝置120-1之頁緩衝器122-1中的資料要被讀回。在 此情況’裝置位址DA(n 0000”）與讀取〇P碼一起被記憶體 控制器1 1 〇發送。在裝置位址匹配決定時，記憶體裝置 120-1處理該命令並讀取該資料，且被讀取的資料通過剩 餘的記憶體裝置被送回記憶體控制器11〇(步驟19-4)。如 果從一個頁緩衝器所讀回之暫時儲存的資料已足夠，即不 需要再讀取（步驟1 9 - 5爲否），且讀回的操作結束。不 過，無論何理由，若需要另一次的資料讀回（步驟1 9 · 5爲 -21 - 200849009 是），則記憶體控制器1 10發送包含裝置位址DA(’’0 0 10”） 及用於”叢發資料讀取”的OP碼。暫時儲存在第三個記憶 體裝置1 2 0 - 3之頁緩衝器1 2 2 - 3中的資料被讀回（步驟1 9 -4)。如果第二次讀回之暫時儲存在該頁緩衝器中的資料已 足夠，則不再需要存取（步驟1 9 - 5爲否），且讀回操作結 束。 須瞭解，來自記憶體控制器11 〇之資料儲存器11 2的 資料，可暫時儲存在多於兩個暫時快取記憶體中。且可從 任何一個暫時快取記憶體讀回該資料。 或者，也可將兩或多個不同的資料載入到兩或多個暫 時快取記憶體中。 圖1 2 A顯示圖3A之系統，其中爲暫時快取記憶體實 施3次資料轉移。圖12B顯示圖12A中所示的資料轉 移。圖1 2 C顯示圖1 2 A中所示系統中資料轉移所用的時 序。 現請參考圖1 1、12A、12B及12C，記憶體控制器 110之資料儲存器112中所儲存的資料（例如10K位元 組），係由資料1(4K位元組）、資料2(4K位元組）、及資 料3 (2Κ位元組）所構成。每一個頁緩衝器的容量，都小於 要被暫時快取的資料（即1 0Κ位元組）。因此，一個頁緩衝 器不夠做爲該資料的暫時快取記憶體。 資料1、2及3依序地儲存到3個暫時快取記憶體 中。記億體控制器110發出包含有裝置位址DA(0 0 0 0)、” 叢發資料載入”OP碼及資料1的命令（步驟19-1)。按照該 -22- 200849009 裝置位址DA，第一個裝置120-1被指定及被選擇。資料 1被儲存到被選擇之記憶體裝置120-1的頁緩衝器122-1 中（步驟19-2)。接著，記憶體控制器1 10決定是否需要更 多的快取記憶體（步驟1 9-3)。在此情況，需要另一個快取 記憶體（在步驟1 9 - 3爲是），記憶體控制器1 1 〇發出包含 裝置位址DA(000 1 )、”叢發資料載入’’OP碼及資料2的命 令（步驟19-1)。按照該裝置位址DA，第二個裝置120-2 被指定及被選擇。資料2被儲存到被選擇之記憶體裝置 120-2的頁緩衝器122-2中（步驟19-2)。再次，記憶體控 制器110發出包含裝置位址DA(0010)、”叢發資料載入 ”〇P碼及資料3的命令（步驟19-1)。不再需要快取記憶體 (在步驟19-3爲否），且暫時儲存結束。 在資料恢復操作中，被暫時儲存在頁緩衝器122-1、 122-2、及122-3中的資料1、2、及3被依序地讀取，並 回到記憶體控制器1 1 0的資料儲存器1 1 2。 記憶體控制器110發送包含裝置位址DA(0000)及用 於”叢發資料讀取”之OP碼的命令。在裝置位址匹配決定 時，第一個記憶體裝置120-1處理該命令，且暫時儲存在 第一個記憶體裝置120-1之頁緩衝器122-1中的資料1被 讀取，且被讀取的資料經由剩餘的記憶體裝置被送回到記 憶體控制器11〇(步驟19-4)。需要更多的讀回時（步驟19_ 5爲是），步驟1 9-4被重複。因此，記憶體控制器1 1 0發 送包含有裝置位址DA(000 1 )及用於”叢發資料讀取”之OP 碼的命令。裝置位址匹配決定時，第二個記憶體裝置 -23- 200849009 120-2處理該命令，且暫時儲存在第二個記憶體裝置120-2之頁緩衝器122-2中的資料2被讀取，且被讀取的資料 經由剩餘的記憶體裝置被送回到記憶體控制器1 1 0(步驟 19-4)。同樣地，記憶體控制器1 1〇發送包含有裝置位址 DA(0010)及用於”叢發資料讀取”之〇p碼的命令。在裝置 位址匹配決定時，第三個記憶體裝置1 2 0 - 3處理該命令， 且暫時儲存在第三個記憶體裝置120-3之頁緩衝器122-3 中的資料3被讀取，且被讀取的資料經由剩餘的記憶體裝 置被送回到記憶體控制器1 1〇(步驟19-4)。不再需要讀取 (步驟1 9 - 5爲否），且讀回操作結束。 另一情況是雖然資料儲存器1 1 2的容量小於每一個頁 緩衝器，但資料1、2及3的特徵各異（例如指令命令、要 被儲存到快閃記憶體中的資料値），且資料1、2及3被各 自獨立地快取。在此情節中，其處理與前文的描述相同。 在本發明的某些實施例中，本文所描述的該等系統係 使用彈性模組式命令結構來實施，這些命令的詳細例已提 供於前文。在本節中，將參考圖13至21提供進一步的詳 細例。須瞭解，本節所提供的細節非常明確，其目的僅爲 例示。 圖1 3係用於快閃記憶體之具有位元組模式之模組式 命令之命令組例的表。該表包括14項操作：頁讀取、用 於複製的頁讀取、叢發資料讀取、叢發資料載入開始、叢 發資料載入、頁規劃、區塊抹除位址輸入、頁對抹除位址 輸入、抹除、操作放棄、讀取裝置狀態、讀取裝置資訊暫 -24- 200849009 存器、讀取鏈結組態暫存器、及寫入鏈結組態暫存器。每 一項操作都具有包括有裝置位址（DA)(1位元組）及操作 (Ο P)碼（1位元組）的命令。某些命令包括有列位址（3位元 組）、行位址（2位元組），及某些命令包括輸入資料（1至 2 1 1 2位元組）。假設本特定例之每一個裝置具有兩個記憶 體排，”排〇’’的’’X”爲"〇h”，’’排1 "的’’X”爲’’lh”。更一般言 之，每一裝置具有至少一個記憶體排。關於表中的最後一 個命令，即寫鏈入結組態（廣播），該裝置位址被設定爲 ，，FFh”，用以指示，，廣播，，命令。 圖14係操作表例。該表的每一模式包括/RST(互補的 重置信號）、/CE(互補的晶片致能信號）、CSI(命令選通信 號）、及DSI(資料選通輸入）之複數個的組合。該等模式包 括命令資料封包、讀取資料封包、N0P(無操作）、待命、 及重置。 所有的命令、位址、及資料，係從最大有效位元 (MSB)開始移入及移出記憶體裝置。在命令選通輸入（CSI) 爲’’高”時，命令輸入（CI)在正或負時脈邊緣（即，在時脈-CK與/CK的交叉點）被取樣。每一個命令包括1位元組的 裝置位址（DA)及1位元組的0P碼，及/或行位址/列位址/ 資料輸入位元組（如有需要）。一旦CSI傳輸邏輯，’高”，1 位元組的DA(裝置位址）被移入DA暫存器，且接著1位 元組的0 P碼被移入0 P碼暫存器。按此做法，在CI上先 從最大有效位元（MSB)開始，且每一個位元在CK與/CK 之交叉及CSI爲邏輯高狀態之時被鎖存。不過，位元組模 -25- 200849009 式中的每一個輸入序列都是在CK的上升緣（ = /CK的下降 緣）開始。視命令而定，OP碼後跟隨位址位元組、資料位 兀組、兩者、或兩者皆無，如圖13所示。至於本例，該 位址週期具有2位元組的行位址及3位元組的列位址。圖 1 5顯示包括每一位元之位置的命令與位址格式例的定 義。 關於以串聯連接的記憶體裝置，將一特殊的裝置位址 ( = FFh)分配給”廣播”操作。更一般言之，被定義用於廣播 模式操作的位址，可根據特定的實施來定義。此”廣播裝 置位址π可用於任何命令。不過，廣播裝置位址（F F h)不建 議與”讀取類型’’的命令一起使用，原因是來自最後一個裝 置的讀取資料才是唯一有效的輸出資料。 在某些實施中，在模組式命令快閃裝置上的信號匯流 排被完全多工成命令、位址與資料所有都共用相同的接 腳。CSI信號的邏輯高狀態使該記憶體裝置的命令輸入 (CI)有效，該命令可以是包含被多工之命令/位址/資料資 訊之η位元寬的信號。如果CSI信號停留在邏輯低狀態， 則裝置不理會來自CI接腳的信號輸入。命令輸入序列通 常是由1位元組的DA(裝置位址）鎖存周期、1位元組的命 令鎖存周期、位址鎖存周期（=3位元組的列位址及2位元 組的行位址）、及/或多達2，112位元組的資料輸入鎖存周 期所構成。在1位元的鏈結模式中，DDR(雙資料率）的4 個時脈周期構成串聯封包的一個位元組。在2位元的鏈結 模式中，DDR(雙資料率）的2個時脈周期構成串聯封包的 -26- 200849009 一個位元組。在4位元的鏈結模式中，D D R (雙資料率）的 1個時脈周期構成串聯封包的一個位元組。在C S I做出高 到低的變遷之後，每一個命令指令組後可跟隨兩個額外的 CK與/CK變遷，在某些實施例中，在Scsi變遷到低之 後’所使用之CK與CK變遷的額外數量，等於2加上裝 置以串聯連接之架構中之裝置的數量。圖1 3中所定義的 每一個輸入序列爲’’位元組式’’，其意指S c s,與S c i有效的 鎖存周期應爲8個單元（=雙資料率的4個時脈周期）。如 果在位元組結束之前 Scsi做出高到低的變遷，則裝置將 不理會對應的命令及/或位址序列。關於資料輸入序列的 情況，輸入資料之最後不完整的位元組將被忽略，但輸入 資料之先前完整的位元組將爲有效。 圖1 6顯示基本輸入時序的時序圖例。當/ c E爲’，低π 且Scsi爲”高”時，所有的DA/命令/位址/資料輸入都經由 CI埠被連續地宣告，且在CK與/CK的交叉處被捕捉。輸 入資料是從SCi上的最大有效位元（MSB)開始移入記憶體 裝置，每一個位元在CK與/ CK的交叉處被鎖存。圖17 顯示位元流的輸入序列。如圖所示，位元組模式的每一個 輸入序列從CK的上升緣開始。具有不完整位元組的任何 輸入都被忽略。 圖18顯示基本輸出時序的時序圖例。當/CE爲”低” 且31^爲”高，，時，scu + 1)上的輸出在CK與/CK的交叉處 被同步移出。圖1 9顯示位元組模式的輸出序列例。輸出 資料是從Sc(1+1)上的最大有效位元（MSB)開始移出記憶體 -27- 200849009 裝置，每一個位元在CK與/ CK的交叉處被同步。sDSi信 號參考CK的上升緣被啓動，以至於位元組模式的每一個 輸出序列，以1時脈的讀取潛時（ = t0L)於CK的上升緣處 開始，如圖18所示。 以下描述兩個用來顯示模組式命令之特徵之具代表性 的命令，即頁讀取（DA與OXh)及叢發資料讀取（DA與2Xh) 命令。圖2 0顯示包括使用這些命令的流程圖，及圖2 1顯 示命令序列例。 現參考圖20及21，爲進入頁讀取模式，在步驟20-1，記憶體控制器發出PAGE READ (DA與OXh)命令，連 同3個列位址位元組，經由Sci到達命令暫存器。在步驟 2 0-2，發出DA與OXh給命令暫存器，以開始位址鎖存周 期。接下來，輸入列位址的3個位元組。位址鎖存周期一 旦結束，內部的頁讀取操作開始。所選之頁中的2,1 1 2位 元組資料被感測，並在小於tR(從格陣列到頁緩衝器的傳 送時間）的時間內轉移到頁緩衝器。在步驟20-3可檢查狀 態暫存器。在tR之後，在步驟20-4，BURST DATA READ (DA與2Xh)命令（下文將進一步描述）連同2位元組的行位 址被發出，且接著，SDSi信號被致能，以便經由Sc(i + 1)從 指定的行位址開始讀出緩衝器的資料，直至SDSi變爲低 爲止。如果使用者希望監視內部的頁讀取狀態，可發出 READ DEVICE STATUS(DA與D0h)命令，以決定從格陣 列到頁緩衝器的轉移是否完成。模組式命令快閃記憶體具 有一 8位元的狀態暫存器，在裝置操作期間，軟體可讀取 -28 - 200849009 該暫存器。 核心存取操作，諸如頁讀取、頁規劃、及區塊抹除佔 用長時間，且它們的處理時間隨著PVT(處理/電壓/温度） 的改變而變。因此，無論何時發出核心存取命令，在宣告 命令之後，使用者可在不中斷內部操作的情況下’監視每 一項操作的狀態。狀態暫存器的其它目的是檢查頁規劃及 區塊抹除是否被成功地實施，在失敗的情況中’記億體控 制器決定新的列位置，且其發出包含新列位址的新命令’ 以寫入與無法寫入舊列位置之資料相同的資料。若不監視 狀態暫存器，記憶體控制器則無法得知規劃與抹除操作是 否已成功地完成。 在 READ DEVICE S T A T U S (D A 與 D 0 h)命令之後’使 用DSI，從狀態暫存器讀取所有8位元的狀態，直到DSI 變爲低。在BURST DATA READ(DA與2Xh)命令已發出 且接著DSI變爲高之後，在步驟20-5，如圖21中所示的 串列輸出時序將致使資料從初始的行位址開始輸出。在輸 出資料期間，行位址將自動地增加。在步驟20-6產生 ECC。在步驟20-7，如果ECC被確認，接著頁讀取完 成。否則，在步驟20-8爲錯誤。 上述的BURST DATA READ (DA與2Xh)命令讓使用 者能夠指定一行位址，因此，當S D S i爲高之時，可從指 定的行位址開始，在所選擇的頁大小內讀取頁緩衝器處的 資料。在正常的PAGE READ (D A與〇Xh)命令與頁載入時 間（ = tR)之後，叢發資料讀取模式被致能。在該頁之內， -29- 200849009 可無限制發出BURST DATA READ(DA與2Xh)命令。每 一個 BURST DATA READ 命令與先前的 BURST DATA READ命令可具有相同或不同的行位址。僅目前頁緩衝器 上的資料可被讀取。如果有不同的頁要被讀取，應發出新 的PAGE READ(DA與OXh)命令。且在tR之後，可發出新 的BURST DATA READ (DA與2Xh)命令，以存取新的頁 資料。 在上述的實施例中，爲了簡化的緣故，各裝置元件及 電路按各圖中所示彼此連接。在本發明的實際應用中，元 件、電路等可彼此直接連接。以及，視該等記憶體裝置或 設備之操作的需要，元件、電路等彼此可經由其它元件、 電路等間接地連接。因此，在裝置及設備的實際配置中， 該等元件及電路彼此直接或間接地耦接或連接。 本發明的上述實施例僅在於舉例說明。於不偏離本發 明的範圍下，熟悉此方面技術之人士可做替換、修改及變 化，以產生特定的實施例，本發明的範圍僅由申請專利範 圍來界定。 【圖式簡單說明】 圖1係按照本發明之實施例之系統的方塊圖，該系統 包括有記憶體控制器及複數個以串聯連接的記憶體裝置； 圖2係圖1所示該等記憶體裝置其中之一的方塊圖； 圖3 A係圖1所示之系統的方塊圖，其中係針對暫時 快取記憶體而實施資料轉移； -30- 200849009 圖3 B說明圖3 A中所示的資料轉移； 圖4顯不圖3 A中所示系統中資料轉移的範例時序 圖； 圖5係圖3 A之系統的方塊圖，其中的記憶體裝置在 資料轉移後可被存取； 圖6係圖3 A之系統的方塊圖，其中實施從暫時快取 記憶體恢復資料； 圖7係從圖6所示系統中之暫時快取記憶體恢復資料 的軺例時序圖; 圖8係使用頁緩衝器做爲圖3 A之系統中之暫時快取 記憶體之範例方法的流程圖； 圖9 A係圖3 A之系統的方塊圖，其中係針對暫時快 取記憶體而實施兩次資料轉移； 圖9 B說明圖9 A中示的資料轉移； 圖1 〇係圖9 A所示的系統中之資料轉移的範例時序 圖， 圖1 1係使用記憶體裝置之超過一頁緩衝器做爲圖3A 之系統中暫時快取記憶體的範例方法流程圖； 圖1 2 A係圖3 A之系統的方塊圖，其中係針對暫時快 取記憶體實施3次資料轉移； 圖1 2 B係圖1 2 A中所示之資料轉移的說明； 圖1 2 C係圖1 2 A中所示系統之資料轉移所用的範例 時序圖； 圖1 3係範例命令組的表； -31 - 200849009 圖1 4係範例操作表的表； -圖1 5的表顯示詳細命令及位址格式之範例； 圖1 6顯示系統之基本輸入時序的範例時序圖； 圖1 7的範例時序圖顯示在一模組式命令NAND快閃 g己憶體系統中之位元流的輸入序列； 圖1 8的範例時序圖顯示記憶體系統中的基本輸出時 序； 圖1 9的範例時序圖顯示記憶體系統中之位元流輸出 序歹0 ; 圖20係頁讀取操作之方法的流程圖；以及 圖2 1的範例時序圖顯示頁讀取及叢發資料讀取操 作。 【主要元件符號說明】 1 1 〇 :記憶體控制器 120-1至120-M :記憶體裝置 1 1 2 :資料儲存器 1 1 4 :處理器 122-1至122-M :頁緩衝器 124-1至124-M :快閃記億格 126 :裝置控制器 1 2 8 :裝置位址匹配決定器 -32-

Claims (1)

1. 200849009 十、申請專利範圍 1. 一種用以與串聯連接之複數個記憶體裝置通信的 方法，該等記憶體裝置至少其中之一具有暫時儲存元件， 該方法包含： 選擇該複數個記憶體裝置中的一記憶體裝置， 將儲存在資料儲存器中的資料寫入該被選擇之記憶體 裝置的該暫時儲存元件內；以及 在稍後的時間，從該被選擇之記憶體裝置的該暫時儲 存元件讀取該資料。 2. 如申請專利範圍第1項的方法，另包含： 將該讀取的資料存回到該資料儲存器。 3. 如申請專利範圍第1項的方法，另包含： 在實施該寫入步驟之後，釋放該資料儲存器中儲存該 資料的空間。 4. 如申請專利範圍第1項的方法，其中該寫入的步 驟包含： 發送包括有定址到該被選擇之記憶體裝置之資料的寫 入命令，該被選擇之裝置回應該寫入命令，將該資料寫入 該被選擇之裝置的該暫時儲存元件。 5 .如申請專利範圍第4項的方法，其中該讀取的步 驟包含： 發送定址到該被選擇之記憶體裝置的讀取命令，該被 選擇之記憶體裝置回應該讀取命令，從該被選擇之記憶體 裝置的該暫時儲存元件讀取該資料；以及 -33- 200849009 經由該複數個記憶體裝置的最後一個記憶體裝置接收 該讀取的資料。 6. 如申請專利範圍第5項的方法，其中： 該發送寫入命令的步驟包含發送包括有裝置位址的寫 入命令； 該選擇的步驟包含決定該寫入命令的該裝置位址是否 匹配該被選擇之記憶體裝置的裝置位址，在裝置位址匹配 的情況中，該資料被寫入到該被選擇之記憶體裝置的該暫 時儲存元件內；以及 該發送讀取命令的步驟包含發送包括有裝置位址的該 讀取命令，在裝置位址匹配的情況中，從該被選擇之記憶 體裝置的該暫時儲存元件讀取該資料。 7. 如申請專利範圍第5項的方法，另包含： 選擇該複數個記憶體裝置中的另一記憶體裝置。 8 .如申請專利範圍第7項的方法，另包含： 將該資料寫入該另一被選擇之記憶體裝置的該暫時儲 存元件。 9. 如申請專利範圍第8項的方法，另包含： 將該資料儲存到該資料儲存器中，該被儲存的資料包 含包括第一及第二資料部分的複數個資料部分。 10. 如申請專利範圍第9項的方法，其中： 將資料寫入該被選擇之記憶體裝置的步驟包含，將該 第一資料部分寫入該被選擇之記憶體裝置的該暫時儲存元 件；以及 -34- 200849009 將資料寫入該被選擇之另一記憶體裝置的步驟包含， 將該第二資料部分寫入該被選擇之另一記憶體裝置的該暫 時儲存元件。 1 1 .如申請專利範圍第1 0項的方法，其中該讀取的 步驟包含： 從該被選擇之記憶體裝置的該暫時儲存元件讀取該第 一資料部分；以及 從該被選擇之另一記憶體裝置的該暫時儲存元件讀取 該第二資料部分。 12. 如申請專利範圍第9項的方法，其中： 選擇另一記憶體裝置及將另一資料寫入該另一被選擇 之記憶體裝置之該暫時儲存元件的該等步驟，係於選擇一 記憶體裝置及將資料寫入該被選擇之記憶體裝置之該暫時 儲存元件之該等步驟稍後實施。 13. 如申請專利範圍第9項的方法，其中： 選擇另一記憶體裝置及將另一資料寫入該另一被選擇 之記憶體裝置之該暫時儲存元件的該等步驟，係於選擇一 記憶體裝置及將資料寫入該被選擇之記憶體裝置之該暫時 儲存元件之該等步驟稍後實施。 14. 如申請專利範圍第1項的方法，其中該選擇的步 驟包含： 發送一裝置位址給該等記憶體裝置，該等記憶體裝置 回應該所發送的裝置位址來決定位址匹配。 1 5 . —種與串聯連接之複數個記憶體裝置通信的設 -35- 200849009 備’該等g5憶體裝置每一個具有一暫時儲存元件，該設備 包含： 處理器，用以 選擇該複數個記憶體裝置中的一記憶體裝置， 將資料寫入該被選擇之記憶體裝置的該暫時儲存元 件內；以及 在稍後的時間，從該被選擇之記憶體裝置的該暫時 儲存元件讀回該資料。 1 6 ·如申請專利範圍第1 5項的設備，其中該處理器 包含： 儲存元件，用以儲存即將要被寫入該被選擇之記憶體 裝置之該暫時儲存元件的該資料， 該處理器被組構成在將該資料寫入該被選擇之記憶體 裝置的該暫時儲存元件之時，釋放該儲存元件中用以儲存 該資料的空間。 1 7 ·如申請專利範圍第1 5項的設備，其中該處理器 被進一步組構成在從該被選擇之記憶體裝置的該暫時儲存 元件讀回該資料之時，將該資料儲存回該儲存元件內。 18.如申請專利範圍第1 6項的設備，其中該處理器 進一步組構以用來： 選擇該複數個記憶體裝置的另一記憶體裝置； 將該資料寫入該被選擇之另一記憶體裝置的該暫時儲 存元件；以及 在稍後的時間，從該被選擇之另一記憶體裝置的該暫 -36- 200849009 時儲存元件讀回該資料。 19. 如申請專利範圍第18項的設備，其中該處理器 被進一步組構成在將該資料寫入該被選擇之另一記憶體裝 置的該暫時儲存元件之時，釋放該儲存元件中用以儲存該 資料的空間。 20. 如申請專利範圍第1 9項的設備，其中該處理器 被進一步組構成在從該被選擇之另一記憶體裝置的該暫時 儲存元件讀回該資料之時，將該資料儲存回該儲存元件 內。 2 1 .如申請專利範圍第1 5項的設備，其中該處理器 被組構來發送一裝置位址給該等記憶體裝置，該等記憶體 裝置回應該所發送之被選擇的裝置位址來決定位址匹配。 2 2. —種系統，包含： 串聯連接之複數個記憶體裝置，該等記憶體裝置每一 個具有一暫時儲存元件及記憶體格；以及 一設備，用以與該複數個記憶體裝置通信’該裝置包 含一處理器，用以 選擇該複數個記憶體裝置中的一記憶體裝置’ 將資料寫入該被選擇之記憶體裝置的該暫時儲存元 件內；以及 在稍後的時間，從該被選擇之記憶體裝置的該暫時 儲存元件讀回該資料。 23 ·如申請專利範圍第22項的系統，另包含： 該處理器被組構成在將該第二資料寫入該被選擇之記 -37- 200849009 憶體裝置的該暫時儲存元件之時，釋放該資料儲存器中用 以儲存該第二資料的空間。 24. 如申請專利範圍第23項的系統，另包含： 該處理器被組構成在從該被選擇之記憶體裝置的該暫 時儲存元件讀回該資料之時，將該資料儲存回該資料儲存 器內。 25. 如申請專利範圍第22項的系統，其中該處理器 被組構來發送一裝置位址給該等記憶體裝置，該等記憶體 裝置回應所發送之被選擇的裝置位址來決定位址匹配。 -38-