TW200832707A - Split gate formation with high density plasma (HDP) oxide layer inter-polysilicon insulation layer - Google Patents
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200832707 九、發明說明： 【發明所屬之技術領域】 本發明總體涉及料體功率科。更頻地，本發明 涉及用高紐雜子⑽P)殿贼化層作Μ晶石夕層間 乳化層提供分隔溝道栅的經改進的新贿造工藝和器件結 構。 【先前技術】 通過應關如遮罩減道（SGT)結構的分隔溝道拇 減小DMOS器件中的栅漏電容Cgd的常規技術仍面臨技術 上的限制和_。具親，溝❹峨$件的結構中有溝 =栅’其中柵漏之間的大電容（Cgd)限制了器件的開關速 又。錢谷主要來自溝道栅底部與漏之間的電場輕合。為 I減小該機餘，通縣_底部的絲料電極將溝 逼柵與漏遮罩而引進了―種經改進的分隔溝道柵結構，例 如遮罩栅溝道（shielded Gate Trench (SGT))結構，用以 將溝道柵與漏料。SGT結翻設計原狄將溝道的底遮 罩電極連接到源，使溝道柵與位於襯底底部_遮罩，如 弟1圖所示。將柵漏電容減小到初始電容Cgd的大約一半 可乂通過貝把溝道柵底部的遮罩電極而實現。通過犯丁結 構貝把的DMOS為件的開關速度和開關效率因此得到極大 改$連接到源電位時的底遮罩電極提供比底遮罩節段留 在浮動電位的、，、σ構更好的效果。栅漏電容制的減小通過 實施底部多晶石夕遮罩結構而實現。與溝道底部擊穿的問題 被祕，因為底部氧化沿溝道側壁具有比層栅氧化更大的 6 200832707 厚度。基本的效果是這樣的優點，即對於特定的外延厚声， 更高得多的漏源擊穿“ (=dSS)。-旦BVdss砰是設計思想 計者就有提高摻雜水準或減 =口素叹 以同時達到以上兩個目的器件的愈=度’或者設計出可 面性能。 ^件—雜，狀趙件的全
但疋’如弟1圖所示，a制、生丁 γ丄 ,.在衣&工蟄中，實行第一柵氧 ^匕的^韻的步驟經t造成栅氧化 =常，，經首絲_溝道底部的第^二= 下’因此造成過舰窩的形成。具趙地，陡崎: 期二層間^以成源和柵之間由於下述問題引起的早 / #牙’）凹坑導致造成早轉賴域 2)凹坑增加了栅漏覆蓋，因此而牵 := •的技術_在_常規工藝時成為-_題^用3 製造工藝時，濕法工藝被用於去除二= ^損壞的趣氧化。各向隨的濕法_工藝不可= 地刻_晶娜面下的側壁氧化的少許；:了:： :=Γ :生長的熱氧化與形成上溝道側壁柵氧 3第^ Γ a ^間柵氧化的下層共形，所述兩個栅氧化之後 。該技術問題和性能限制經常在元件密 上形成溝道功率器件時的溝道開口尺 寸收縮而增加時甚至變得更嚴重。 在开^=在功率半導體器件的設計和製造技術中仍需要 成功率器件中提供新製造方法和器件結構，使上述討 7 200832707 論的問題和限制能得到解決。 【發明内容】 因此本發明的目的是提供一種通過分隔溝道柵實施的 新穎的經改進的枓體功率㈣，其中多㈣層間絕緣層 應用具有城進的平面雖的腑殿積工藝錢其後的退 火工藝形成’肋克服上述討論的技姻難和限制。 具體地，本發明的目岐提供觀進的器、件結構和製 造方法以減小柵漏電容，同義過在底縣道多晶秒的頂 部藏積HDP氧化絕緣層精確控制多晶石夕層間層的厚度，然 後應用文控刻钱精確地刻_多晶石夕層間絕緣的所要求的 層厚，使底部溝道乡晶石夕上方的深度能更好地受到控制。 通過該獨立地精細調整第二氧化之間的多㈣層間氧化厚 度的新結構和綠，形成分隔溝道栅時可以不犧牲撕氧化 的完整性。 簡短地說，在優選實補巾，本發明公開了—種漠道 型金屬氧化物半導體場效應電晶體（m〇sfet)元件。該 溝道型MOSFET元件包括從半導體襯底的頂表面開口的由 ,置在襯底絲面上的腿域上方的體區域巾被環繞的源 區域包_溝道柵。該溝道栅進—步包括至少兩個互相絕 緣的τ有被特殊崎以提供更好的平轉性的節段間絕緣 層=具有可控節朗厚度的溝道填充節段，由此溝道完整 性得到改進。在錢實施射，節朗絕緣是配備平面特 性的HDP澱積層，用以通過多晶石夕層間層防止過刻蝕。 本發明進一步公開了一種在半導體襯底上製造帶有由 8 200832707 分離頂底栅節段的多晶矽層間絕緣層分離的分隔栅的溝道 型金屬氧化物半導體場效應電晶體（MOSFET)元件的方 法。該方法進一步包括在HDP氧化澱積工藝後應用RTP工 藝以使HDP氧化層的刻蝕速率接近熱氧化的刻蝕速率的步 驟。 通過下文結合各幅圖式對優選實施例的詳盡敍述，本 發明的上述和其他目的和優點無疑對於本技術領域的普通 熟練人員是顯而易見的。 【實施方法】 參考第2圖的本發明的溝道M0SFET器件1〇〇的剖面 圖。溝道MOSFE丁器件1〇〇被支撐在其上形成外延層11〇 的襯底105上。溝道MOSFET器件100包括頂溝道栅節段 150下方在底部填充多晶矽的底柵節段13〇。填充多晶石夕的 底栅節段130通過設置在頂底節段之間的絕緣多晶矽層間 層140與頂栅節段15〇遮罩和絕緣。底溝道節段也通過包 圍溝道柵的底表面的絕緣層12〇與設置在下方的漏1〇5絕 緣。頂溝道柵節段150也在由覆蓋溝道壁的柵絕緣層155 包圍的溝道頂部填充多晶石夕層。多晶石夕層間絕緣層14〇通 過HDP氧化澱積形成。氧化層的Hop澱積提供適當和充 分的多晶矽層間絕緣層140的平面頂表面。另外，多晶矽 層間絕緣層140在從85(TC到1150。〇的高溫下退火幾$鐘 到幾小時，接著是CMP和幹法或濕法刻蝕以達到底多晶矽 電極上方所需要的厚度。具體地，由於多晶發層間絕:層 140的凹坑產生的問題被消除。所述凹坑即刻蝕窩158被填 9 200832707 充HDP。所述刻姓窩由各向同性濕法刻餘工藝在多晶石夕絕 緣層140的頂表面下由於侧壁氧化在第一多晶矽反刻工藝 期間損壞的事實少許刻蝕掉侧壁氧化的一部分而產生。一 旦刻飿窩158被填充HDP，早期擊穿和牽累Cgd的困難因 此而迎刃而解。 摻以第二導電型例如P-型雜質的體區域16〇在溝道栅 150之間延伸。體區域16〇包圍摻以第一導電型例如N+ 雜質的源區域170。源區域no形成在包圍溝道栅15〇的外 延層的頂表面附近。在半導體襯底的頂表面也是絕緣層 175’用於提供與源_體區域和栅的電接觸的觸點開口和金屬 層18〇。為了簡短的目的，這些特徵沒有詳細顯示和討論， 因為本技術領域的普通熟練人員已經熟知這些結構。 7芩考說明如第2圖所示的M0SFET器件的製造步驟的 一系列侧剖面第3A到3J圖。在第3A圖中，硬氧化掩模 208用於在覆蓋襯底2〇5的外延層21〇上打開多個溝道 209。在第3B圖中，硬掩模被去除，通過熱氧化工藝在溝 ，209的侧壁和底部生長氧化層212。氧化層212可以通過 氧化澱積形成以改進溝道謝底部的減薄狀態。為了進一 步$曰加底氧化的厚度，如第3C目所示，作為可選處理步 "生長熱氧化層以形成底氣化層，然後與高密度等離子 (HDP)氧化殿積結合。溝道側壁和♦襯底頂表面上的氧 化層被去除以形成較厚的底氧化層215，然後生長栅 220。 曰 在第3D圖中，澱積非摻雜多晶矽然後摻以 200832707 狐3 ’接著是臥魏硼離子。對可叹n•型或&型捧 雜的栅填充材料的多晶獨進行退火工藝。 ㈣ 多晶石夕以填充溝道。進行多晶石夕娜以： 二曰:二：項部將其去除，直至達到所需要的深度。在 =石夕反職處理_部分職掉顧掩模氧化層施。在
氧化麻工藝叫全去除Μ韻225上 =掩_化和溝道側壁氧化層22G，此舉造成由於如 t技㈣卫藝中發生的拐角過刻_成的難凹坑 258,。在第3F圖中’澱積卿氧化23〇以加概於溝道側壁 而形成溝這栅氧化和底多晶秒225的頂表面，以便形成多 ^夕層間氧化。在該工藝期間餐氧化殿積的性質在底 夕晶石夕層奶_表面上提供厚水準氧化層，基本填充到 凹坑说中，此舉提供基本平整的多㈣層間氧化層又不 牽累擊穿性能。同時，在多晶秒層225上方的溝道側壁上 將形成作為柵氧化的薄垂直HDp氧化。可以應用RTp工藝 j加強HDP氧化’在繼續如下所述的第3G _礼圖工藝之 鈾改進氧化層的品質。 獲得更好的經改進的多晶矽層間氧化層的優選實施例 可以通過第3D _多晶梦層225的反韻之後緊接的由第 犯和3H圖說明的工藝實現。如第3(}圖所示，澱積咖 氧化230’以填充溝道，接著是在經提高的溫度下的N2或進 仃濕法氧化的〇2射2的氣氛環境下的緻密過程。退火的條件 ，到控制，使退火工藝制HDP氧化23G關钱速率提 "基本上與熱氧化220的刻钱速率相同。在一個實施例 π 200832707 °C 30^V 晶石夕賴氧化殿積之後緊接使用馬1150 心咖進行退火以達到晒> 氧化緻密。這樣的咖 效應顯示’從13A/秒改變到請秒的濕法職速率提高 :1=這樣的效果成為氧化贿的指示。該緻密工‘ ::::::法職工藝的均勾度。在第®圖中猶 上的氧化22() 表面
氧化層_tt 飯工藝以獲得多晶石夕層間 的辭a 或者，可以首先在咖氧化層230 表面Λα進订化學·機械平整（CMP)工藝以提供平整的 戶斤^要;^行幹法或濕法刻賴得多晶石夕層間氧化層的 的:=選用的⑽工藝進-步改進㈣表面 所:要^夕曰因此’所獲得的獨特的多晶石夕層間絕緣層的 層間層剖面由基本平整的表面表徵，因為 整到二，恤速率通過精確控制的RTP退火工藝已經調 正，、六、、氧化的刻勉速率基本相等。 曰石^ Μ圖中，首先生長她化層235，接著是原位多 用多晶彻4G填充溝道。在㈣圖中，從石夕 面反刻餘多晶石夕層24〇。在第3K圖中，進行體注 g 體擴政以形成體區域245。然後應用源掩模（未 Μ ^仃源:離子〉主人，接著是源擴散以形成源區域250。 或座i圖和第3j圖的工藝處理期間在半導體概底頂部保留 厚氧化層㈣_和反_第二柵多晶料情況 栅多祕的難面可以在反刻健間控制到正好 气化層下方但向於⑧襯底頂表面的深度，導致如第几 12 200832707 ，其中高多源較淺也保證與源區 域重k。其餘的工藝處理包括標準的工藝步驟。這些工藐 讀，表面上PHBPSG_層的_。 南溫k平整鈍化層後進行觸點開口刻細打開通過純化層 的源觸點開口和栅觸點開口（未顯示）。然後，在頂表面上 ，積觸點金屬層，接著是標準的難卫藝使觸點金屬層形 成源^柵區的圖形（未顯示）。為了清楚起見 準 敍述，因為本技術領域的普通熟練： 已經熟知這些工藝。 因此，如上所述的M0SFET器件提供 控制的厚度和表面輪;心： 鉍配置。”體地，在底表面的第_挪電極 =:^贈氧倾____緣具有適當 。。到:150;=表面。另外’多晶石夕層_化層在從850 C到115GC的南溫下退火幾分鐘到幾 幹法或濕關仙_底乡_妨^接奴CPM和 溝道栅的品質和性能因為多晶===要的厚度。 制和改進的平__^3魏層的經過良好控 U者改進。因此，經過良好控 制的夕祕賴層的均自性和厚錢進了 ，容和擊穿性能。這樣的工藝視窗控確二; =件性能改進的遮罩柵結構的該新技術成功的_參1之 上文的敍述，本發明進—步公開了 一種通過在半 ㈣襯底上打開溝道製造溝道半導體功率器件的方法。該 200832707 方法進纟包括向溝遏填充溝道填充材料，接著是從溝道 頁w3進行去除直至達到所需要深度的反彡恤王藝的步驟。
法進一步包括澱積高密度等離子（HDP)氧化層，接 著是在經提高的溫度下的退火緻密工藝以將細> 氧化層的 刻钱速率提高到與熱氧化的職速率基本相同的步驟。曰退 火緻密工藝的步驟進—步包括在N2或進行濕法氧化的 〇鳥的氣氛環境τ進行社緻密處理的麵。在示例性的 5=1中’退火緻紅藝的步驟進—步包括精確控制的 k火工藝，由此騰氧化層具有與熱氧化層基本相同 的舰速率。在示讎的實施例中，所述方法進-步包括 幹法反刻韻騰氧化層以暴露HDP氧化層，接著是幹法 或濕法刻触祕所需制.輸·度够驟。奸 例性的實施财，所述方法進_步包括在卿 機餅整（CMP) #的步驟。麵舰的；^ 。溝道填充溝暹填充材料的步驟進一步包括向溝道埴 充非摻雜多砂然後向該多晶雜雜p〇CL3，接以 磷或馨子时驟。麵舰的實關巾， 部 充材料的反職步驟進一步沿溝道側壁在 ^料底部的頂部附近形成過纖窩。以及， 产、 二:_步驟進一步包括填充過刻‘ S St =件強度的步驟。在示例性的實施 形成構成半導體器件的分隔柵的至少兩個互相絕= L段的倾。在神陶實施射，該方法進—步= 14 200832707 括用於製造作為溝道型金屬氧化物半導體場效應電晶體 :M〇SFET)器件的半導體功率器件的向包圍分隔栅的源 區域進行注入和向包圍源區域的體區域進行摻雜的步驟。 本毛明進一步公開了製造帶有分隔柵並填充在半導體 襯底上開口的溝道的溝道型半導體功率器件的方法，其中 分隔柵由分離頂底柵節段的多晶矽層間絕緣層分離。該方 法進一步包括在HDP氧化澱積工藝後通過應用RTp工藝形 成多晶石夕層間層的步驟，以使腦> 氧化層的刻钱速率接近 熱氧化的刻勒;速率。 雖然對本發明通過當前的優選實施例進行了敍述，但 應該理解，上文的公開内容不應被認為是對本發明的限 毒J通過上文的公開内容，各種替代和修改對於本技術領 域的熟練人員是顯而易見的。因此，附後的申請專利範圍 被認為涵蓋了落入本發明的真實精神和範圍内的所有替代 15 200832707 【圖式簡單說明】 第1圖是背景技術中通過由常規分隔溝道栅溝道結構 構成的溝道栅實施的常規溝道型M0SFET器件的剖面圖， 圖中顯示不平整的經刻兹的多晶石夕層間層；
|叫&必々刀隔溝迢柵實施的溝道MOSFET器件的 1面圖’財經改進的多㈣層間絕緣層提供本發明的經 進^平面性能和更厚的溝道底氧化層； " 第A至】3L圖是用於敍述提供如第2圖戶斤示的、、盖、首 聰啦器件的製造H系列剖面圖。的溝逼
16 200832707
【主要元件符號說明】 100 溝道MOSFET器件 105、205 襯底 110、210 外延層 120、175 絕緣層 130 底柵節段 140 多晶矽層間絕緣層 150 頂溝道栅節段 155 栅絕緣層 158 刻蝕窩 160 P-體區域 170、250 源區域 180 金屬層 208 硬氧化掩模 209 溝道 212、215、220 氧化層 220 熱氧化 225 、 240 多晶矽層 230、230， HDP氧化 235 柵氧化層 245 體區域 258 凹坑 MOSFET 金屬氧化物半導體場效應電晶體 HDP 高密度等離子 17
Claims (1)
- 200832707 十、申請專利範園： 1. -種溝道型半導體功率器件，其特徵在於，該半導體 功率器件包括由被包圍在設置在襯底底表面上的漏區 域上方的體區域中的源區域包圍的溝道栅，其中 所述溝道柵進一步包括至少兩個互相絕緣的溝道填充 節段，節段間絕緣層填充沿包圍所述底溝道填充節段 的所述溝道栅的侧壁的過刻蝕窩，因此防止頂溝道^ • 充節段延伸到所述過刻蝕窩中。 " 2. 如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，該溝道型半導體功率器件進一步包 括·· / 所述節段間絕緣層基本上比設置在包圍輯道填充節 段的溝道侧壁上的柵絕緣層厚。 3·如申請專利範圍第2項所述的溝道型半導體功率器 件，其特徵在於，該溝道型半導體功率器件進一牛勺 •括二 A 所述節段間絕緣層和所述栅絕緣層進一步包括連續的 高密度專離子HDP殿積層。 ' I 4.如申請專利範圍第2項所述的溝道型半導體功率器 件，其特徵在於，該溝道型半導體功率器件進一步包 括: ""匕 所述節段間絕緣層進-步包括職速率基本等於熱氧 化的刻蝕速率的HDP澱積層。 、…、平 5·如中請專利範圍第2項所述的溝道型轉體功率器 18 200832707 件，其特徵在於，該溝道型半導體功率器件進一步包 括·· 所述節段間絕緣層是通過基本上在800攝氏度以上的 溫度下的退火操作進行處理的HDP澱積層。 6·如申请專利範圍第2項所述的溝道型半導體功率器 件，其特徵在於，該溝道型半導體功率器件進一步包 括： 所述節段間絕緣層是通過退火操作接著是化學，械平 整以及刻飿工藝以提供其平整表面的處理的HDP澱積 層。 7.如申請專利範圍第2項所述的溝道型半導體功率器 件’其特徵在於，其中：所述溝道填充節段進一步包 括多晶秒節段。 8*如申睛專利範圍第7項所述的溝道型半導體功率器 件，其特徵在於，其中·· 所述頂溝道填充節段進一步包括頂表面高於所述源區 域的頂表面的多晶矽節段。 9·如申晴專利範圍第2項所述的溝道型半導體功率器 件’其特徵在於，其中： 所述溝道栅進一步包括設置在所述溝道的侧壁和底表 面上的作為所述溝道填充節段的絕緣墊整層的絕緣 層。 1〇·如申請專利範圍第2項所述的溝道型半導體功率器 件’其特徵在於，其中： 19 200832707 所述溝道栅進一步包括設置在所述溝道的側壁和底表 面上的作為所述溝道填充節段的絕緣墊整層的絕緣 層其中5又置在所述溝道的底表面上的所述絕緣層基 本上比設置在所述溝道的所述侧壁上的所述絕緣声 厚。 、、、曰 11·如申請專利範圍第丨項所述的溝道型半導體功率器 件，其特徵在於，其中： 所述節段間絕緣層下方的所述溝道填充節段構成電連 接到所述MOSFET器件的所述源區域的電極。 12.如申請專利範圍第丨項所述的溝道型半導體功率器 件，其特徵在於，其中： W 所述溝道型半導體功率器件構成溝道金屬氧化物半 導體場效應電晶體MOSFET器件。 13·如申請專利範圍第】項所述的溝道型半導體功率器 件，其特徵在於，其中： 所述溝道型轉體功率ϋ件構成溝道金屬氧化物半 導體場效應電晶體MOSFET器件。 H· —種製造溝道型半導體功率器件的方法，其特徵在 於，该方法包括在半導體襯底上打開溝道的步驟，所 述方法進一步包括： 用溝道填充材料填充所述溝道，接著是從所述溝道的 頂部進行去除直至達到所需要的深度的反刻餘工藏. 和 _高密度等離子顧氧化層，接著是在經提高的溫 20 200832707 度下的?火織工藝，祕將所述卿·層的刻姓 速率提高到基本與熱氧化的刻蝕速率相同。 15.如申請專利範圍第14項所述的方法，其特徵在於，其 中： ’、 所述退火緻密工藝的步驟進—步包括在叫或進行濕法 氧化的〇爲的氣氛環境下進行所述退火緻密過程的 步驟。 Φ Φ !6.如中请專科I巳圍第14項所述的方法，其特徵在於，其 中： …、 所述退火緻密工藝的步驟進一步包括在進行咖工藝 的N2或〇鳥的氣氛環境和85〇攝氏度以上的溫度下 進行大約3G _賴域冑触的步驟。 17. 如申請專利範圍第14項所述的方法，其特 並 中： 八 所述退火緻虹藝的步驟進—步包括精確控制的聊 退火工藝，由此騎膽氧化層具有與錄化基本相 同的刻儀速率。 18. 如申請專利範圍第14項所述的方法，其特徵在於，該 方法進一步包括： 幹法反，職歷魏層叫輯述腑氧化 麻接著是幹法或濕法刻姓以獲得所需要的肋化 層厚度。 19. =請專利範圍第17項所述的方法，其特徵在 方法進一步包括： 21 200832707 在所述HDP氧化層上應用化學 20·如申社直剎从岡外t 機械千整CMP工藝。 申明翻乾圍弟14項所述的方法，其特徵在於，其 =述向所料道填絲道材_步驟進—步包括 21以，，接著是注人磷或衝述多晶雜$申凊專利細第14項所述的方法，其特徵在於，其 ==所述溝道頂部去除所述溝道填充材料的反刻钱 步沿·溝道_齡所赌道填充材料底 ϋ的頂部附近形成過刻飿窩；以及 所述殿積减度等離子卿氧化層的步驟進—步包括 填充所述過祕細改進所述轉體功率科的器件 強度的步驟。 22· 如申請專利範11第Η項所述的方法，其特徵在於，該 方法進一步包括： /、充所述卽#又間絕緣層的頂部上的所述溝道以形成構 成所述半導體器件的分隔栅的至少兩個互相絕緣的溝 道填充節段。 23·如申請專利範圍第22項所述的方法，其特徵在於，該 方法進一步包括： 用於製造作為溝道型金屬氧化物半導體場效應電晶體 MOSFET器件的所述半導體功率器件的向包圍所述分 隔栅的源區域進行注入和向包圍所述源區域的體區域 22 200832707 進行掺雜。 %如申請專利範圍第14項所述的方法，其特徵在於，該 方法進一步包括： 沿所述溝道的底部和侧壁生長熱氧化層；在所述熱氧 化層上殿積HDP氧化層：沿溝道側壁去除氧化層；沿 所述/冓道側壁再生長熱氧化層’由此沿所述溝道侧壁 的所述熱氧化層比所述溝道底部的所述氧化層 薄。 25. —種製造帶有分隔栅並填充在半導體襯底上開口的溝 道的溝道型半導體功率器件的方法，其特徵在於，其 中分隔栅由分離頂底栅節段的多晶矽層間絕緣層分 離，該方法進一步包括： 在HDP氧化澱積工藝後通過應用RTp工藝形成所述多 晶矽層間層，以使HDP氧化層的刻蝕速率接近熱氧化 的刻餞速率。 23
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