TW200529354A

TW200529354A - Semiconductor device

Info

Publication number: TW200529354A
Application number: TW093123338A
Authority: TW
Inventors: Kazuhiro Shimizu
Original assignee: Mitsubishi Electric Corp
Priority date: 2004-02-18
Filing date: 2004-08-04
Publication date: 2005-09-01
Also published as: JP4593126B2; JP2005235892A; DE102004059627B4; ITTO20040595A1; TWI249811B; KR100589708B1; KR20050082418A; CN1658390A; US20050179089A1; CN100352058C; US7741695B2; DE102004059627A1

Description

200529354 五、發明說明（1) 【發明所屬之技術領域】本發明係有關於一種半導體裝置，且特別有關於一種高耐壓1C(以下稱為HVIC)。【先前技術】特许文獻一中揭示有關HVIC之技術。特許文獻一記載之技術中’利用降低表面電場（Reduced SURface Field， RESURF )效果而貫現高耐壓，而在高電位施加之半導體元件使用電容元件供給電荷。又’有關於RE SURF效果係記載於例如特許文獻二。 ^ ’多重形成由周圍絕緣之場板，由其間之電容結合而使半導體基板之表面電界安定化之技術則揭示於特許文獻 -二〇【特許文獻一】日本特開2〇〇2-324848號公報【特許文獻二】美國專利第42 92642號說明書【特許文獻三】曰本特開平5_19〇693號公報【發明内容】發明所欲解決之課題特許文獻一記載之技術中，藉由二極體對電容元件進行充電。因此’該二極體之電壓下降時，電容元件不能蓄積充足之電荷’無法得到半導體裝置之要求規格所希望之電氣特性。

又’特許文獻一記載之技術中，二極體之陽極區之P

200529354 五、發明說明（2) 型雜質區係形成於p型半導體基板上之η型半導體層。因此，Ρ型雜質區、η型半，導體層以及ρ型半導體基板曰係構成 ρηρ寄生雙極性電晶體，該ρηρ寄生雙極性電晶體動作而使向電容元件之充電電流漏失，因而無法得到所希望之電氣用以解決課題之手段在此有鑑於上述問題，本發明之目的在於提供一可提昇半導體裝置之電氣特性之技術。本發明之第一種半導體裝置’係包括：ρ ίΓ「型之半導體層’形成於該半導體基板上；Ρ型之第以：導導體層之上面與該半導體基板之界面：成於該半導體層内，在該半導體 ^ f ^ ^ ^ ; η , , - * 該第區中之該半導體層與該半導體笑板之《面入雜質區之上方形成二半=導=件1該第-埋該半導體層係電性連接有電-巾’該第一區中之層互相連接；於平面2體==三區中之該半導體列方向之垂直方向之該第三區:於該第一區與該第三區並較該第一區中之該半導體声品—之該半導體層之寬度，係本發明之第二種半導體二:度小。基板；η型之半導體層，I置’係包括·_Ρ型之半導體一雜質區，從該半導體芦夕ι/該半導體基板上；Ρ型之第面與該半導體基板之界面形 200529354 五、發明說明（3)

成於該半導體層内’在該半導體層内區分第一至第三區，且雜質濃度較該半導體層高；η型之第一埋入雜質區，在該第一區中之該半導體層與該半導體基板之界面形成，且雜質濃度較該半導體層高；半導體元件，在該第一埋入雜質區之上方形成於該半導體層；Ρ型之第二雜質區，在該第二區中之該半導體層之上面内，與該第一雜質區分離而設置；以及η型之第二埋入雜質區，在該第二雜質區之下方’在該第二區中之該半導體層與該半導體基板之界面形成’且雜質濃度較該半導體層高；其中，該第一區中之該半導體層係電性連接有電容元件；該第一區中該半導體^ 與該第二區中之該半導體層係由該第三區中之該半導體^ 互相連接；於平面視上，對應於該第一區與該第三區並& 方向之垂直方向之該第三區中之該半導體層之寬度，係較該第一區中之該半導體層之寬度小。根據本發明之第一種半導體裝置，在ρ型之第一雜質區，η型之半導體層形成之ρη接合施加逆電壓，半導體元件係以空乏層圍繞而保護半導體元件。另外，可將第三區中之半導體層之兩端部分別做為^ t二，源極，而將接觸於第三區中之半導體層之第一雜1 ρ 極而構成寄生之接面型場效電晶體（Junction 導體J3nSiSt〇r，JFET)。因此，在第二區中^ 2體層施加正電位，藉由該JFET，可對第一區中之半》 pn i :性Ϊ接之電容元件充電。因此，充電電流係不通^ 叩接合而供給至電容元件，較藉由二極體充電之場合可!

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五、發明說明（4) 電容元件供給充足之電荷。仏从直，π ^ ^ ^ # 4 此一結果，可得到電氣特性懷良之半導體裝置。另外，由於第三區中之第一區中之半導體層之寬度元件而使第一區中之半導體三區中之半導體層之寬度維中之半導體層之寬度之大體在電容元件之充電後，第一區中之半導體層之電位大之電荷之漏失。半導體層之寬度，係設定成較小，形成佔有面積大之半導體層之寬度變大之場合，可使第持在較小之值，且在該第三區全域容易形成空乏層。因此，區中之半導體層之電位較第一場合，可抑制電容元件之蓄& 又，根據本發明之第二種半導體裝置，在第二半導體層施加正電位，可ϋ由第二雜質區與其接觸體層構成之ρη接合二極體對電容元件供給充電電流，導後第一區中之半導體層之電位較第二區中之半導體；，^ 位大之場合，可抑制電容元件之蓄積電荷之漏失。胃之電另外，由於設有雜質濃度較半導體層高之η型之埋入雜質區，可降低ρ型之第二雜質區、η型之半導一以及ρ型之半導體基板構成之ρηρ寄生雙極性電晶體ς二電流之漏失。因此，半導體裝置之電氣特性提昇。、另外，由設有η型之第二埋入雜質區，第二區中導體層之空乏層之延伸被阻礙，然而第二區中之半與第-區中之半導體層之間，設有較第一區中之半之寬度小之第三區中之半導體層’該第三區中之半：：：

200529354 五、發明說明（5) 容易空乏化，可使丰莫辦- ^ ^ 導7°件確實以空乏層圍繞。因此， 6又置第一埋入雜質區可抑制耐壓低下。為使本么明之上述及其他目#、特徵和優點能更明顯易^明下文特舉具體之較佳實施Μ，並配合所附圖式細說明。【實施方式】第一實施例第1圖係本發明第一實施例之半導體装置之等價電路及其周邊電路之示意圖。本第一實施例之半導體裝置係為 HVIC，包括在後述之高電位島區1〇1形成之邏輯電路1〇3，以及在該邏輯電路丨〇3連接於源極之η通道型之接面型場效電曰曰體（JFET)102dJFET 102之源極係例如連接於邏輯電路103之正電源端子。邏輯電路103係連接於啟動電容元件2〇〇之一端2〇〇aa 及另一端200b。本例中，邏輯電路1〇3之正電源端子以及負電源端子係分別連接於啟動電容元件2〇〇之一端2〇〇a以及另一端200b。在此，將啟動電容元件2〇〇之一端2〇〇&之電位稱為「電位Vb」。 JFET 102之汲極係連接於電壓源150L，其閘極施加有接地電位。又’啟動電容元件2 〇〇之另一端2〇〇1)係連接於未圖示之負荷，其連接點之電位係由負荷之狀態變動。舉例而言’該連接點之電位係為接地電位或數百V之高電位 (以下稱為「電位VH」）。因此，如第1圖所示，啟動電容元

200529354 五、發明說明（6) 二另端2 〇〇b可連接於假想之可變電壓源之假想電 =15 Η，想電壓源15〇0之輸出電位或電位VH。做為啟動電容元件200之另一端2〇〇13連接之負荷，舉例而言，在電位％與接地電位之間以圖騰柱連接之兩個絕緣閘雙極性電晶體（lnsulated Gate BipQiaj_ = a^S_ist〇r ’ IGBT)，這兩個1(^了間之連接點連接於啟動電容兀件200之另一端2〇〇b。兩個iGBT係以互相不同之時脈進行切換動作，在兩者之連接點連接之負荷施加電位％或接地電位。又，電壓源丨5 〇L係例如定電壓源，其輸出電位八為十數V。 —其次，說明本第一實施例之半導體裝置之動作。啟動電各元件200未充電之場合中，假想電壓源15〇H之輸出電位Vs係為接地電位（〇V)時，從電壓源15〇L藉由JFET 1〇2對啟動電容元件200供給電荷，將啟動電容元件2〇〇充電。其結，係在啟動電容元件200蓄積電壓Vl( = Vl-〇v)。又，此^ 邏輯電路1 0 3之電源係施加電壓vL，由此該邏輯電路〗〇 3進行動作。其次，在啟動電容元件200充電之狀態，假想電壓源 150H之輸出電位Vs係為電位％，從後述iJFET ι〇2之源極，沒極，電流幾乎不流動，JFET ! 02之源極電位係變為上昇電位VH(VL + VH)。由此，從電壓源i5〇l向邏輯電路1〇3之正電源端子之電流供給停止，邏輯電路1〇3之正電源端子係供給對啟動電容元件2 〇〇充電之電荷。亦即，在邏輯電路 111 第12頁 2108-6474-PF(N3);Ahddub.ptd 200529354 五、發明說明（7) " ------ 103之正電源端子施加電位（Vl + Vh)，負電源端子施加電位 VH。如此，邏輯電路1〇3之電源經常供給電壓電壓源150H之輸出電位Vs之值，邏輯電路1〇3均可在一& 壓之電源下動作。電 /其次，說明本第一實施例之半導體裝置之結構。第2 圖係顯不本發明第一實施例之半導體裝置之結構之平面圖。第3〜5圖係分別顯示第2圖中箭頭A-A〜c_c之剖面圖。又，為避免第2圖之圖面煩雜，省略第3〜5圖中之絕、’承膜8之„己載，絕緣膜1 8上形成之電極之中只記載電極 1 3、1 5。以後出現之平面圖也相同。「又，严下說明中之rp」、rp+」、Γρ_」、「n+」、「η」之記號，係顯示半導體中雜質之導電型以及雜質濃度，依「ρ-」、「Ρ」、「Ρ+」之順序，又「ir」較「η+」 ”度高。另外，「η·」較「Ρ」、「Ρ+」之雜質濃度同’ η+」較「Ρ-」、「ρ」之雜質濃度低。 ^如第2〜5圖所示，本第一實施例之半導體裝置中，ρ-半導體基板1上形成有η-半導體層3。在^半導體層3，從其上面與Ρ半導體基板丨之界面中設有ρ+雜質區4。雜質區4 圍繞η半導體層3之一部分而形成，在η_半導體層3内區分為設置有邏輯電路1〇3之高電位島區1〇1、施加電壓源 15儿=輸出電位八之低電位島區104、以及狹缝區105。、咼電位島區101中之半導體層3與低電位島區1〇4中之 rr半導體層3係由狹縫區丨〇5中之η_半導體層3連接。換言之’狹缝區1 05中之半導體層3係位於高電位島區1 〇 1中之

200529354 五、發明說明（8) n半導體層3與低雷彳☆ * 接於兩方。— 品04中之n半導體層3之間，且連如第2圖所示，於一導體層3係略成正方形十數：電：島區1⑽中之-半與狹縫區10 5中ung、有複數邊低電位島區1〇4 形。 ⑽中之η +導體層3係在於平面視上略成長方於平區105以及低電位島區m係在 ^ .，1〇5 ^ ^ 較汽雷仞I ml 轴向寬度¥，係設定為在Γ v*島之n_半導體層3之γ軸方向之寬細小。 _ 軸方向係為與X軸方向垂直之方向。因此，對廡於广電位島區101與狹縫區105並列方向之垂直方向之狹：區、中之n半導體層3之寬度，係較高電位島區丨〇 i中之半導體層3之寬度小。又，第2圖之z軸係與χ轴及γ軸正交之轴。亦即，X轴、Υ軸以及Ζ轴形成一直角座標系。如此，狹缝區105中之rr半導體層3之寬度w，係較高電位島區101中之η-半導體層3之寬度HW小，如第2圖所示，於平面視上，可將狹缝區105中之n-半導體層3部分連接於高、電位島區1 〇 1中之rr半導體層3之一邊。高電位島區1 01中之it半導體層3與p_半導體基板1之界面係選擇性地形成有n+埋入雜質區2。又，n+埋入雜質區2 之上方係在η-半導體層3形成有邏輯電路103。邏輯電路103係例如包括ρ通道金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect

2108-6474-PF(N3) ;Ahddub.ptd 第14頁 200529354 五、發明說明（9)

Transistor，MOSFET)130 以及η 通道 M0SFET 131 °p 通道 Μ 0 S F E T 1 3 0係具有p+型之沒極區3 1以及源極區3 2與閘極電極3 6。没極區3 1與源極區3 2係成既定距離而形成於η •半導體層3之上面内，閘極電極3 6係在夾持於汲極區31與源極區3 2之rr半導體層3上藉由閘極絕緣膜3 4而形成。又，在沒極區31之鄰侧，η+雜質區3 0係成既定距離而形成於^半導體層3之上面内。 η通道M0SFET 131係配置於ρ通道M0SFET 130之鄰側，在rr半導體層3之上面内形成ρ井區20 通道M0SFET 131係具有η+型之沒極區2 3以及源極區2 2與閘極電極2 6。没極區 2 3與源極區2 2係成既定距離而形成於ρ井區2〇之上面内，閘極電極26係在夾持於汲極區23與源極區22之ρ井區20上藉由閘極絕緣膜2 4而形成。又，在源極區2 2之鄰側，ρ+雜質區21係成既定距離而形成於ρ井區2〇之上面内。在高電位島區101中之η-半導體層3之上面内，也形成有以η+雜質區5a與η+雜質區5b構成之η+雜質區5雜質區5 係從rr半導體層3之上面設置於n+埋入雜質區2，與以埋入雜質區2之周緣部連接。又，n+雜質區5係圍繞邏輯電路103而形成。n+雜質區5a係形成於rr半導體層3之上面附近，而n+ 雜質區5b係與n+雜質區5a連接而延伸至n+埋入雜質區2。又’在高電位島區101中之π半導體層3之上面内，n+ 雜質區5之外側沿著高電位島區1〇1之周圍形成有p+雜質區 7 ’該p+雜質區7係與p+雜質區4連接。又，p+雜質區7係未設置於高電位島區101與狹縫區1〇5之境界部分中之『半導體

2108-6474-PF(N3) ;Ahddub.ptd 第15頁 200529354 五、發明說明（10) 層3。又，在低電位島區1〇4中之n-半導體層3之上面内，形成有與P+雜質區4分離之n+雜質區6。在高電位島區101、低電位島區1〇4以及狹縫區1〇5中之η半導體層3之上面上、p+雜質區4之上面上、以及p井區 2 0之上面上’選擇性地形成有使#雜質區5、3〇、ρ+雜質區 7、2 1、源極區2 2、3 2、汲極區2 3、3 1、以及η+雜質區6露出之氧化膜12。又，在η+雜質區5與ρ+雜質區7之間之η-半導體層3之上面上設置之氧化膜12之上，在於平面視上形成有圍繞Π+雜質區5以及邏輯電路03之複數電極9。這些複數電極9係形成多重場板，由此而達到本實施例之半導體裝置之对壓向上。又，電極9係由例如與閘極電極2 6、3 6同樣之多晶矽形成。本第一實施例之半導體裝置中，形成有覆蓋n—半導體層3、氧化膜12、閘極電極26、36以及電極g之絕緣膜18。又，貫通絕緣膜1 8，n+雜質區6係與電極丨6，n+雜質區5係與電極15，n+雜質區7係與電極17分別連接。又，p通道 MOSFET 130之汲極區31、源極區32以及閘極電極36與以雜質區30係分別貫通絕緣膜18而連接於電極35。又，η通道 MOSFET 131之汲極區23、源極區22以及閘極電極26與ρ+雜質區21係分別貫通絕緣膜18而連接於電極25。 ^ ’ 電極15係沿其自身連接之η+雜質區5而在於平面視上圍繞邏輯電路103而配置。又，電極15係與汲極區31以及#雜質區3 0上之電極3 5由電極1 3而連接。又，電極1 7係沿其自身連接之Ρ+雜質區7而在於平面視上圍繞邏輯電路1〇3以及

200529354 五、發明說明（ll) 電極1 5而形成。在電極9之上方夕怨& ▲ 10，由浐此堂扛1Λ 緣膜18上係浮動配置有複數電極 1 υ 甶違些電極10與雷；庙>一，，A 4· 半導體裝置之耐壓向上艾之電各結合而達到本實施例之極之絕緣膜8。。又’絕緣膜18上形成有覆蓋各電

本墓一：f例之半導體裝置中，係將狹縫區105中之1 s ν 9之方向兩端做為源極以及汲極，該it半導體 / 由方向夾持之p+雜質區4做為閘極而形成寄生之jfeT 該JFET 1〇2之動作，如後所述，可對啟動電容元，、給充足之電荷。又，狹缝區105中之it半導體層3之由方向兩端^之中，低電位島區1〇4側係做為JFET ι〇2之汲極之功能，咼電位島區丨〇 J側係做為源極之功能。如此結構之本第一實施例之半導體裝置中，p+雜質區 4 7以及P半導體基板1係施加接地電位。又，電極1 6係施加電壓源150L之輸出電位yL，由此，低電位島區1〇4中之『半導體層3施加電位、，且JFET 1〇2之汲極施加電位八。又’ P+雜質區21連接之電極25係具有邏輯電路1〇3之負電源端子，該電極25係施加假想電壓源150H之輸出電位 Vs °又’n+雜質區30連接之電極3 5係具有邏輯電路1〇3之正電源端子’該電極3 5係電性連接於啟動電容元件2 〇〇之一 ife200a。由此’高電位島區1〇1中之n-半導體層3施加電位 Vb，且JFET 102之源極施加電位vb。如上所述，啟動電容元件2〇〇未充電之場合中，電位％為接地電位時，由電壓源150L對啟動電容元件200充電。

2108-6474-PF(N3);Ahddub.ptd 第17頁 200529354

此時之充電電流係依序通過低電位島區1〇4中之n_半導體層 3、做為JFET 102之通道之狹縫區丨〇5中之『半導體層3、以及高電位島區101中之rr半導體層3，而供給至啟動電容元件 2 0 0 〇

如此，本第一實施例中，充電電流不會通過pn接合而供給至啟動電容兀件200，電位\可上昇至電壓源15〇1之出電位。 J 啟動電容兀件200之充電後，假想電壓源15〇H之輸出電位vs係變為電位vH，電位Vb係變為(Vl+Vh)。因❼，狹縫區105中之ir半導體層3與其在γ軸方向夾持之p+雜質區4形成之pn接合係施加數之逆電壓。由此，本第一實施例之狹缝區105中之ir半導體層3之大體全域形成空乏層。此一結果，上述之電位Vb係變為（Vl+Vh)而較電壓源15〇l之輸出電壓VL大之場合，啟動電容元件2〇〇之蓄積電荷係不向電位島區1 04中之rr半導體層3流動，電位％係維持在 (VL + VH)。因而，邏輯電路1〇3之電源係經常供給電壓、。又，假想電壓源1 50H之輸出電位vs變為電位％，$電位島區1 01中之ΙΓ半導體層3與其圍繞之P+雜質區4構成w之时接合係施加數百V之逆電壓，由RESURF效果，高電位島區 101中之rr半導體層3之中，對應於#雜質區5與邏輯電路 103反對侧之部分，換言之，較n+雜質區5外側之部分之全區形成空乏層。由此，邏輯電路1〇3係以空乏層圍繞，^ 得到高耐壓之半導體裝置。又，第2圖中斜線所示之 RESURF分離區1〇6係顯示假想電壓源15〇H之輸出電位γ變為

2108-6474-PF(N3);Ahddub.ptd 第18頁 200529354 五、發明說明（13) 電位VH之際空乏層形成之區之概略。又’本第一實施例之半導體裝置中，低電位島區 1 0 4 '狹缝區1 〇 5以及高電位島區1 〇 1以外之n-半導體層3，而在其與藉由p+雜質區4連接之n-半導體層3也形成有電壓源1 5 0 L做為正電源之電路（未圖示）。又，該電路以下稱為「低耐壓電路」。如此之本第一實施例之半導體裝置中，狹缝區1〇5中之rr半導體層3之X轴方向兩端做為源極以及汲極，該n-半導體層3在Y軸方向夾持之p+雜質區4做為閘極而形成寄生之 JFET 102，可藉由該JFET 102對啟動電容元件200供給充足之電荷。因此，充電電流不會通過pn接合而供給至啟動電容元件200，較藉由二極體充電之場合可對啟動電容元件2 0 0供給充足之電荷。此一結果，可得到電氣特性優良之半導體裝置。另外’本第一實施例中，狹縫區1 〇 5中之rr半導體層3 之寬度W係設定為較高電位島區1 〇 1中之n-半導體層3之寬度 HW小。在此假定，與本第一實施例不同，寬度w設定為寬度HW以上之場合，由形成佔有面積大之大規模之邏輯電路 103而使高電位島區1〇1中之n-半導體層3之寬度HW變大，則寬度W也變大’而在電位Vs設定成高電位之場合，狹縫區 1 0 5令之η-半導體層3之大體全域不易形成空乏層。因此，啟動電容元件200之蓄積電荷容易漏失至狹縫區1〇5中之η-半導體層3。然而，本第一實施例中，寬度W設定為較寬度HW小，

2108-6474-PF(N3);Ahddub.ptd 第19頁 200529354 五、發明說明（14) 由形成佔有面積大之大規模之邏輯電路103而使寬度HW變大之場合，寬度W可維持在較小之值，且狹縫區1 0 5中之n_ 半導體層3之大體全域容易形成空乏層。因此，可抑制啟動電容元件200之蓄積電荷之漏失，且電位Vb可維持於 (WH)。又，本第一實施例之狹縫區1 0 5中之η-半導體層3之寬度W最好滿足以下之公式（1)。【公式1】 · /"(2 · ε s -VL/(q -Nd)) …（1) 然而，Na>>Nd，es係本第一實施例之半導體裝置使用之半導體之介電率（F/cm)、q係單位電荷量（C)、Nd係ir半導體層3之雜質濃度（cm-3)、\係^雜質區4之雜質濃度 (cm-3) 〇上述公式（1)係啟動電容元件200進行充電時，狹縫區 1 0 5中之rr半導體層3之汲極側之端部變為夾斷狀態之條件式。由此，JFET 102係對於充電電流做為電流限制阻抗之功能，可降低電壓源150L必要之電流電容。以下說明其理由。第6圖係本第一實施例之半導體裝置中，不設置”以 102而直接連接電壓源150L與啟動電容元件2〇〇之場合之電路結構之示意圖，第7圖係設置代替JFET 102之電流限制阻抗201之場合之電路結構之示意圖。又，第8圖係第6、7 圖所示之電路之充電特性之示意圖。第8(a)圖係顯示對應於啟動電容元件2 0 〇之充電電流I與充電時間t之關係，第

200529354 五、發明說明（15) 8(b)圖則顯示電位Vb與充電時間t之關係。又，第6、7圖中，為便於說明，邏輯電路103之圖示省略。又，第8圖中之虛線係顯示第6圖所示之特性，實線係顯示第7圖所示之特性。如第6圖所示，將電壓源150L與啟動電容元件2〇〇直接連接之場合，係如第8 (a)圖所示，充電開始後之充電電流 (以下稱為「初期充電電流」）非常大。因而，在此一場合，不使用具有大電流電容之電壓源15〇L，初期充電電流流動時電壓源150L之輸出電位Vl低下。如上所述，輸出電位VL係做為未圖不之低耐壓電路之正電源使用，輸出電位 VL低下則該低耐壓電路誤動作。因而，為防止此一現象，必須使用大電容之電壓源150L。另方面

如第7圖所不之藉由電流限制阻抗2 〇 i連击電壓源150L與啟動電容元件20 0之場合，如第8(a)圖所示，可抑制初期充電電流。因此，相較於兩者直接連接4 場合，可使用具有小電流電容之電壓源15〇L。因而，一實施例之JFET 102係做為電流限制阻抗之功能，可電壓源150L之電流電容。

第9圖係在對啟動電容元件2〇〇充電時，狹縫區出中之η半導體層3中空乏層形成之樣子之示意圖，該n半層3由上方所見之平面圖。第9(a)圖係顯示v ，亦即開始對啟動電容元件200充電時之樣子，圖1 顯〒0<Vb<VL之場合，亦即從充電開始後至充 ’、樣子。又’第9(c)圖係顯示Vb = vL之場合，亦即=電完；:

200529354 五、發明說明（16) 之樣子。如第9(a)圖所示，在充電開始時，狹縫區1〇5 導體層3之汲極側之端部中，該n_半導體層3從γ ^ ^ 雜質區4延伸出空乏層25〇，其互相接觸而變為央斷夾夺態。因而，電荷蓄積於啟動電容元件2〇〇，電位y ，第9(b)圖所示’狹縫區ί〇5中之『半導體層3之源“側幵’如部也從Ρ+雜質區4延伸出空乏層25〇。％ η-半導如二?i啟,！電容元件20曰0進行充電’狹、縫區…中之 JFET 1〇2Γ、Γ:?側之端部也形成有空乏層25°，隨之而受4兄電電流1減少，該阻始夕祕；係不大受充電時間影響。抗之心加又，Vb = VL時，如第9(c)圖所示，在狹導體層3之全區形成空乏^ 在”&105中之〇定為電位VH，即使電位因而’電位Vs係在其後設件_之蓄W;不電二^ 動’可使電位Vb確實維持（\ + \)島£104中之n—半導體層3流如此，由將狹縫區105 L中上滿足公式⑴，jm 102係做導體層3之寬度w設定成此，施加於低電位島區丨04中:艮制阻抗之功能，由可降低必要之電流電容。另牛導體層3之電壓源150L 3係由Vb=VL而全區覆蓋於空，，狹縫區丨〇5中之rr半導體層一端200a之電位Vb確實上1至θ朽二使啟動電容元件200之動電容元件200之電荷之漏失。 L，且可抑制蓄積於啟第22頁 2108-6474-PF(N3);Ahddub.ptd 五、發明說明（17) 第二實施例弟1 〇 12圖係顯示本發明第二實施例之半導體裝置之結構之剖面圖。第〗〇〜！ 2圖係分別顯示相當於第2圖中箭頭ΑγΑ〜C-j之剖面圖。本第二實施例之半導體裝置，係在上述第一實施例之半導體裝置中，更設有基本之？+埋入雜質區50。如第10〜12圖所示，P+埋入雜質區5〇係在n-半導體層3 與P半導體基板1之界面中，圍繞n+埋入雜質區2而形成。具體而言，p+埋入雜質區5〇係在高電位島區1〇1中之『半導體層3之周緣部與p-半導體基板丨之界面，以及含有低電位島區104與狹縫區105中之η-半導體層3之高電位島區1〇1以 =11半導體層3與ρ-半導體基板k界面中，圍繞η+埋入雜、區2而形成。又，ρ+雜質區&係與第一實施例不同，到達區5〇而形成。其他結構係與第-實施例之半導體裝置相同，故其說明省略。由夕如^樓本第二實施例之半導體裝置中，在狹縫區105 4連』，且iT:3曲與'半導體基板1之界面，設有與Ρ+雜質區由此，+雜、#質？辰度較η_半導體層3高之ρ+埋入雜質區50。其不只從Υ站士 a逆電1，在狹縫區105中之η-半導體層3，也大幅延伸有空°乏夾/。之:雜f區4 ’且從Ρ+埋入雜質區50 之動作時，JFET t、s ^，本第二實施例之半導體裝置 Vb係較電位、大之纟曰人I 之阻抗上昇。由此，即使電位琢口’更可抑制蓄積於啟動電容元件2〇〇 200529354 五、發明說明（18) 之電何之漏失。又，本第二實施例之P+雜質區4，係到達P+埋入雜質區 5 〇而形成，p+雜質區4係相較於到達η-半導體層3與it半導體基板1之界面而形成之第一實施例之半導體裝置，可使Ρ+雜質區4之擴散深度較淺。因而，可降低複數半導體裝置間之狹縫區105中之ir半導體層3之寬度W之變量。又，本第二實施例中，由將狹縫區1 0 5中之rr半導體層 3之寬度W設定成滿足上述公式（1)，可更抑制蓄積於啟動電容元件200之電荷之漏失。第三實施例第1 3圖係顯示本發明第三實施例之半導體裝置之結構之平面圖。第14圖係第13圖中箭頭D-D之剖面圖。本第三實施例之半導體裝置，係在上述第一實施例之半導體裝置中’設置複數之狹缝區1 〇 5。如第1 3、1 4圖所示，本第三實施例之p+雜質區4係圍繞 η半導體層3之一部分而形成，在n-半導體層3内區分為高電位島區101、低電位島區1〇4、以及複數狹縫區1〇5。複數狹缝區1 〇 5中之rr半導體層3係分別位於高電位島區1 〇 1以及低電位島區104中之rr半導體層3之間，且連接於兩方。其他結構係與第一實施例之半導體裝置相同，故其說明省略。、如此，本第三實施例之半導體裝置中，由於設置有複數狹縫區105，寄生之JFET 102係複數設置。因而，對於啟動電容元件200，可使用並列連接之複數汀” 1〇2進行 2l〇8-6474-PF(N3);Ahddub.ptd 第24頁 200529354 五、發明說明（19) 充電。此一結果，由jFET 1〇2之通道之阻抗高等等之理由’即使在以單一JFET 102不能供給充足之充電電流之場合’可設置對應於啟動電容元件2〇〇之電容值之複數jfeT 1 0 2，且可縮短充電時間。又’本第三實施例之半導體裝置中，由將各狹縫區 105中之rr半導體層3之寬度W設定成滿足上述公式（1)，可更抑制蓄積於啟動電容元件20 0之電荷之漏失。在此一場合’由夾斷效果對啟動電容元件2 〇〇限制充電電流大小，本第三實施例設置複數狹縫區105而形成複數JFET 102特別有效。又’第二實施例之半導體裝置中，也可與本第三實施例之半導體裝置同樣設置複數狹缝區1 〇 5。此一場合中，相當於第13圖中之箭頭D-D之剖面圖係顯示於第1 5圖中。第四實施例第1 6圖係顯示本發明第四實施例之半導體裝置之結構之平面圖。第17圖係第16圖中箭頭E-E之剖面圖。本第四實施例之半導體裝置，係在上述第三實施例之半導體裝置中，將基本之低電位島區104複數分割。如第1 6、1 7圖所示，本第四實施例之低電位島區1 〇 4 係分割為複數，包括複數分割區1 〇 4 a。亦即，本第四實施例之P+雜質區4係在rr半導體層3區分為複數分割區104a。又，複數分割區104a中之rr半導體層3係一對一連接於複數狹缝區1 0 5中之ir半導體層3。又，η+雜質區6係個別設置於分割區104a，電極16也係個別設置於分割區l〇4a。

2108-6474-PF(N3);Ahddub.ptd 第25頁 200529354 五、發明說明（20) 另外’本第四實施例之半導體裝置中，設置有複數切換電路sw，這些切換電路sw之一端係與複數電極16一對一電性連接。又，各切換電路SW之另一端係與電壓源150L連接。本第四實施例之切換電路SW係預先固定於開啟狀態或關閉狀態。舉例而言，切換電路sw可由與複數電極丨6 一對一電性連接之電極端子、連接於電壓源15儿之電極端子，以及連接其間之鋁線構成，且在組裝製程中，由線路結合進行與否，將切換電路sw之開啟/關閉狀態預先固定。又，切換電路SW可由與複數電極16 一對一電性連接之電f端子、連接於電壓源15儿之電極端子，以及在其間個 2接，ΐ數配線構成，且在組裝製程中，由該配線以雷 γ切斷與否，將切換電路sw之開啟/關閉狀態預先固可採用半導體元件做為切換電路sw。在此一百’晶圓製程中形成ROM，以兮皆 ± ^^ ^ M以該R0M寫入之情報可控制半導體開關而構成。X，其後之測試製程中，等半導體開關之開啟/關閉情報，將 /二閉狀態預先固定。又，切換雷 /導體開關之開啟/關置於上述低耐壓電路。其二!：=述半導體開關係設装置相同，故其ί:省：紅構係與第三實施例之半導體如此’本第四實施例之丰莫駚 104係由複數分割區1〇4形 ^ ，低電位島區半導體層3，係」f一該等分割團a中之η- ;複數狹縫區105中之rr半導體 I麵 2108-6474-PF(N3);Ahddub.ptd 第26頁麵 200529354 五、發明說明（21) 層3，由設置上述切換電路SW，複數JFET 102之中，使用任一 JFET 102進行啟動電容元件20 0之充電，可在組裝製程或測試製程等晶圓製程後之製程自由選擇。因而，使用同一晶圓製程，可對應於不同電容值之啟動電容元件2〇〇而可製造出複數半導體裝置，由此而降低製造成本。第五實施例第1 8圖係顯示本發明第五實施例之半導體裝置之結構之平面圖。第19〜21圖係分別顯示第18圖中箭頭F-F〜H-H 之剖面圖。本第五實施例之半導體裝置，係在上述第一實施例之半導體裝置中，更設置有基本之閘極電極60以及閘極絕緣膜61。如第18〜21圖所示，狹缝區105中之η—半導體層3上設置有代替氧化膜1 2且相較之下非常薄之閘極絕緣膜6 1，該閘極絕緣膜6 1上設有閘極電極6 0。另外，閘極電極6 0係狹缝區105中之η·半導體層3在Y轴方向夾持之P+雜質區4上部分藉由氧化膜12而設置。閘極電極6 0係例如由多晶矽形成之導電膜。又，閘極絕緣膜6 1係例如由矽氧化膜形成。其他結構係與第一實施例之半導體裝置相同，故其說明省略。如此，本第五實施例之半導體裝置中，由在狹縫區 1 0 5中之it半導體層3上藉由閘極絕緣膜61而設置閘極電極 6 0，在該閘極電極6 0施加正電位，在狹缝區1 0 5中之η_半導體層3之上面附近形成蓄積層。因而，可使JFET 102之通道之電子之移動度上昇。此一結果，對啟動電容元件200

2108-6474-PF(N3);Ahddub.ptd 第27頁 200529354 五、發明說明（22) 之充電電流增加，在短時間内可充電完了。又，對於閘極電極60之施加電位v掷4 ^ vg ^曰加’由狹綠區1 5 中之η-半導體層3之電子移動度上昇，初期充電電狹二？。5 亦即，由施加於閘極電極60之電位Vg可控制初期曰流。第2 2圖係施加電位Vg與初期充電電流之關係之示立圖。由第22圖所示之方塊，可理解增加對於間極電施加電位Vg則初期充電電流增加。又，對啟動電容元件20 0充電完了，且電位％設定為電位VH時’由對閘極電極60施加接地電位，可抑制蓄積於啟動電容元件200之電荷之漏失。又，在p+雜質區4上部分藉由氧化膜12而設置，然而由調整氧化膜12之厚度，可;1 在P+雜質區4之表面附近形成反轉層。又，上述第三、第四實施例之半導體裝置中，可在複數狹縫區105中之η-半導體層3之上形成閘極絕緣膜61，該閘極絕緣膜61上設有對複數狹縫區1〇5共通之閘極電極 60，由在該閘極電極60施加正電位，可使JFET 102之通道之電子之移動度上昇，而得到與本第五實施例之半導體裝置同樣之效果。第六實施例第2 3圖係顯示本發明第六實施例之半導體裝置之結構之平面圖。第24圖係第23圖中箭頭I-Ι之剖面圖。本第六實施例之半導體裝置，係在上述第三實施例之半導體裝置中，在狹缝區105等更設置有基本之上述閘極電極60以及閘極絕緣膜61。 2108-6474-PF(N3) ;Ahddub.ptd 第28頁 200529354 五、發明說明（23) 如第23、24圖所示，複數狹縫區1〇5中之n-半導體層3 之上分別有互相分離而設置之閘極絕緣膜6 1。又，各閘極絕緣膜61上分別有互相分離而設置之閘極電極6〇。亦即，閘極電極60係一對一對應於複數狹縫區丨〇5中之n-半導體層 3而設置。另外，本第六實施例之半導體裝置中，設置有上述之複數切換電路SW，這些切換電路SW之一端係與複數電極16 一對一電性連接。又，各切換電路sw之另一端係與電壓源 1 50L連接。本第六實施例之切換電路sw係與第四實施例相同，可在組裝製程或測試製程等晶圓製程後之製程個別決定開啟狀態或關閉狀態。如此，本第六實施例之半導體裝置中，在複數狹縫區 1 0 5中之it半導體層3之上分別藉由閘極絕緣膜6丨而個別設置閘極電極6 0，由設置上述之複數切換電路別，複數狹缝區105中之rr半導體層3之中，在任一n-半導體層3形成蓄積層，均可在組裝製程或測試製程等晶圓製後製選擇。亦即’複數則”。2之中，無論提昇任一二由2 之電子移動度，均可在晶圓製程後自由決定β因而，使用同一晶圓製程，可對應於不同電容值之啟動電容元件2〇〇而可製造出複數半導體裝置，由此而降低製造成本。第七實施例第25圖係顯示本發明第七實施例之半導體裝置之結構之平面圖。第26〜28圖係分別顯示第25圖中箭頭j — j〜l-l 之剖面圖。本第七實施例之半導體裝置，係在上述第一實

2108-6474-PF(N3);Ahddub.ptd 第29頁 200529354 五、發明說明（24) 施例之半導體裝置中，更設置有代替n+雜質區6之p+雜質區 7 0，且更設置有n+埋入雜質區71。如第25〜28圖所示，p+雜質區7〇係在低電位島區104中之rr半導體層3上面内與p+雜質區4分離而設置。又，p+雜質區7 〇係連接有電極1 6。又，n+埋入雜質區71係在p+雜質區 70下方，設置於低電位島區1〇4中之rr半導體層3與p-半導體基板1之界面。其他結構係與第一實施例之半導體裝置相同，故其說明省略。如此，本第七實施例之半導體裝置中，在低電位島區 1 04中之rr半導體層3之上面内，設置連接於施加電位之電極16之p+雜質區70。由此，p+雜質區70與其接觸之η-半導體層3構成pn接合二極體。第2 9圖係本發明第七實施例之半導體裝置之等價電路之示意圖。如第29圖所示，由設置p+雜質區7〇，在JFET 1 0 2之没極與電壓源1 5 0 L之間等價地插入二極體11 〇，啟動電容元件2 0 0係藉由該二極體11〇與JFET 102供給充電電流。亦即，由電壓源150L供給之充電電流，係依序通過二極體110之陽極區之p+雜質區7〇、狹縫區1〇5中之n-半導體層3、以及高電位島區1〇1中之n-半導體層3，而供給至啟動電容元件200。 ^ ° 如此’本第七實施例之半導體裝置中，藉由ρ+雜質區 70與其接觸之rr半導體層3構成之二極體對啟動電容元件 200供給充電電流，即使充電完了後電位\係較電位\大之場合，仍可抑制蓄積於啟動電容元件2 〇〇之電荷之漏失。

2108-6474-PF(N3);Ahddub.ptd 第30頁 200529354

五、發明說明（25) 另外，本第七實施例之半導體裝置中，度較IT半導體層3高之+ 由汉置雜貪辰裝置形成之寄生罅十質可抑制由本半導體展罝九y风I奇生雙極性電晶體此具體說明之。 < 兄冤冤机之漏失。以下對第30圖係在本第七實施例之半導體裝置开極性電晶體之示意圖。第3 g ^ ° 雙 ττ , 昂圖中，顯不第25圖中之籥瓸 L-L之剖面圖之寄生雙極性電晶缶_石》、1«换 ^ ^ ^ ^ 人弟圖中’為避免圖面f雜，’略電極以以及絕緣膜8、18之記載。如第30圖所示，雜曾pi rj〇 ΛΑ ，、質區4、11半導體層3、與P+雜質區 70係構成pnp寄生雙極性電晶體16〇。 μ矣 IT半導體層3以及η+埋入雜質F7 P +導體基板1、寄生雙極性電晶體16〗/ 與P雜質區70係構成pnp 161係並列連接。 ’卿寄生雙極性電晶體m、本第七貝施例之丰導辦駐番rb » . 生雙極性電晶體160由形成以上之_寄 ΡΠΡ寄生雙極性電晶體16〇二動動電作谷^ ^ φ ^ ^ ^ 動作，由電壓源150L供給其？係做為其電容器電流，設定於接地電 * 漏失。因而’為抑制充電電流之漏 ^率有要降低卿寄生雙極性電晶體160、161之電流增第例中’在？+雜質區70之下方，低電位島區雜暂严與P_半導體基板1之界面中設有n+埋人二Λ太:目較於未設置之場合，pnp寄生雙極性電晶體土品之雜質濃度提昇。因而，pnp寄生雙極性電晶

I麵

第31頁 200529354 五、發明說明（26) 體1 6 1之電流增幅率hFE降低。此一結果，可抑制充電電流之漏失。又，關於pnp寄生雙極性電晶體160，如第28圖所示，由放大P+雜質區4與p+雜質區70之距離L，可降低其電流增幅率hFE。又，本第七實施例中，由設置n+埋入雜質區71，阻礙低電位島區104中之rr半導體層3之空乏層之延伸。然而，低電位島區104中之rr半導體層3與高電位島區中之n-半導體層3並未直接連接’其間係設有狹縫區中之jj-半導體層3。該狹縫區105中之rr半導體層3係設定成其寬度w較高電位島區101中之ir半導體層3之寬度HW小而容易空乏化。為此’由RESURF效果’邏輯電路1〇3可確實以空乏層圍繞。因而，由設置n+埋入雜質區71，可抑制耐壓低下。第八實施例第31圖係顯示本發明第八實施例之半導體裝置之結構之平面圖。本第八實施例之半導體裝置係在上述第四實施例之半導體裝置中’基本地設置只有兩組由狹缝區1 〇 5與分割區1 04a成組，其中一組之分割區1 〇4a中之n-半導體層3 電性連接之檢測電路8〇代替切換電路sf而設置。如第31圖所示’本第八實施例中，狹缝區丨〇 5以及分割區104a係分別設置兩個，分割區1〇43中之『半導體層3與狹縫區1 0 5中之it半導體層3係一對一連接。又，n+雜質區6 以及電極16係個別設置於分割區1〇4a。本第八實施例中，在兩個分割區104&之一方中之『半

2108-6474-PF(N3);Ahddub.p td 第32頁 200529354 五、發明說明（27) 導體層3 ’精由電極1 6以及n+雜質區6而施加電壓源1 5 〇 l之輸出電位VL，另一方中之n-半導體層3係電性連接於檢測電路80。以下將該一方之分割區i〇4a稱為「分割區 104aa」，另一方之分割區i〇4a稱為「分割區1〇431)」。又，與分割區104aa組成之狹縫區1 〇5稱為「狹縫區 10 5aa」’與分割區l〇4ab組成之狹缝區1〇5稱為r狹縫區 1 0 5ab」。

檢測電路80係將分割區l〇4ab中之rr半導體層3之電位 V0檢測之電路，設置於上述低耐壓電路。檢測電路8〇係包括加強型之p通道MOSFET 80p、同樣加強型之n通道m〇sfeT 8 0 η、與保遵二極體8 0 d，且施加電位、做為該正電源電位0 P通道MOSFET 80p與η通道MOSFET 80η係構成CMOS換流器80pn，p通道MOSFET 80p以及n通道M0SFET 8〇n之源極係分別施加電位VL以及接地電位。又，p通道M〇SFET 80p以及 η通道MOSFET 80η之閘極係與分割區i〇4ab中之n••半導體層3 電性連接，更連接於保護二極體之陰極。又，保護二極體8 0d之陽極係施加接地電位。本檢測電路8〇係將CM〇s 換流器80pn之輸出電位，亦即p通道M〇SFET 8〇p以及n通道 MOSFET 80η之汲極之電位做為檢測信號DS〇而輸出。如此之結構之檢測電路8〇中，分割區丨〇4ab中之『半導體層3之電位V0係在未滿CMOS換流器8〇pn之門檻值電位vth() 時輸出高位準之檢測信號DS0，而在超過門檻值電位時輸出低位準之檢測信號DS0。

2108-6474-PF(N3);Ahddub.ptd 第33頁 200529354 五、發明說明（28) 本第八貫施例中，由使用檢測電路而檢測分割區 104ab中之it半導體層3之電位V0，可間接檢測高電位島區 101中之it半導體層3之電位，亦即電位\。以下對此且說明之。 ~ 第32圖係電位Vb、電位V0以及檢測信號DS〇之電位波形之示意圖。第32(a)圖係顯示電位Vb、第32(b)圖係顯示電位V0、第32(c)圖係顯示檢測信號dS〇。如第32(a)圖所示，分割區104aa中之rr半導體層3係施加電位\，開始啟動電容元件200之充電，則電位\上昇。電位η上昇，°如第 32(b)圖所示，可當做浮游狀態，電位ν〇係由電位丸誘起而上昇。又，電位Vb以及電位ν〇上昇，則分割區1〇4ab中之『半導體層3之中空乏層所佔之比例增加。對啟動電容元件200充電完了而使\ = \，假想電壓源 1 5 0 Η之輸出電位Vs係設定為電位％，電位％係上昇至 (VL + VH)。此時，電位V0係由分割區1〇4ab中之『半導體層3 70全覆蓋於空乏層而只上昇至電位％。本第八實施例中，該電位VF係設定成十數V，故電位vo不會上昇十數v以上。又，電位VF之值係可由變化狹縫區1〇531)中之『半導體層3 之寬度W而調整。舉例而言，由設定寬度w滿足上述公^ (1)，電位VF係變為十數V。窃如上所述，本第八實施例中，電位V0係由電位\之上昇而上昇，而在電位vb變為數百V之場合也不會上昇b十數v 以上。因而，本檢測電路8 〇可由十數V之電源動檢測電位V0。％ # 第34頁 2108-6474-PF(N3) ;Ahddub.ptd 五、發明說明（29) 榧值ί 之為中，CM〇S換流器8〇Pn之門 m所-夕為車父電位vF低之值。因而，如第32(c) 係輸二ί準：；；； =之充=始時，檢測電賴位，檢測電路80係輸出低位準之檢測信細! b電中之：ί導體本二2施例之半導體裝置中，分割區1 〇4ab 丰導體曰3之電位V0係隨電位測該電位V0，可觀測离雷办#广彳Λ /山 , 外田檢位變化。 J阿電位島區101中之『半導體層3之電另卜電位Vb V0上昇，狹縫區i〇5ab中之n-半導體> 島區101中之η半導體層3施加高電位之

Lb中之『半導體層3之寬度適切調整， f = £ 檢測電路8 0可由比較低雷仞夕*、店二a & 只施例之成I女主道辨继f = 電源而動作。此一結果，可減小本+導體裝置全體之電路規模。 =外，狹缝區l〇5ab中之n-半導體層3之寬度w，係成較尚電位島區1〇1中之"導體層3之寬細小，故可"维持南電位島區101令之γγ半導體層3之寬度HW，狭縫區105ab中之η-半導體層3之寬度卜目伴狭邏輯電路1〇3之區，且狹縫區1〇5ab中之η_半體空乏化之電位V0可為低電位。體層3之王區 :二本第八實施例之檢測電路8〇中，電位位之Π檻值電位U輸“㈣之檢測信細q = 動電容元件200充電期間與否均可大致判定。在啟 200529354 五、發明說明（30) 第九實施例第3 3圖係顯示本發明第九實施例之半導體裝置之結構之平面圖。本第九實施例之半導體裝置係在上述第八^施例之半導體裝置中，設有代替檢測電路8〇之檢測電路81。如第33圖所示，本檢測電路81係包括壓制型通道 M0SFET81n與阻抗8lΓ，且施加電位VL做為該正電源電位。 η通道M0SFET 81η之汲極係與阻抗81r之一端連接，其源極施加接地電位。又，阻抗8 1 r之另一端施加電位八。又，本檢測電路81係將n通道M0SFET 81η之汲極電位做為檢測信號DS1而輸出。又，檢測電路81也設置於上述低耐壓路。如此之結構之檢測電路81中，分割區1 〇4ab中之η-半導體層3之電位ν〇係在負電位之門檻值電位大時輸出低位準之檢測信號DS1，而在較門檻值電位Vthi小時輸出高位準之檢測信號DS1。如上所述，啟動電容元件200之另一端20 0b，舉例而言，係連接於在電位VH與接地電位之間以圖騰柱連接之兩個IGBT間之連接點。又，這兩個1(；以間之連接點連接於感應成分之負荷之場合，高電位侧之丨GBT係由開啟狀態遷移至關閉狀態，且低電位侧之丨GBT係由開啟狀態遷移至關閉狀態’由上述感應成分而在該連接點發生負電位之峰值雜訊。為此，啟動電容元件2〇〇之另一端2〇〇b施加大之負電位’而電位Vb變為負電位。此一結果，在p-半導體基板1與 η半導體層3形成之pn接合施加順電壓，由p-半導體基板1

200529354 五、發明說明（31) 流經大電流，上述低耐壓電路誤動作。 I Ξι:/由為進二對低耐壓電路之保護動作，☆需對高電立品之n半導體層3施加負電位檢測。本第九實施例中，由使用檢測電路81而檢測分割㈣㈣中之η_半導體層3之電位V0 ’可間接檢測對高電位島區〗中之η半導體層3之負電位之施加。以下對此具體說明之。一 Ϊ34圖$電位Vb、電位V〇以及檢測信號DS1之電位波形思、第i4U)圖係顯示電位'、第34⑻圖得、顯示電位V0、第34(c)圖係顯示檢測信號㈣。如第34⑷圖、第 3曰4(b)圖所示，開始啟動電容元件2〇〇之充電，則電位、上 =芬電凡7 ’電位Vs係設定為電位Vh，而電位％係上 ^至（VL+VH)。此時，如上所述，電位v〇係由狹縫區i〇5ab 中之IT半導體層3之全區變為空乏層而只上昇至電位Vp。一啟動電谷TL件200之另一端2〇〇b連接之兩個IGBT之中南電位侧之IGBT係由開啟狀態遷移至關閉狀態，且低電位則之IGBT係由關閉狀態遷移至開啟狀態，電位％減少，因電：2 ί :。又’由連接於IGBT之感應成分之負荷而電位VH k為負電位，由此電位％也變為負電位。此時，如第 34(b)圖所示▲，電位”也由電位％誘起而變為負電位。電位V0變為負電位，該電位V0係較檢測電路8 i中之η 通道MOSFET 8ΐη之負電位之門檻值電位¥加小，η通道變為關閉狀態’如第34(C)圖所示，則由檢測電路81輸出馬位準之檢測信號州。其後，由電位地電位，電位\也變為接地電位，由此電位v〇也變η為接為地接第37頁 2108-6474-PF(N3);Ahddub.ptd 200529354 五、發明說明（32) 電位。又’電位V0為接地電位時，電位v〇係較^通道 M0SFET 81η之負電位之門檻值電位4〗大，則由檢測電路81 輸出低位準之檢測信號DS1。如此，本第九實施例之半導體裝置中，電位ν〇係由高電位島區101中之ir半導體層3之電位誘起，由檢測電路81 檢測電位vo為負電位與否，而可檢測高電位島區1〇1中之『半導體層3係施加負電位與否。因而，可防止在半導體基板1與rr半導體層3形成之pn接合施加順電壓，且可防止上^ 述低耐壓電路之誤動作。另外，與第八實施例之半導體裝置相同，電位'、v〇上昇，狹縫區105ab中之it半導體層3完全空乏化，電位v〇不會上升至其以上，即使在咼電位島區中之n_半導體層 3施加高電位之場合，由對狹縫區1〇5ab中之半導體層3二寬度W適切調整，本第九實施例之檢測電路8 〇可由比較低電位之電源而動作。此一結果，可減小本半導體裝置全體之電路規模。另外，狹缝區105ab中之rr半導體層3之寬度w，係設定成較高電位島區101中之rr半導體層3之寬度Hw小，故可維持高電位島區101中之ir半導體層3之寬度Hw，且可調整狹縫區105ab中之rr半導體層3之寬度w。因而，可確保可形成邏輯電路103之區，且狹縫區i〇5ab中之rr半導體層3之全區空乏化之電位V0可為低電位。品二、又，第八、九實施例之半導體裝置，係如上述說明所說明，在第一實施例之半導體裝置，由低電位島區丨〇4與 2108-6474-PF(N3) ;Ahddub.ptd 第38頁 200529354 五、發明說明（33) 狭縫區1 〇 5組成而新設，由檢測該新設之低電位島0 4 之半導體層3之電位V0而設置之檢測電路之結構形^成，缺而，第二〜第七實施例之半導體裝置更設置同樣之衅 …、也可得到與第八、九實施例之半導體裝置同樣之效^。雖然本發明已以數個較佳實施用以限定本發明，任何孰路如上……、並非之精神和範圍内，仍可二、^員技β者，在不脫離本發明之保護範圍當視後附 f許的更動與潤飾，因此本發明申晴專利範圍所界定者為準。

200529354 圖式簡單說明【圖示簡單說明】第1圖係本發明第一實施例之半導體裝置之等價電路之示意圖。第2圖係顯示本發明第一實施例之半導體裝置之結構之平面圖。第3圖係顯示本發明第一實施例之半導體裝置之結構之剖面圖。第4圖係顯示本發明第一實施例之半導體裝置之結構之剖面圖。第5圖係顯示本發明第一實施例之半導體裝置之結構之剖面圖。第6圖係顯示本發明第一實施例之半導體裝置中，直接連接電壓源與啟動電容元件之場合之電路結構之示意圖。第7圖係顯示本發明第一實施例之半導體裝置中，藉由限制阻抗而連接電壓源與啟動電容元件之場合之電路結構之示意圖。第8(a)圖至第8(b)圖係對啟動電容元件進行充電時之充電特性之示意圖。第9(a)圖至第9(c)圖係空乏層形成之樣子之示意圖。第1 0圖係顯示本發明第二實施例之半導體裝置之結構之剖面圖。第11圖係顯示本發明第二實施例之半導體裝置之結構之剖面圖。

2108-6474-PF(N3);Ahddub.ptd 第40頁 200529354 圖式簡單說明第1 2圖係顯示本發明第二實施例之半導體士之剖面圖。 κ、、Ό構第1 3圖係|員示本發明第三實施例之半導體姓之平面圖。〜、…傅第1 4圖係顯示本發明第三實施例之半導體裝士之剖面圖。不κ、、、口構第1 5圖係顯示本發明第三實施例之半導體裝置之變形例之結構之剖面圖。第1 6圖係顯示本發明第四實施例之半導體裝置之結構之平面圖。第1 7圖係顯示本發明第四實施例之半導體裝置之結構之剖面圖。第1 8圖係顯示本發明第五實施例之半導體裝置之結構之平面圖。第1 9圖係顯示本發明第五實施例之半導體裝置之結構之剖面圖。第2 0圖係顯示本發明第五實施例之半導體裝置之結構之剖面圖。第21圖係顯示本發明第五實施例之半導體裝置之結構之剖面圖。圖第22圖係施加電位Vg與初期充電電流之關係之示意第23圖係顯示本發明第六實施例之半導體裝置之結構之平面圖。

2108-6474-PF(N3) ;Ahddub.ptd 第41頁 200529354 圖式簡單說明第2 4圖係顯示本發明第六實施例之半導體裝置之結構之剖面圖。第2 5圖係顯示本發明第七實施例之半導體裝置之結構之平面圖。第2 6圖係顯示本發明第七實施例之半導體裝置之結構之剖面圖。第2 7圖係顯示本發明第七實施例之半導體裝置之結構之剖面圖。第28圖係顯示本發明第七實施例之半導體裝置之結構之剖面圖。第29圖係本發明第七實施例之半導體裝置之等價電路之示意圖。第3 0圖係寄生雙極性電晶體之示意圖。第31圖係顯示本發明第八實施例之半導體裝置之結構之平面圖。第32ia)圖至第32(C)圖係電位Vb、電位V0以及檢測信说DS0之電位波形之示意圖。之半^圖係顯不本發明第九實施例之半導體裝置之結構之平面圖。 m之第:3二0圖圖係電位'、電位vo以及檢測信號主要元件符號說明】 1〜F半導體基板；〜n+埋入雜質區

2108-6474-PF(N3);Ahddub.ptd 第42頁 200529354 圖式簡單說明 3〜n_半導體層； 5(5a，5b)〜n+雜質區 7〜p+雜質區； 9，1 0〜電極； 1 3〜電極， 1 8〜絕緣膜； 21〜p+雜質區； 2 3〜汲極區； 2 5〜電極； 30〜n+雜質區； 3 2〜源極區； 3 5〜電極， 5 0〜p+埋入雜質區； 6 1〜閘極絕緣膜； 71〜n+埋入雜質區； 80d〜保護二極體； 80η〜η 通道M0SFET ; 81〜檢測電路； 81 r〜阻抗； 1 03〜邏輯電路； 1 0 4 a〜分割區； 11 0〜二極體； 150L〜電壓源； 2 0 0〜啟動電容元件 4〜p+雜質區； 6〜n+雜質區； 8〜絕緣膜； 1 2〜氧化膜； 15, 1 6, 17〜電極； 2 0〜p井區； 2 2〜源極區； 24〜閘極絕緣膜； 2 6〜閘極電極； 3 1〜沒極區， 34〜閘極絕緣膜； 3 6〜閘極電極； 6 0〜閘極電極； 70〜p+雜質區； S 0〜檢測電路； 80p〜p 通道MOSFET 80pn〜CMOS換流器； 81η〜η 通道MOSFET ； 101〜南電位島區， 1 0 4〜低電位島區； 1 0 5〜狹縫區； 13卜η 通道MOSFET ； 1 5 0 Η〜假想電壓源； 2 (Π〜電流限制阻抗

2108-6474-PF(N3);Ahddub.ptd 第43頁 200529354

Claims

200529354 六、申請專利範圍 1· 一種半導體裝置，包括： P型之半導體基板； n型之半導體層’形成於該半導體基板上； P型之第一雜質區，從該半導體層之上面邀基板之界面形成於該半導體層内，牌、該半導體 -至第三區，2雜質濃度較該；導=導體層内區分第 η型之第一埋入雜質區，在該第一區中之診與該半導體基板之界面形成’且雜質濃度、導體層高；以及卞导體層半導體元件’在該第一埋入雜質區之導體層； ^成於該半件.其中，該第一區中之該半導體層係電性連接有電容元 =第=中該半導體層與該第二區中之該半導體層由該第二區中之該半導體層互相連接；，、於平面視上，對應於該第一區與該第三區並列方向之垂直方向之該第三區中之該半導體層之寬度，係較區中之該半導體層之寬度小。 I 垂直方向之該第三區中式· W=2 · V^(2 . £s . vL/(q · Nd)) L ••半導體之介電率（F/cm) '如申請專利範圍第1項所述之半導體裝置，其中該 7向之該第5庶由，該半導體層之寬度W滿足下列公 VL ··對應第一雜質區之第二區中之半導體層之電位（v) 2108-6474-PF(N3);Ahddub.ptd 第45頁 200529354 六、申請專利範圍 q :單位電荷量（C) Nd :半導體層之雜質濃度（cnf3) Na :第一雜質區之雜質濃度（cnf3)。 3·如申請專利範圍第1或2項所述之半導體裝置，更包括P型之第二埋入雜質區，在該第三區中之該半導體層與該半導體基板之界面與該第一雜質區連接而設置，且雜質濃度較該半導體層高。 4·如申請專利範圍第1或2項所述之半導體裝置’其該第一雜質區係將該第三區在該半導體層内複數區分' 5. 如申請專利範圍第4項所述之半導體裝置，其中該第二區係由複數分割區構成，且該等複數分割區中之該' 導體層係與該等第三區中之該半導體層一對一連接° 勺 6. 如申請專利範圍第1或2項所述之半導體裝置’更0 括：絕緣膜，設置於該第三區中之該半導體層上’以及導電膜，設置於該絕緣膜上。 7·如申請專利範圍第4項所述之半導體裝置’更包括： . 絕緣膜，設置於每一該等第三區中之該半導體層上以及癌〆複數導電膜，設置於與該等第三區中之該半導體層一對一對應之該絕緣膜上。 I 8·如申請專利範圍第1或2項所述之半導體裝置，^五中，該第一雜質區係在該半導體層内更區分第四以及

200529354 六、申請專利範圍區；該第四區中之該半導體層與该第一區令之該半導體層係在該第五區中之該半導體層連接’ 於平面視上，對應於該第〆處與該，五區並列方向之垂直方向之該第五區中之該半導雜層之寬度，係較該第一區中之該半導體層之寬度小；以及σ 更包括檢測電路，檢測該第奴區中之該半導體層之電位之 9.如申請專利範圍第8項所述之半導體裝置，其中該檢測電路係在該第四區中之該半導體層之電位較正電位門棰值電位大時輸出檢測信號。 10·如申請專利範圍第8項所述之半導體裝置，其申，該檢測電路係在該第四區中之該半導體層之電位較負電位之門檻值電位小時輸出檢測信號。 ]1· 一種半導體裝置，包括·· Ρ型之半導體基板； 1之，導體層，形成於該半導體基板上；其把之第一雜質區，從該半導體層之上面盥該丰導雜土板之界面形成於該 /、導體一至:型\區第’—且雜質濃度較該半導= 分第與該半導體基板之入界雜質£ ’在該第？高；介面形成且雜質濃度較該半導體層半導體元件，在該第-埋入雜質區之上方形成於該半第47頁 2108-6474-PF(N3);Ahddub.ptd 200529354 六、申請專利範圍導體層；上 P型之第二雜質區’在該第二區中之言面内，與該第一雜質區分離而設置；以及 η型之第二埋入雜質區，在該第二雜質區之該第二區中之該半導體層與該半導體基板之界面’在雜質濃度較該半導體層高；成’且其中，該第一區中之該半導體層係電性連接有電容元件；該第一區中該半導體層與該第二區中之該半導體層係由該第三區中之該半導體層互相連接； ” 於平面視上，對應於該第一區與該第三區並列方向之垂直方向之該第三區中之該半導體層之寬度，係較該第一區中之該半導體層之寬度小。 1 2 ·如申請專利範圍第11項所述之半導體裝置，其中’該第一雜質區係在該半導體層内更區分第四以及第五區，該第四區中之該半導體層與該第一區中之該半導體層係在該第五區中之該半導體層連接； ^ 於平面視上，對應於該第一區與該第五區並列方向之垂直方向之該第五區中之該丰導體層之寬度，係較該第一區中之該半導驊导體層之寬度小；以及位匕括檢剛電路，檢測該第四匾中之該半導體層之電 13.如申請專利範圍第12項所述之半導體裝置，其

2108-6474-PF(N3) ；Ahddub. Ptd 第48頁 200529354 . 六、申請專利範圍中，該檢測電路係在該第四區中之該半導體層之電位較正電位之門檻值電位大時輸出檢測信號。 1 4.如申請專利範圍第1 2項所述之半導體裝置，其中，該檢測電路係在該第四區中之該半導體層之電位較負電位之門檻值電位小時輸出檢測信號。

2108-6474-PF(N3);Ahddub.ptd 第49頁