TW200527488A

TW200527488A - Structure of TEG wiring and semiconductor substrate

Info

Publication number: TW200527488A
Application number: TW093140028A
Authority: TW
Inventors: Takashi Nasuno; Hiroshi Tsuda
Original assignee: Semiconductor Leading Edge Tec
Priority date: 2003-12-25
Filing date: 2004-12-22
Publication date: 2005-08-16
Also published as: US20060131578A1; TWI352372B; JP2005191249A; US20050139826A1; US7176486B2

Description

200527488 九、發明說明：【發明所屬之技術領域】本發明係有關於測試元件群δ綠 A + f配線結構及半導體基板。更具體來說，係有關於半導體裝置一、电[生特性等分析用之測試元件群配線結構與具有此測試元件凡仵群配線之半導體基板。【先前技術】近年隨著半導體裝置等的高声 J回度集積化以及微細化，而於曝光之曝光光線已邁人短波長化，例如，在65nm波長方面，曝光光線廣泛地採用ArF準分子雷射。此外，波長i 57 6nm 之F2準分子雷射等更是被考量使用於短波長之曝光光線。有提高微影技術之解析力之需求。解析力可以藉由增大透鏡之開口率’或是縮短曝光光線之波長來提升。因此，現在用並且，為更進一步提高解析力，多使用以變形照明提尚干涉之技術。但是，此時，直角之圖案變圓而產生轉角圓化，或者直線圖案變短之現象，此外，還有線太細、太粗等使得光近接效應顯著之問題。因此’作為抑制光近接效應並達到忠實轉印之方法，〇pc (Optical Proximity Correction;光近接效果補正）是不可或缺的。於0PC法中對於圖案中較細之部分所造成之粗細差異係預先將圖案將粗化（B i a s型），或於圖案周圍附加暫時圖案（Feature型）。此外，對於配線縮短之對策係先將遮罩圖案之配線延長（Extensi〇ri型、Hammer head型），對於轉角圓化之對策則係調整圖案之轉角部分之形狀（〇ute；r Serif、Inner Serif ) ° 2118-6717-PF 5 200527488 但是’隨著圖案的微細化、配線佈局的多變化，光沂效果產生方式亦隨之複雜。因此

^ τ 此必須使用較為複雜的0PC 補正，以調整微影模擬等使用 ^ & 衩型以如鬲各圖案的對痄性。然而，對應各圖案之0ΡΓ，忐m 士 7應口杀I心’處理時間將變長。所以階段而言，計算重要線距或邊兄搶之模型，至於他部分，伤尨雨， ^ 刀係彳木取上述所謂規則化程度之圖案之0PC。因此，規則化之〇pc依 H ’、 L依然是較為廣泛適用之方法（炎照特許文獻1 )。、，另一方面’細微曝光所產生王之圖案狀名化問題，對光近接效應而言，會有眩光（Fiar )沾 )的問喊。眩光係由於曝光衣置中透境之細微凹凸或晶圓表面反射光所引起，進而導致 :光之光對比之名化。曝光之光對比係於圖案之形成中扮演重要之角色’此對比的劣化’將使得圖案形狀劣化，產生曝光邊界低下的問題。抑制眩光問 4么尤問碭之對朿，係使用具有眩光補正區域之遮罩。

並且，半導體裝置之不良分析一般係多使用採用測試元 (Test Element Group ; TEG) ^ 0BIRCH ^ 〇 OBIRCH 法係於配線上照射位於紅外線頻帶之雷射光，藉由配線阻抗上升率的不同而區劃出配線不良之部分。但是，此分析方法’由於使用紅外線’因此對於點的解析力較低。現階段對於約3 # m以上之解析力是有困難的。亦即，位於電路上之不良刀析’右無至少3#m以上之間隔將有不良分析上之困、口此使用0BIRCH法之TEG配線係使用配線間隔3 # m 以上之分離配線。

2118-5717-PF 6 200527488 【特許文獻1】特開2000-1 1 5493號公蜂艮【發明内容】發明所欲解決的課題：但是，隨著進入例 4 . 从細化，在不良分析方面，要求對於微細圖案的不良分；}：斤。十亦即，即使配線間間隔約3 # m以下之微細節距圖案亦需推t , , Λ 仃有效的不良分析。此外，除了 3 // m 範圍的配線間隔之分離g ^離配線圖案，由於微細圖案之密集，因此對於密集配線圖案之分析亦有其必要。而且般同一遮罩中，存在配線率大的配線配置與配線率J的配線配置。且因配線構造之微細化，此配線率之 ^(匕程度變大。同—说m ) , 遮罩中配線率的差異，已知係眩光效應的起因，對應上述之〇pr UK專之形狀補正係困難的。所以，同一遮罩上之配線率之平均化是必要的。因此，本發明提供一種測試元件群配線結構以及具有此測試元件群配線結構之半導體基板，對於具有程度以下之節距之微細圖案之TEG配線，即使此圖案為分離配線圖案，或密集配線圖案亦具有較佳之不良分析力。用以解決課題的手段：本發明之測試元件群配線結構係，基板包括一層以上之、、、邑、、水膜，電極开》成於上述基板上，實配線電性連接至上述電極，以及複數模擬配線，與上述電極電性分離，且具有與上，實配線相同形狀之部分，其中，上述複數模擬配線係以一定之間隔配置，且與上述實配線鄰接並相隔既定之間距。 2118-6717-PF 7 200527488 且本發明之半導體基板係，用以區分基板為複數之晶片區域之劃線，由上述劃線所區分出之複數之晶片區域所形成之半導體ΒΘ片，及以上述劃線形成之本發明之測試元件群配線。發明效果：本發明中，於丁EG配線結構中，於電極墊片與通道配線附近，具有既定間隔之模擬配線。因此，使得遮罩上之圖案資訊率均一化，並且連接電極墊片之配線間之距離而獲得足夠以進行不良分析之間隔。因而在微細圖案方面，可以形成TEG配線結構，且進行正確的不良分析。【實施方式】以下，參照圖式說明本發明之實施例。此外，各圖中相同部份將以同之符號表示而不再贅述。第一實施例、，弟1圖及第2圖係顯示本發明第一實施例之測試元件群配線結構之示音圖，笛 _ 卜 ^ α弟1圖係顯示上視圖，第2圖係顯示第1圖中之Α-Α，方向之剖面部分。且為簡化之故，本說明書中’如f 1圖所示，各配線之水平方向猶兔「士為左右」，垂直方向稱為「上下」。且上下方 & m μ度稱為「寬」’在此方向中’鄰接配線與配線稱為間隔」，此配線之寬與相鄰之配線之間隔所成之距離稱為「節距」。女第1圖所不，於TEG配線i j 〇中，形成電極墊片2、

2118-6717-PF 8 200527488 電性分離之模擬與其電性相連之配線4、以及與電極墊片配線6。一電桎墊片2係形成二部分以連接配線*之兩端。配線* 子型之配線’由左右方向平行之2條配線^和與此2 备、配線之右端連接一 — 條上下方向之配線4b所形成。左右 ^之二條配線4a之左端係連接電極墊片2。且左右方向之 ^、- 4· 4a的間隔d丨係約3 # m。且各配線h之寬趴係共約 1 0 0 run 〇 ’、模擬配線6係於上下方向以複數條連續配置，並平行 ::線4之左右方向之配線4a。模擬配線6係形成於配線4 周圍部分内，亦如士士 P左右方向之2條配線4a之間，以及電極墊片2與上下方向之配線让之間。配線寬&係與配線*之 -Λ 4a之見相同，約& i。。⑽。且包括配線*之配線仏全體之配線節距約為2Q()nm。亦即，鄰接之模擬配線6與模擬配線6灸(或者’配、線4之配線4a )之間隔d2約為1 00nm。、參照第2圖，說明此TEG配線11〇之剖面狀態。但第2 圖“為簡化起見’帛！圖之a_a’方向之剖面，僅顯示“条之杈擬配線6與此2條模擬配線6之間之配線4。石如第2圖所示’ TEG配線11〇係於基板1〇上形成氧化 ] 於氧化矽膜1 2上形成層間絕緣膜1 4。層間絕緣膜 14係具有與氧切膜12相同機械強度之絕緣媒。且於層間 :緣：14上形成Si〇c系之絕緣膜16。此絕緣膜16之相對。'數、々為2. 8。於絕緣膜1 6上更形成絕緣膜1 8。絕緣膜1 8係具有與氧化石夕膜1 2相同之機械強度。

配線4與模擬配線6貫通層間絕緣膜14、絕緣膜16、 2118-6717-PF 9 200527488 1 8。Cu薄膜22係介於配線4與模擬配線6所共同貫通之層間絕緣膜1 4、絕緣膜1 6、1 8所形成之通道内壁與阻障金屬膜20間，甚者’ Cu24係以嵌入形成。且如上所述，配線4 與模擬配線6之寬W4、We係共約為1 〇〇nm。且配線4與模擬配線6之間隔d2係約為l〇〇nm。第3圖及第4圖係說明形成上述TEG配線11〇所形成之晶圓1 0 0之上視圖。第4圖係顯示第3圖中虛線所圍部份之放大圖。如第3圖所示，晶圓1 〇〇上由劃線區域3 〇所區劃出之複數之區域而形成半導體裝置120。如第4圖所示，TEG配線11 0係並列形成於晶圓1 〇〇上之劃線區域3 〇中。第5圖係顯示本發明第一實施例之TEG配線丨丨〇之形成方法之流程圖。以下說明測試元件群配線丨丨〇之形成方法。首先，於基板1 〇上，亦即至少於晶圓丨〇〇之劃線區域 3 0上，藉由熱氧化形成氧化矽膜i 2 (步驟s 2)。此外，此處於形成晶圓100之半導體裝置12〇之區域上形成必要之元件。之後藉由CVD( Chemical Vapor Deposit ion)法依序形成層間絕緣膜14、絕緣膜16，及絕緣膜18(步驟S4〜S8)。其认，藉由貫通層間絕緣膜1 4、絕緣膜1 β，及絕緣膜 18，於既疋之位置形成通道。在此，首先於絕緣膜18上，藉由塗布光阻（步驟S1 0 )，曝光與顯像處理等以形成該光阻之圖案（步驟S12)。再者，以曝光時所使用之標線，形成對應於TEG配線丨工〇之圖案，以及對應於半導體裝置12〇之必要圖案之圖案。藉由於曰曰圓1 〇〇之劃線區域3 〇所劃分出之各區域，僅用於對 2118-6717-pp 10 200527488 應於各半導體裝置12〇之圖案之曝光。因此，於第一實施例中’劃線區域3 0與藉由其劃分之區域進行曝光時，皆使用包括有對應於TEG配線1 之圖案與半體體裝置120之圖案之標線。此外，TEG配線11 〇係於墊片2與導通配線4之配線 4a之間，以等閒距形成與配線4之配線4a相同形狀之模擬配線6。因此，為了使得遮罩圖案上之資訊率單一化，此曝光係轉印用於不良分析用之TEG配線之圖案。之後，以圖形化後之光阻作為遮罩，藉由餘刻加工絕緣膜1 8、絕緣膜1 6、層間絕緣膜1 4，形成貫通絕緣膜1 4〜1 8 之通孔（步驟S1 4 )。並且，光阻於通孔形成後除去（步驟 S16)。接著，以 PVD( Physical Vapor Deposition)法形成 TaN以及Ta膜以作為阻障金屬膜20(步驟S18 )，並且以pvd 法形成Cu薄膜22以作為其上之電解電鍍用薄膜。之後，以電解電鍍法埋入Cu24(步驟S22)。之後，藉由CMP( Chemical Mechanical Polishing)進行平坦化（步驟 S24)。藉由以上之步驟，於晶圓1 〇〇上形成TEG配線11 〇以及半導體裝置120之圖案。接著，說明使用上述形成之TEG配線11 0之圖案進行檢查之方法。第6圖係顯示使用TEG配線進行0BRICH方法之示意圖。如第6圖所示，0BRICH法所使用之裝置中，可以照射來自樣本40表面之雷射42，或來自背面之雷射44。此外，樣本40之必要部分可以供給電流46。樣本40之電流可以藉由 2118-6717-PF 11 200527488 高感度放大器48檢測出。藉由高感度放大器48所檢測出之電流資料輸送至變動電流波形取得部5 0，而由此資料取得電流波形。具體來說，作為樣本4〇，說明用於圖案檢查之上述丁肫配線首先於墊片2上施加偏壓，使電流& 6流經配線4。當電流46流動時，於配線4上照射波長約h 3 #㈤之雷射42。使得僅照射點發熱。此發熱僅僅改變配線4之阻抗值。藉由連接至其他墊片 2之尚感度放大器48檢測出此變動電流（〇BIRCH電流）。藉由與雷射掃描同步化檢測出0BIRCH電流’以取得變動電流波形取得部5。之配線4之二次元的變動電流波形（〇birc: 電流）。例如，於配線4之中，存在有空隙或析出Si等之缺陷，與正常之部分相比較難散熱。因此，由雷射照射之上升溫度 △ T分辨缺陷的有無。為了使存在有缺陷之部分有較大之溫度上升，此部分之配線阻抗之變化較大。因此，可以區分出 0BIRCH像中對比欠缺之部分。此外，由於溫度係數q⑻ 之不同，而會有引起電流變動之情形。特別地，存在有過渡金屬等咼阻抗合金之情況，由於τ「^ 田於iCR係負值，溫度上升阻抗降低而使得電流容易流動。藉此， # 『以區劃出咼阻抗部分。藉由上述之方式’可以進行仃1EG配線110之不良分析。由以上之說明，第一實施例中夕τ \ 1夕J τ之不良分析用之TEG配線 11 0，於與墊片2導通之配線4之η ^ , 4之間，形成模擬配線6。此構造中，左右方向平行部分之配線4 4之間隔ch約為3 // m。此外，此模擬配線6被左右方向平耔夕如、十仃之部分所挾之部分，以相

2118-6717-PF 200527488 同之即距形成與配線4相同之寬ι (= w6)。亦即’確保teg 配線1'中，與墊片2導通之配線4有3"m以上之間隔， f且，使得包括模擬配線6之全部TEG配線110具有細微之密集圖案、，再者，圖案密度調整為大致相同。藉此，對應於細微化半導體裝置之圖案，具有細微之配線節距，與對稱之圖案，並且，而實現藉由〇BIRCH法可能之不良部分分 TEG配線構造。斤、再者，說明第一實施例中晶圓1〇〇之劃線區域3〇上形成TEG配線110之狀況。由於不需特料保非作為半導體晶片之配線之TEG配線11G之形成用間隙，而可以有效全面使用晶圓1〇〇。但是，此說明並未限定形成於劃線區域3〇上之 TEG配線11〇，必要時’亦可以形成其他之部分。此外，第一實施例中，已說明形成模擬配線6，使其平行於寬W4約l〇0nm、間隔di_ 3"m之配線4之左右方向之配線4a，並且具有相同節距（、約2〇〇nm)、同寬I(約1〇〇錢）之情形。但是’本發明並不侷限於此’例如，考慮為了抑制光近接效應所使用之0PC或超解像技術之眩光，配置具有適當間隔、適當條數之適當寬度之模擬配線6。此外，配線4 之間隔ch較佳地係保持約為m以上。但是，本發明並不侷限於此，若考慮0BIRCH法之解析力，亦適用於得更小之間隔。以下說明第-實施中配線4纟型之配置。然@，本發明並不侷限於此’若可以保持平行延伸線之適當間隔，亦; 以為其他形狀。此外，模擬配線由於配置以如此之間隔而可以消除其間之疏密差進而保持適當之節距。 2118-6717-PF 13 200527488 以下說明第一實施中於絕緣膜丨4 ~丨8上形成配線4以及模擬配線6之情形。然而，本發明並不侷限於TEG配線之構造。例如，亦可以於一層之絕緣膜上形成配線。此外，例如配線4、6，以通孔將被複數之絕緣膜所分隔之配線連接，而成為單一配線之結構。再者，TEG配線11 0之形成方法亦不限於第一實施例之說明，對應於本構造中之薄膜，它適用於本發明範圍之方法亦可。以下說明第一實施中使用〇B丨RCH法進行不良分析。然而’本發明並不侷限於此，其他使用Teg配線11 〇進行不良勿析之方法亦可。此外，〇B IRCH法不限於如第一實施例中自表面照射雷射4 2，自背面照射雷射4 4亦可以考慮。第2圖中為簡化起見僅顯示s i基板1 〇上之一層氧化矽膜1 2 °但是，本發並不侷限於此，較佳地係至少一個與配線 4電性絕緣之Si基板。例如，於Si基板1 〇上形成複數個絕緣膜，以通孔、插塞（未顯示）等形成多層配線構造。以下說明第一實施中TEG配線11 〇之構造，此配線構造由於為抑制眩光效應以及光近接效應之圖案，而可以有效地作為一般半導體裝置之配線圖案。第二實施例第7圖係顯示本發明第二實施例之TEG配線Π 0構造之上視圖。如第7圖所示，於TEG配線210上形成墊片52與連接墊片52之配線54。並於配線54之兩側（第7圖中，立右）形成权擬配線5 6。墊片52係於上下各配置一個，分別連接配線54之各端 2118-6717-PF 14 200527488 部。配線54係由左右方向平行之配線54a，以及連接上丁方向之配線54b所構成，並同時反折且上下延伸。此配線之左右方向之配線54a之寬Ww並不固定，最小為1〇〇nm，粗的部份係此寬度之整數倍。模擬配線5 6係配置複數條於配線5 4之左右之位置部分，並且左右方向平行、相同節距、且上下連續。模擬配線 56之寬I約為lOOnm，相鄰模擬配線56之間隔&約為 1 0 0nra。此外，模擬配線5 6左方方向之寬係與配線5 4a之左右方向之寬相同。如此，導通墊片52之配線54與模擬配線56大體上具有相同之形狀。亦即，配線54a之寬Ww與模擬配線53之寬不同，最小之節距相同，上下方向約具有相同之長。此外，配線54a之左右方向之寬與模擬配線之左右方向之寬大體上相同亦即teg配線係資訊率大體上相同，且左右對稱圖案形狀。〃々第8圖係顯示因光近接效應以及因眩光效應引起之配線見之減y里與扠擬配線寬之依存性之曲線圖。橫軸係表示模擬配線寬（/zm)，縱軸係表示配線寬之減少量（％)。、第8圖所示，由於光近接效應而使得圖案有變細的傾向’對於模擬配線尺寸較小之場合有放大的作用，而由於眩光效應而使得圖案有變細的傾向，使得模擬配線尺寸小於Μ #1以下。因此，為防止配線形狀因光近接效應與眩光效應而名化’於第二實施例中係採用約50 // m之保護配線尺寸。此外TEG配線21 〇亦如第一實施例形成於晶圓1 〇〇之劃線區域上。至於报士、士、心成方式以及用於TEG配線54之不良分析

2118-6717-：PF 15 200527488 方法等與第一實施例相同。由以上之說明，第二實施例係东开v成杈擬配線5 6於連接墊片52之配線54之兩側。如此抑制氺 < 处l十 1制先近接效應與眩光效應而可以形成TEG配線210。具體來說，第9圖係顯示TEG配始9，η 士配線210之表面SEM照片。 TEG配線210之形狀以及配線寬Ws係約相同之設計尺寸，晶圓内之配線寬係1 〇〇± 5nm。如此可以德备」Μ避免因光效應以及眩光效應所產生之TEG圖案劣化。此外，第二實施例中模擬配線群係與墊片52電性分離。因此，使用隨CH法進行不良分析之迴路係與塾片52相通之配線54之部分。古文可以同時達到微細配線圖案，又可以確保以OBIRCH法進行不良分析之TEG配線21〇。在此雖係說明TEG配線210之形狀，但第二實施例中之配線形狀’由於係抑制眩光效應以及光近接效應之圖案形狀，可以有效用於一般半導體裝置之配線圖案。此外，與第一實施例相同之TEG配線21〇，說明了第二實施例中基板之劃線區域之形成場合。但是本發明本不限於此，亦可以形成於必要之位置上。其他部分由於與第一實施例相同而省略說明之。弟三實施例第10〜12圖係顯示第三實施例之TEG配線之上視圖。並且，第10圖表示二層之TEG配線構造，第u及第12圖分別表示TEG配線之下層部*⑶層）及上層部分…層）。如第ίο圖所示，第三實施例中之TEG配線31〇係混合第 2118-6717-PF 16 200527488 一實施例中之T E G配線11 0以及第二實施例中之τ £ g配線2 l 〇之構造。TEG配線310具有配線寬l〇〇nm、配線間距200nm 之介層孔糸列阻抗抽出之TEG ’並猎由與第一及第二實施例相同之0BIRCH以進行不良分析。以下將更具體說明之。如第1 0圖所示，TEG配線3 1 0係於墊片3 2上連接配線 6 4之兩端。配線6 4係由連接墊片6 2且左右平行延伸之二條長配線64a，以及與此配線相連折返且上下延伸曲行之配線部分所構成。更具體來說，此曲行之配線部分具有左右平行配置於二條長配線64a之間之複數條配線64b，以及上下交互連接此配線64b之一端之配線64c。連接至此配線64之塾片之二條配線64a之間隔&約為3 # m。配線64之各配線 64a、64b之上下方向之寬約為1〇〇nm。此外。配線與6 4b之配線節距為20 0nm，亦即相鄰之間隔為1〇〇nm。折返部分之配線64c之左右方向之配線間隔心約為1〇〇nm。由連接配線64之墊片62之二條配線64a及曲行之配線部分所構成之字型之内側部分形成有内部模擬配線66。並於非配線64a間之部分與曲行之配線部分之左側，亦即配線 64之此字型之外側部分，形成外部模擬配線67。内部模擬配線66以及外部模擬配線67之上下方向之寬W66共約 lOOmn，各個模擬配線與其鄰接之模擬配線66或配線64之間隔d 7約1 0 〇 n m。第11及1 2圖所示之各配線6 4以及模擬配線6 66 7，藉由既定部分之通孔68連接Ml層上所形成之配線以及其上^ M2層所形成之配線分別構成一條配線。八體來》兒’如第11圖所示，M丨層所形成之配線6 4 ^以及

2118-6717-PF 17 200527488 6 6 a、6 7 a之配線寬係1 〇〇 n m，配線長係4 〇〇 n m，並以上下方向1 OOnm之間隔於左右方向配置。此外’如第12圖所示，M2所形成之配線64e及66b、67b 之配線寬係1 Ο 0nm，配線長係4 Ο 0nm，並以上下方向1 〇〇nm 之間隔於左右方向配置。但是，Μ2層上已形成有配線64之曲行部分，因此，此部分係形成上下方向之配線64c。所以，Ml層、M2層之配線64d、64e藉由通孔68連接，而構成外部模擬配線6 7。此TEG配線3 1 〇，如同第一及第二實施例，較佳地係形成於晶圓之劃線區域等所對應之適當區域。置於形成方法，如第一實施例之說明。此外，TEG配線所使用之OBIRCH法之分析方法亦如第一實施例之說明。由以上之說明，第三實施例之TEG配線31()包括連接墊片62之配線64以及模擬配線66，以一定之間距（約2〇〇nm) 以左右方向形成。此外，於連接墊片之配線54外側，形成長5 0 # m之保護配線。因此，考慮光近接效應以及眩光效應之配線寬現象，可以形成進行圖案之形成。特別地’第三實施例中之TEG配線3丨〇不僅於包圍配線 6 4 4刀所形成之内部模擬配線6 6，且配線6 4之外側，於一定之範圍，以與外部模擬配線相同之節距形成模擬配線。因此，藉由内部模擬配線6 6，同時達到均一之資訊率，特別地，若以與外部模擬配線6 8相同之配置，可以抑制局部眩光。亦即’與配線64之内側相同，藉由配置與外側相同之形狀之模擬配線6 8 ’可以抑制光近接效應與眩光效應兩者之效應，而可以形成具有正確圖案之TEG配線。

2118-6717-PF 18 200527488 此外，即使形成此圖案，實際上與墊片6 1導通之配線64 之間隔心約為3 // m，因此可以使用0BIRCH法進行不良分析。即使為細微節距之密集圖案亦可以以〇B丨RCH法正確地進行不良分析。再者，藉由配線率的均一化，而可以提高對於cmp製程的承受度。因此，可以形成高信賴度之TEG配線。第1 3圖係顯示本發明第三實施例之其他測試元件群配線之上視圖。本發明之T E G配線並不限於第1 〇圖所示之構造，亦可以如第1 3圖所示配置為其他之配線長。說明第三實施例中TEG配線310之配線構造。但是，如此之配線構造係於半導體晶片内通常形成之配線構造，如 Cu/Low-k膜之多層膜構造。其他部分係如第一與第二實施例相同。第一實施例中之晶圓1 〇〇係相當於本發明之基板，第一〜二貫施例之墊片2、52及62相當於電極，配線4、54及64 相當於實配線，此外，模擬配線6、56及62相當於模擬配線。並且，本發明中所謂之既定間隔係模擬配線與相鄰模擬配線（或實配線）之距離，例如，相當於第一〜第三實施例中之^、d4及d?。此外，本發明之實配線之二條配線部分係相當於例如第一實施例中之配線4中與墊片2相連之左右方向延伸之部分’此部分之間隔係如第-及第三實施例中之dl 及d5。再者，第一實施例中之劃線區域30係相當於本發明之劃線區域’由劃線區$ 3〇所區分之區域相當於晶片區域，半導體裝置120相當於半導體晶片。

2118-6717-PF 19 200527488 【圖式簡單說明】 - 第1圖係顯示本發明第一實施例之測試元件群配線之上視圖；第2圖係顯示本發明第一實施例之測試元件群配線之剖面圖； f 3圖係顯示本發明第一實施例之基板之上視圖； >第4圖係顯示本發明第一實施例之基板之上視圖；第5圖係顯示本發明第一實施例之測試元件群配線之形_ 成方法之流程圖；第6圖係顯示本發明第一實施例使用0BRICH方法之示意回 · 圖，第7圖係顯示本發明第二實施例之測試元件群配線之上視圖；第8圖係_示因光近接效應以及因眩光效應引起之配線見之減V里與模擬配線寬之依存性之曲線圖；第9圖係顯示本發明第二實施例之測試元件群配線之表 _ 面SEM照片； 4不本發明第三實施例之測試元件群配線之上視圖；弟11圖係盈s 。 -負不本發明第三實施例之測試元件群配線之上視圖；第1 2圖係I員示本發明第三實施例之測試元件群配線之上視圖；及第1 3圖係|員示本發明第三實施例之其他測試元件群配線 20 200527488 之上視圖。【主要元件符號說明】 100〜晶圓 120〜半導體裝置 4〜配線 10〜Si基板 14〜層間絕緣膜 1 8〜絕緣膜 22〜Cu薄膜 3 0〜劃線區域 42〜雷射（表面） 4 6〜電流 50〜變動電流波形取得部 5 4〜配線 62〜墊片 6 6〜内部模擬配線 6 8〜通孔 11 0、2 1 0、3 1 0〜測試元件群配線 2〜墊片 6〜模擬配線 1 2〜氧化矽膜 16〜絕緣膜（SiOC系） 2 0〜阻障金屬膜 24 〜Cu 4 0〜試料 44〜雷射（背面） 48〜高感度放大器 52〜墊片 5 6〜模擬配線 6 4〜配線 67〜外部模擬配線

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Claims

200527488 十、申請專利範圍： 1 · 一種測試元件群配線結構，包括·· 基板，包括一層以上之絕緣膜；電極，形成於上述基板上；實配線，電性連接至上述電極；及複數模擬配線，與上述電極電性分離，且具有與上述實配線相同形狀之部分；其特徵在於：上述複數模擬配線係以一定之間隔配置，且與上述實配線鄰接並相隔既定之間距。 2 ·如申請專利範圍第1項所述之測試元件群配線結構，其中上述模擬配線包括：内。卩模擬配線，由上方觀之，配置於上述實配線周圍部份内側；以及外部杈擬配線，配置於上述實配線周圍部份外側。 3. 如申请專利範圍第2項所述之測試元件群配線結構，其中上述内部模擬配線與上述外部模擬配線係相同形狀。 4. 如申請專利範圍第丨項所述之測試元件群配線結構，其中上述實配線係具有以既定間隔且大體上平行配置之2條以上之配線部分，上述模擬配線係配置於上述配線之間，ϋ 以既定間隔且大體上平行配置於上述配線。 5·如申請專利範圍第4項所述之測試元件群配線結構，其中上述配線部分之間隔係約為3 # m以上。 6·如申請專利範圍第丨至5項中任一項所述之測試元件群配線結構，其中上述模擬配線與其鄰接之上述模擬配線或上 2118-6717-PF 22 200527488 述實配線之間隔係約為0 · 1 // m以下。 7。一種半導體基板包括：劃線，區分基板為複數之晶片區域；複數半導體晶片，由上述劃線所區分出之晶片區域上所形成；及如申請專利範圍第1至5項中任一項所述之測試元件群配線結構，以上述劃線所形成。

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