JP2003158162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003158162A JP2003158162A JP2001355604A JP2001355604A JP2003158162A JP 2003158162 A JP2003158162 A JP 2003158162A JP 2001355604 A JP2001355604 A JP 2001355604A JP 2001355604 A JP2001355604 A JP 2001355604A JP 2003158162 A JP2003158162 A JP 2003158162A
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Abstract
(57)【要約】
【課題】 不良解析中の任意の半導体チップの位置を容
易に、かつ確実に確認することにより、効率よく不良解
析を行う。 【解決手段】 半導体ウエハ１の素子形成面には、複数
の半導体チップ２が設けられており、これら半導体チッ
プ２のある一辺の周辺部の特定の位置にはダミー回路３
がそれぞれ形成されている。ダミー回路３は、たとえ
ば、メタル配線層に配線された配線パターンからなる。
不良解析の際に半導体チップ２に通電するプローブによ
ってダミー回路３にもある電圧を供給する。エミッショ
ン顕微鏡などにより、不良解析中の半導体チップ２に設
けられたダミー回路３の発光を観察することによって、
不良解析中の半導体チップ２を容易に、かつ短時間で確
認することができる。
易に、かつ確実に確認することにより、効率よく不良解
析を行う。 【解決手段】 半導体ウエハ１の素子形成面には、複数
の半導体チップ２が設けられており、これら半導体チッ
プ２のある一辺の周辺部の特定の位置にはダミー回路３
がそれぞれ形成されている。ダミー回路３は、たとえ
ば、メタル配線層に配線された配線パターンからなる。
不良解析の際に半導体チップ２に通電するプローブによ
ってダミー回路３にもある電圧を供給する。エミッショ
ン顕微鏡などにより、不良解析中の半導体チップ２に設
けられたダミー回路３の発光を観察することによって、
不良解析中の半導体チップ２を容易に、かつ短時間で確
認することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体ウエハに形成された個々の半
導体チップにおける不良解析に適用して有効な技術に関
するものである。
方法に関し、特に、半導体ウエハに形成された個々の半
導体チップにおける不良解析に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】半導体チップに形成された集積回路素子
の不良解析を行う装置として、エミッション顕微鏡や赤
外線などを用いた不良解析装置が広く知られている。
の不良解析を行う装置として、エミッション顕微鏡や赤
外線などを用いた不良解析装置が広く知られている。
【０００３】この不良解析装置は、半導体ウエハの裏面
を、透明なガラス製などのステージ上に貼り付けて固定
し、半導体ウエハの主面（半導体集積素子形成面）の拡
大画像をＣＣＤカメラなどによって撮影しながら、該半
導体ウエハの主面における任意の半導体チップに形成さ
れたボンディングパッドとプローブとを接触させ、電圧
や信号などを印加させる。
を、透明なガラス製などのステージ上に貼り付けて固定
し、半導体ウエハの主面（半導体集積素子形成面）の拡
大画像をＣＣＤカメラなどによって撮影しながら、該半
導体ウエハの主面における任意の半導体チップに形成さ
れたボンディングパッドとプローブとを接触させ、電圧
や信号などを印加させる。
【０００４】そして、半導体ウエハ裏面からステージを
介して透過する波長の光情報や印加電圧／電流の変化な
どの不良解析情報を、エミッション顕微鏡などで観察す
ることによって不良解析を行っている。
介して透過する波長の光情報や印加電圧／電流の変化な
どの不良解析情報を、エミッション顕微鏡などで観察す
ることによって不良解析を行っている。
【０００５】なお、この種の不良解析装置 について詳
しく述べてある例としては、１９９８年１１月２５日、
株式会社工業調査会発行、大島 雅志（編）、「電子材
料１１月号別冊 超ＬＳＩ製造・試験装置ガイドブック
＜１９９９年版＞」Ｐ１９０〜Ｐ１９６があり、この文
献には、半導体ウエハの欠陥を検査するウエハ欠陥検査
装置について記載されている。
しく述べてある例としては、１９９８年１１月２５日、
株式会社工業調査会発行、大島 雅志（編）、「電子材
料１１月号別冊 超ＬＳＩ製造・試験装置ガイドブック
＜１９９９年版＞」Ｐ１９０〜Ｐ１９６があり、この文
献には、半導体ウエハの欠陥を検査するウエハ欠陥検査
装置について記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体ウエハに形成された集積回路素子の不良解析技
術では、次のような問題点があることが本発明者により
見い出された。
な半導体ウエハに形成された集積回路素子の不良解析技
術では、次のような問題点があることが本発明者により
見い出された。
【０００７】すなわち、半導体ウエハ裏面から顕微鏡な
どによって半導体チップの不良解析情報を観察するの
で、プローブが接触している半導体チップの確認作業に
手間取ってしまうという問題がある。
どによって半導体チップの不良解析情報を観察するの
で、プローブが接触している半導体チップの確認作業に
手間取ってしまうという問題がある。
【０００８】特に、不良解析情報がない場合には、プロ
ーブが接触している半導体チップを確認しているのか、
あるいは該半導体チップの近傍の他の半導体チップを確
認しているのかなどの見極めが非常に困難となってい
る。
ーブが接触している半導体チップを確認しているのか、
あるいは該半導体チップの近傍の他の半導体チップを確
認しているのかなどの見極めが非常に困難となってい
る。
【０００９】本発明の目的は、不良解析中の任意の半導
体チップの位置を容易に、かつ確実に確認することによ
り、効率よく不良解析を行うことのできる半導体装置の
製造方法を提供することにある。
体チップの位置を容易に、かつ確実に確認することによ
り、効率よく不良解析を行うことのできる半導体装置の
製造方法を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体装置の製造方法
は、複数の半導体チップが形成され、該半導体チップの
ある特定位置に、その位置を特定する位置確認用回路が
それぞれ形成された半導体ウエハを準備する工程と、該
半導体ウエハの任意の半導体チップを不良解析する際
に、半導体チップに形成された位置確認用回路にある電
圧を印加し、位置確認用回路の発光、または電流変化を
観察し、不良解析中の半導体チップの位置確認を行う工
程とを有するものである。
は、複数の半導体チップが形成され、該半導体チップの
ある特定位置に、その位置を特定する位置確認用回路が
それぞれ形成された半導体ウエハを準備する工程と、該
半導体ウエハの任意の半導体チップを不良解析する際
に、半導体チップに形成された位置確認用回路にある電
圧を印加し、位置確認用回路の発光、または電流変化を
観察し、不良解析中の半導体チップの位置確認を行う工
程とを有するものである。
【００１３】また、本発明の半導体装置の製造方法は、
複数の半導体チップが形成され、半導体チップ近傍のス
クライブラインのある特定位置に、個々の半導体チップ
の位置を特定する位置確認用回路がそれぞれ形成された
半導体ウエハを準備する工程と、半導体ウエハの任意の
半導体チップを不良解析する際に、その半導体チップに
形成された位置確認用回路にある電圧を印加して位置確
認用回路の発光、または電流変化を観察し、不良解析中
の半導体チップの位置確認を行う工程とを有するもので
ある。
複数の半導体チップが形成され、半導体チップ近傍のス
クライブラインのある特定位置に、個々の半導体チップ
の位置を特定する位置確認用回路がそれぞれ形成された
半導体ウエハを準備する工程と、半導体ウエハの任意の
半導体チップを不良解析する際に、その半導体チップに
形成された位置確認用回路にある電圧を印加して位置確
認用回路の発光、または電流変化を観察し、不良解析中
の半導体チップの位置確認を行う工程とを有するもので
ある。
【００１４】さらに、本発明の半導体装置の製造方法
は、複数の半導体チップが形成され、該半導体チップの
ある特定位置に、半導体チップの位置を確認する位置確
認用パターン配線からなる位置確認用回路がそれぞれ形
成された半導体ウエハを準備する工程と、半導体ウエハ
の任意の半導体チップを不良解析する際に、半導体チッ
プに形成された位置確認用回路にある電圧を印加して位
置確認用パターン配線の電流変化を観察し、不良解析中
の半導体チップの位置確認を行う工程とを有するもので
ある。
は、複数の半導体チップが形成され、該半導体チップの
ある特定位置に、半導体チップの位置を確認する位置確
認用パターン配線からなる位置確認用回路がそれぞれ形
成された半導体ウエハを準備する工程と、半導体ウエハ
の任意の半導体チップを不良解析する際に、半導体チッ
プに形成された位置確認用回路にある電圧を印加して位
置確認用パターン配線の電流変化を観察し、不良解析中
の半導体チップの位置確認を行う工程とを有するもので
ある。
【００１５】また、本発明の半導体装置の製造方法は、
複数の半導体チップが形成され、半導体チップのある特
定位置に、該半導体チップの位置を確認する位置確認用
ＭＯＳトランジスタからなる位置確認用回路がそれぞれ
形成された半導体ウエハを準備する工程と、半導体ウエ
ハの任意の半導体チップを不良解析する際に、半導体チ
ップに形成された位置確認用回路にある電圧を印加して
位置確認用ＭＯＳトランジスタの発光を観察し、不良解
析中の半導体チップの位置確認を行う工程とを有するも
のである。
複数の半導体チップが形成され、半導体チップのある特
定位置に、該半導体チップの位置を確認する位置確認用
ＭＯＳトランジスタからなる位置確認用回路がそれぞれ
形成された半導体ウエハを準備する工程と、半導体ウエ
ハの任意の半導体チップを不良解析する際に、半導体チ
ップに形成された位置確認用回路にある電圧を印加して
位置確認用ＭＯＳトランジスタの発光を観察し、不良解
析中の半導体チップの位置確認を行う工程とを有するも
のである。
【００１６】さらに、本発明の半導体装置の製造方法
は、複数の半導体チップが形成され、半導体チップのあ
る特定位置に、該半導体チップの位置を確認する位置確
認用ヒューズからなる位置確認用回路がそれぞれ形成さ
れた半導体ウエハを準備する工程と、半導体ウエハの任
意の半導体チップを不良解析する際に、半導体チップに
形成された位置確認用回路にある電圧を印加して位置確
認用ヒューズの電流変化を観察し、不良解析中の半導体
チップの位置確認を行う工程とを有するものである。
は、複数の半導体チップが形成され、半導体チップのあ
る特定位置に、該半導体チップの位置を確認する位置確
認用ヒューズからなる位置確認用回路がそれぞれ形成さ
れた半導体ウエハを準備する工程と、半導体ウエハの任
意の半導体チップを不良解析する際に、半導体チップに
形成された位置確認用回路にある電圧を印加して位置確
認用ヒューズの電流変化を観察し、不良解析中の半導体
チップの位置確認を行う工程とを有するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態によるダミ
ー回路が形成された半導体ウエハの説明図、図２は、図
１の半導体ウエハに形成された配線引き回し型ダミー回
路の回路図、図３は、半導体ウエハに形成された図２の
ダミー回路のＡ−Ａ’断面の説明図、図４は、図１の半
導体ウエハに形成されたダミーＭＯＳトランジスタ型ダ
ミー回路の回路図、図５は、半導体ウエハに形成された
図４のダミー回路のＡ−Ａ’断面の説明図、図６は、図
１の半導体ウエハに形成されたヒューズ型ダミー回路の
回路図、図７は、半導体ウエハに形成された図６のダミ
ー回路の一例を示したＡ−Ａ’断面の説明図、図８は、
半導体ウエハに形成された図６のダミー回路の他の例を
示したＡ−Ａ’断面の説明図、図９は、図１の半導体ウ
エハに形成された半導体チップの不良解析の観察状態を
示した説明図である。
ー回路が形成された半導体ウエハの説明図、図２は、図
１の半導体ウエハに形成された配線引き回し型ダミー回
路の回路図、図３は、半導体ウエハに形成された図２の
ダミー回路のＡ−Ａ’断面の説明図、図４は、図１の半
導体ウエハに形成されたダミーＭＯＳトランジスタ型ダ
ミー回路の回路図、図５は、半導体ウエハに形成された
図４のダミー回路のＡ−Ａ’断面の説明図、図６は、図
１の半導体ウエハに形成されたヒューズ型ダミー回路の
回路図、図７は、半導体ウエハに形成された図６のダミ
ー回路の一例を示したＡ−Ａ’断面の説明図、図８は、
半導体ウエハに形成された図６のダミー回路の他の例を
示したＡ−Ａ’断面の説明図、図９は、図１の半導体ウ
エハに形成された半導体チップの不良解析の観察状態を
示した説明図である。
【００１９】本実施の形態において、半導体素子の基板
となり、シリコンなどの単結晶シリコンなどの半導体ウ
エハ１の主面（素子形成面）には、図１に示すように、
複数の半導体チップ２が設けられている。これら半導体
チップ２には、集積回路などが形成されている。
となり、シリコンなどの単結晶シリコンなどの半導体ウ
エハ１の主面（素子形成面）には、図１に示すように、
複数の半導体チップ２が設けられている。これら半導体
チップ２には、集積回路などが形成されている。
【００２０】各々の半導体チップ２には、ある一辺の周
辺部などの特定の位置にダミー回路（位置確認用回路）
３がそれぞれ形成されている。このダミー回路３は、半
導体不良解析装置による半導体チップ２の不良解析の際
に、解析中の半導体チップ２の位置確認用に用いられる
回路である。
辺部などの特定の位置にダミー回路（位置確認用回路）
３がそれぞれ形成されている。このダミー回路３は、半
導体不良解析装置による半導体チップ２の不良解析の際
に、解析中の半導体チップ２の位置確認用に用いられる
回路である。
【００２１】ダミー回路３は、ある電源電圧を印加する
と、光、あるいは電流／電圧変化を発生し、それらを観
察することによって、不良解析中の半導体チップ２の位
置を正確に、かつ容易に確認することができる。
と、光、あるいは電流／電圧変化を発生し、それらを観
察することによって、不良解析中の半導体チップ２の位
置を正確に、かつ容易に確認することができる。
【００２２】ここで、ダミー回路３の構成について、図
２〜図８を用いて説明する。
２〜図８を用いて説明する。
【００２３】ダミー回路３は、配線引き回し型、ダミー
ＭＯＳトランジスタ型、およびヒューズ型などの回路が
ある。
ＭＯＳトランジスタ型、およびヒューズ型などの回路が
ある。
【００２４】配線引き回し型のダミー回路３は、図２に
示すように、たとえば、メタル配線層に配線された配線
パターン（位置確認用パターン配線）Ｈ１が、電圧印加
用のパッドＰ１と基準電位（ＧＮＤ）に接続されたパッ
ドＰ２とにそれぞれ接続された構成となっている。
示すように、たとえば、メタル配線層に配線された配線
パターン（位置確認用パターン配線）Ｈ１が、電圧印加
用のパッドＰ１と基準電位（ＧＮＤ）に接続されたパッ
ドＰ２とにそれぞれ接続された構成となっている。
【００２５】この場合、ダミー回路３の配線パターンＨ
１は、図３に示すように、最下層のメタル配線層に形成
されている。
１は、図３に示すように、最下層のメタル配線層に形成
されている。
【００２６】そして、これらパッドＰ１，Ｐ２にある電
圧を印加することにより、配線パターンＨ１の抵抗変化
（ＩＲ−ＯＢＩＲＣＨ反応）を確認することができる。
圧を印加することにより、配線パターンＨ１の抵抗変化
（ＩＲ−ＯＢＩＲＣＨ反応）を確認することができる。
【００２７】また、ダミーＭＯＳトランジスタ型のダミ
ー回路３は、図４に示すように、ダミーＭＯＳトランジ
スタ（位置確認用ＭＯＳトランジスタ）Ｔからなり、ダ
ミーＭＯＳトランジスタＴの一方の接続部、およびゲー
トが電圧印加用のパッドＰ１にそれぞれ接続され、該ダ
ミーＭＯＳトランジスタＴの他方の接続部がパッドＰ２
に接続された構成となっている。
ー回路３は、図４に示すように、ダミーＭＯＳトランジ
スタ（位置確認用ＭＯＳトランジスタ）Ｔからなり、ダ
ミーＭＯＳトランジスタＴの一方の接続部、およびゲー
トが電圧印加用のパッドＰ１にそれぞれ接続され、該ダ
ミーＭＯＳトランジスタＴの他方の接続部がパッドＰ２
に接続された構成となっている。
【００２８】ダミーＭＯＳトランジスタＴは、図５に示
すように、半導体ウエハ１の主面に形成されており、パ
ッドＰ１，Ｐ２とは、最下層のメタル配線層に形成され
た配線パターンＨ２を介して接続されている。
すように、半導体ウエハ１の主面に形成されており、パ
ッドＰ１，Ｐ２とは、最下層のメタル配線層に形成され
た配線パターンＨ２を介して接続されている。
【００２９】このダミーＭＯＳトランジスタＴでは、パ
ッドＰ１，Ｐ２にある電圧を印加することにより、該ダ
ミーＭＯＳトランジスタＴの発光をエミッション顕微鏡
などで検出確認することができる。
ッドＰ１，Ｐ２にある電圧を印加することにより、該ダ
ミーＭＯＳトランジスタＴの発光をエミッション顕微鏡
などで検出確認することができる。
【００３０】さらに、ヒューズ型のダミー回路３は、図
６に示すように、ヒューズ（位置確認用ヒューズ）Ｆか
らなり、ヒューズＦの一方の接続部がパッドＰ１に接続
され、該ヒューズＦの他方の接続部がパッドＰ２に接続
された構成となっている。
６に示すように、ヒューズ（位置確認用ヒューズ）Ｆか
らなり、ヒューズＦの一方の接続部がパッドＰ１に接続
され、該ヒューズＦの他方の接続部がパッドＰ２に接続
された構成となっている。
【００３１】ヒューズＦは、図７、図８に示すように、
半導体ウエハ１の主面に形成されており、ポリーシリコ
ン抵抗、あるいは拡散層抵抗などによって形成されてい
る。また、パッドＰ１，Ｐ２とは、最下層のメタル配線
層に形成された配線パターンＨ３を介してそれぞれ接続
されている。
半導体ウエハ１の主面に形成されており、ポリーシリコ
ン抵抗、あるいは拡散層抵抗などによって形成されてい
る。また、パッドＰ１，Ｐ２とは、最下層のメタル配線
層に形成された配線パターンＨ３を介してそれぞれ接続
されている。
【００３２】このヒューズＦでは、パッドＰ１，Ｐ２に
ある電圧を印加することにより、該ヒューズＦの抵抗変
化を確認することができる。
ある電圧を印加することにより、該ヒューズＦの抵抗変
化を確認することができる。
【００３３】また、ダミー回路３は、上述した回路構成
を組み合わせて構成するようにしてもよい。
を組み合わせて構成するようにしてもよい。
【００３４】次に、本実施の形態におけるダミー回路３
が形成された半導体ウエハ１の不良解析技術について説
明する。
が形成された半導体ウエハ１の不良解析技術について説
明する。
【００３５】まず、透明なガラス製などのステージＳ上
に、不良解析を行う半導体ウエハの裏面を真空吸着など
によって貼り付けて固定する。そして、半導体ウエハ１
主面の半導体チップ２に形成された電極にプローブＰを
押しつけて接触させ、任意の半導体チップ２に通電す
る。
に、不良解析を行う半導体ウエハの裏面を真空吸着など
によって貼り付けて固定する。そして、半導体ウエハ１
主面の半導体チップ２に形成された電極にプローブＰを
押しつけて接触させ、任意の半導体チップ２に通電す
る。
【００３６】このとき、作業者は、図９に示すように、
ＣＣＤカメラＣＡＭなどによって撮影した拡大画像を観
察しながら任意の半導体チップ２の電極にプローブＰを
接触させる。
ＣＣＤカメラＣＡＭなどによって撮影した拡大画像を観
察しながら任意の半導体チップ２の電極にプローブＰを
接触させる。
【００３７】また、プローブＰには、ダミー回路３のパ
ッドＰ１，Ｐ２に接触するニードルも設けられており、
任意の半導体チップ２の電極にプローブＰを接触させる
ことによってダミー回路３にもある電圧が供給される。
ッドＰ１，Ｐ２に接触するニードルも設けられており、
任意の半導体チップ２の電極にプローブＰを接触させる
ことによってダミー回路３にもある電圧が供給される。
【００３８】そして、エミッション顕微鏡による不良解
析の際には、静電破壊やリーク、ホットキャリア、ラッ
チアップなどの半導体デバイス内部で起こる様々な異常
現象によって生じる、可視から近赤外領域での極微弱発
光を半導体ウエハ１の裏面からエミッション顕微鏡ＥＫ
によって検出し、その位置を特定する。
析の際には、静電破壊やリーク、ホットキャリア、ラッ
チアップなどの半導体デバイス内部で起こる様々な異常
現象によって生じる、可視から近赤外領域での極微弱発
光を半導体ウエハ１の裏面からエミッション顕微鏡ＥＫ
によって検出し、その位置を特定する。
【００３９】このとき、不良解析中の半導体チップ２に
設けられたダミー回路３だけが発光しているので、プロ
ーブＰが接触している任意の半導体チップ２を容易に、
かつ短時間で確認することができる。前述したように、
エミッション顕微鏡による不良解析では、図４に示すダ
ミーＭＯＳトランジスタＴを有した構成のダミー回路３
が有効である。
設けられたダミー回路３だけが発光しているので、プロ
ーブＰが接触している任意の半導体チップ２を容易に、
かつ短時間で確認することができる。前述したように、
エミッション顕微鏡による不良解析では、図４に示すダ
ミーＭＯＳトランジスタＴを有した構成のダミー回路３
が有効である。
【００４０】さらに、ＩＲ−ＯＢＩＲＣＨ反応を用いる
際には、プローブＰが接触している半導体チップ２に赤
外レーザを照射し、その際の抵抗変化に伴う電流変化を
輝度変化として表示することによって不良解析を行う。
際には、プローブＰが接触している半導体チップ２に赤
外レーザを照射し、その際の抵抗変化に伴う電流変化を
輝度変化として表示することによって不良解析を行う。
【００４１】このとき、プローブＰが接触されている半
導体チップ２にダミー回路３だけにＯＢＩＲＣＨ反応が
見られることになるので、不良解析中の任意の半導体チ
ップ２を容易に、かつ短時間で確認することができる。
この場合、図２の配線引き回し型、あるいは図６のヒュ
ーズ型の構成からなるいダミー回路３が有効である。
導体チップ２にダミー回路３だけにＯＢＩＲＣＨ反応が
見られることになるので、不良解析中の任意の半導体チ
ップ２を容易に、かつ短時間で確認することができる。
この場合、図２の配線引き回し型、あるいは図６のヒュ
ーズ型の構成からなるいダミー回路３が有効である。
【００４２】それにより、本実施の形態においては、不
良解析中の半導体チップ２に反応がない場合でも、ダミ
ー回路３を観測することにより、容易に該半導体チップ
２の位置を特定することができるので、不良解析の時間
を大幅に短縮することができる。
良解析中の半導体チップ２に反応がない場合でも、ダミ
ー回路３を観測することにより、容易に該半導体チップ
２の位置を特定することができるので、不良解析の時間
を大幅に短縮することができる。
【００４３】また、本実施の形態では、半導体チップ２
内のある特定位置にダミー回路３を設けた構成とした
が、たとえば、図１０に示すように、ダミー回路３を半
導体ウエハ１のスクライブラインＳＬ領域に設けるよう
にしてもよい。
内のある特定位置にダミー回路３を設けた構成とした
が、たとえば、図１０に示すように、ダミー回路３を半
導体ウエハ１のスクライブラインＳＬ領域に設けるよう
にしてもよい。
【００４４】この場合、ダミー回路３は、個々の半導体
チップ２に近い位置にスクライブラインＳＬ領域に形成
することにより、不良解析中の半導体チップ２を容易に
確認することができる。
チップ２に近い位置にスクライブラインＳＬ領域に形成
することにより、不良解析中の半導体チップ２を容易に
確認することができる。
【００４５】さらに、ダミー回路３は、配線引き回し
型、またはヒューズ型の少なくともいずれかと、ダミー
ＭＯＳトランジスタ型とを組み合わせて構成することに
より、ＩＲ−ＯＢＩＲＣＨ反応、ならびにエミッション
顕微鏡の両方による確認に対応することができる。
型、またはヒューズ型の少なくともいずれかと、ダミー
ＭＯＳトランジスタ型とを組み合わせて構成することに
より、ＩＲ−ＯＢＩＲＣＨ反応、ならびにエミッション
顕微鏡の両方による確認に対応することができる。
【００４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４７】たとえば、配線引き回し型のダミー回路に
おける配線パターン（位置確認用パターン配線）を、各
々の半導体チップ毎に異なる形状に形成し、それぞれの
配線パターンの形状から解析中の半導体チップの位置を
確認するようにしてもよい。それにより、解析中の半導
体チップの位置座標を短時間で容易に確認することが可
能となる。
おける配線パターン（位置確認用パターン配線）を、各
々の半導体チップ毎に異なる形状に形成し、それぞれの
配線パターンの形状から解析中の半導体チップの位置を
確認するようにしてもよい。それにより、解析中の半導
体チップの位置座標を短時間で容易に確認することが可
能となる。
【００４８】また、ヒューズ型のダミー回路におけるヒ
ューズにある抵抗値を有するように形成し、半導体ウエ
ハをプローブテストする際などに、該ダミー回路に電圧
を印加し、ヒューズに流れる電流を検出することによっ
て、テスタが正常動作しているか否かを判断することが
できる。
ューズにある抵抗値を有するように形成し、半導体ウエ
ハをプローブテストする際などに、該ダミー回路に電圧
を印加し、ヒューズに流れる電流を検出することによっ
て、テスタが正常動作しているか否かを判断することが
できる。
【００４９】さらに、ヒューズ型のダミー回路における
ヒューズを複数個設け、該ヒューズを情報に応じて切断
することにより、半導体チップの製造履歴（やテスト履
歴）などを記録することも可能となる。
ヒューズを複数個設け、該ヒューズを情報に応じて切断
することにより、半導体チップの製造履歴（やテスト履
歴）などを記録することも可能となる。
【００５０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５１】（１）半導体チップに形成された位置確認
用回路を観測することによって、不良解析中の半導体チ
ップのが無反応であっても、該半導体チップを容易に、
かつ確実に特定することができる。
用回路を観測することによって、不良解析中の半導体チ
ップのが無反応であっても、該半導体チップを容易に、
かつ確実に特定することができる。
【００５２】（２）上記（１）により、半導体不良解析
装置により、半導体ウエハに形成された半導体チップの
不良解析時間を大幅に短縮することができる。
装置により、半導体ウエハに形成された半導体チップの
不良解析時間を大幅に短縮することができる。
【図１】本発明の一実施の形態によるダミー回路が形成
された半導体ウエハの説明図である。
された半導体ウエハの説明図である。
【図２】図１の半導体ウエハに形成された配線引き回し
型ダミー回路の回路図である。
型ダミー回路の回路図である。
【図３】半導体ウエハに形成された図２のダミー回路の
Ａ−Ａ’断面の説明図である。
Ａ−Ａ’断面の説明図である。
【図４】図１の半導体ウエハに形成されたダミーＭＯＳ
トランジスタ型ダミー回路の回路図である。
トランジスタ型ダミー回路の回路図である。
【図５】半導体ウエハに形成された図４のダミー回路の
Ａ−Ａ’断面の説明図である。
Ａ−Ａ’断面の説明図である。
【図６】図１の半導体ウエハに形成されたヒューズ型ダ
ミー回路の回路図である。
ミー回路の回路図である。
【図７】半導体ウエハに形成された図６のダミー回路の
一例を示したＡ−Ａ’断面の説明図である。
一例を示したＡ−Ａ’断面の説明図である。
【図８】半導体ウエハに形成された図６のダミー回路の
他の例を示したＡ−Ａ’断面の説明図である。
他の例を示したＡ−Ａ’断面の説明図である。
【図９】図１の半導体ウエハに形成された半導体チップ
の不良解析の観察状態を示した説明図である。
の不良解析の観察状態を示した説明図である。
【図１０】本発明の他の実施の形態によるダミー回路が
形成された半導体ウエハの説明図である。
形成された半導体ウエハの説明図である。
１ 半導体ウエハ
２ 半導体チップ
３ ダミー回路（位置確認用回路）
Ｐ１，Ｐ２ パッド
Ｈ１ 配線パターン（位置確認用パターン配線）Ｈ１
Ｔ ダミーＭＯＳトランジスタ（位置確認用ＭＯＳトラ
ンジスタ） Ｆ ヒューズ（位置確認用ヒューズ） Ｈ２，Ｈ３ 配線パターン Ｓ ステージ Ｐ プローブ ＣＡＭ ＣＣＤカメラ ＳＬ スクライブライン
ンジスタ） Ｆ ヒューズ（位置確認用ヒューズ） Ｈ２，Ｈ３ 配線パターン Ｓ ステージ Ｐ プローブ ＣＡＭ ＣＣＤカメラ ＳＬ スクライブライン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川鍋 伸二
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 松本 賢和
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 2G132 AA00 AE04 AK07 AL09 AL12
4M106 AA01 AC02 AC05
Claims (5)
- 【請求項１】 複数の半導体チップが形成され、前記半
導体チップのある特定位置に、個々の前記半導体チップ
の位置を特定する位置確認用回路がそれぞれ形成された
半導体ウエハを準備する工程と、 前記半導体ウエハの任意の半導体チップを不良解析する
際に、前記半導体チップに形成された前記位置確認用回
路にある電圧を印加し、前記位置確認用回路の発光、ま
たは電流変化を観察し、前記不良解析中の半導体チップ
の位置確認を行う工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 複数の半導体チップが形成され、前記半
導体チップの位置を特定する位置確認用回路が、個々の
前記半導体チップ近傍のスクライブラインのある特定位
置にそれぞれ形成された半導体ウエハを準備する工程
と、 前記半導体ウエハの任意の半導体チップを不良解析する
際に、前記半導体チップに形成された前記位置確認用回
路にある電圧を印加して前記位置確認用回路の発光、ま
たは電流変化を観察し、前記不良解析中の半導体チップ
の位置確認を行う工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項３】 複数の半導体チップが形成され、前記半
導体チップのある特定位置に、個々の前記半導体チップ
の位置を特定する位置確認用パターン配線からなる位置
確認用回路がそれぞれ形成された半導体ウエハを準備す
る工程と、 前記半導体ウエハの任意の半導体チップを不良解析する
際に、前記半導体チップに形成された前記位置確認用回
路にある電圧を印加して前記位置確認用パターン配線の
電流変化を観察し、前記不良解析中の半導体チップの位
置確認を行う工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項４】 複数の半導体チップが形成され、前記半
導体チップのある特定位置に、個々の前記半導体チップ
の位置を特定する位置確認用ＭＯＳトランジスタからな
る位置確認用回路がそれぞれ形成された半導体ウエハを
準備する工程と、 前記半導体ウエハの任意の半導体チップを不良解析する
際に、前記半導体チップに形成された前記位置確認用回
路にある電圧を印加して前記位置確認用ＭＯＳトランジ
スタの発光を観察し、前記不良解析中の半導体チップの
位置確認を行う工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項５】 複数の半導体チップが形成され、前記半
導体チップのある特定位置に、個々の前記半導体チップ
の位置を特定する位置確認用ヒューズからなる位置確認
用回路がそれぞれ形成された半導体ウエハを準備する工
程と、 前記半導体ウエハの任意の半導体チップを不良解析する
際に、前記半導体チップに形成された前記位置確認用回
路にある電圧を印加して前記位置確認用ヒューズの電流
変化を観察し、前記不良解析中の半導体チップの位置確
認を行う工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355604A JP2003158162A (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355604A JP2003158162A (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158162A true JP2003158162A (ja) | 2003-05-30 |
| JP2003158162A5 JP2003158162A5 (ja) | 2005-08-04 |
Family
ID=19167283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001355604A Pending JP2003158162A (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003158162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176486B2 (en) | 2003-12-25 | 2007-02-13 | Rohm Co., Ltd. | Structure of test element group wiring and semiconductor substrate |
-
2001
- 2001-11-21 JP JP2001355604A patent/JP2003158162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176486B2 (en) | 2003-12-25 | 2007-02-13 | Rohm Co., Ltd. | Structure of test element group wiring and semiconductor substrate |
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|
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| A521 | Written amendment |
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