TW200405519A - Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device - Google Patents

Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device Download PDF

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Description

200405519 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於—链非# & 法，且特別是有關於—種及其製造方 憶胞結構之非揮發性纪，體有^擇電晶體結構與_的記 【先前技術】°己隐體-件以及製造此元件的方法。 通儲存資料的半導體記憶體元 7G件以及非揮發性亓杜 # Μ & ^ W评知I王 體元件中之儲存資料I遺；供=中斷時，揮發性記憶 r ^ i- hh ^ mi 、 9逍失仁非揮發性圮憶體元件會保 二、：：供庫：？供應電源已經中斷。因此，當供應電 ί“其例如是行動電話、儲存音樂及、或影像之記憶 卡以巧他應用裝置，大多會使用非揮發性記憶體元件心。 ·»处槐般，非?發性記憶體元件之記憶胞電晶體具有一堆 ί :的，5:ί:結構包括依序堆疊於記憶胞電晶體之通道 =的-閘絕緣層、一浮置閘電極、位於閘極之間之一絕 極。非揮發性記憶體元件的形成步驟 -i:i 形成-氧化層以作為 ίΓ?二i 一阻障層以及形成1層以作為-丄 電極。此種結構通常稱為矽—氧化」 (SONOS)記憶胞結構。 亂化石夕乳化石夕-石夕 第1圖係為具有一般S0N0S記憶胞結構之非揮發 體元件的剖面示意圖。 f早赞性。己隐 請參照第1圖，氧化石夕—氮化石夕—氧化石夕（_)層ιι〇係
11785pif.ptd 第8頁 200405519 五、發明說明（2) 形成在矽基底102上，且一源極區〗〇4以及一汲極區1〇6係 彼此相距一預定距離而形成於矽基底1〇2中。〇叨層11()具 有堆豐結構，其係由以一第一氧化矽層形成之一穿遂層 1 1 2、以一氮化矽層形成之一電荷捕捉層丨丨4以及以一第二 氧化矽層形成之一阻障層116所構成，且依序堆疊在矽基 底102之一表面上。另外，控制閘電極12()係形成在〇n〇層 110上，且控制閘電極120係由一多晶矽層所形成。 在此非揮發性記憶體元件中，執行程式化或是寫入操 作之方法係將一正偏壓施加在控制閘電極〗2〇以及汲極區 106上，並將源極區104接地。而施於控制閘電極12〇以及 汲極區106之正偏壓會導致一垂直電場以及一水平電場產 生，其中此水平電場係沿著通道區而從源極區1〇4往汲極 ^0 6由於電场的產生，電子會被推離源極區1〇4而加速 别彺汲極區106。沿著通道區移動之電子會獲得能量，且 / ^ 1電子會進入熱狀恶而能獲得足夠的能量進入電荷捕 π而料穿遂層112之位能轉。這種情形經常是 ίΐίί;沒極區106之處，這是因為電子可以在此區域 3二二能敎V當處於熱狀態的電子進入電荷捕捉層 ”熱狀態的電子將會陷於電荷捕捉層114中而儲 存在/、中，因此記憶胞之啟始電壓將會提高。 在此非揮發性記憶體元件中，抹除:兩 =不同於程式化或讀取記憶胞的電壓。例％，施γ正偏 並且施予一負偏壓於一控制閘電極120， 之後使源極區1()4浮置。如此—來’儲存在電荷捕捉層114 200405519
五、發明說明（3) 之電子將會往及極區1 〇 6移動，而沒極區1 〇 6中之雷 m荷捕捉層114中。因此，儲存在電荷捕捉層1二之： 子便曰被移除或是被電洞中和，而使得記憶胞被抹除。 ，然而’具有上述結構之非揮發性記憶體元件於雙位一 模式執行程式化操作時，並無法在通道區中控制電产， 換言之，程式化操作必須在單一位元模式操作，且因^二 =，，通道區中之電流無法控制，因此部分的電㊁ 將會持績的消耗。 倚、 【發明内容】 因此，本發明之實施例係提供一種具有選擇電晶體結 ，以及S0N0S記憶胞結構之非揮發性記憶體元件’以使其 月b於雙位元杈式下執行操作，並且當於進行程式化操作 時，能控制通道區中之電流。本發明亦提出一種製造此 揮發性記憶體元件之方法。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式， 細說明如下： 【實施方式】 以下將配合圖式詳細說明本發明之實施例。本發明可 以包含許多種不同之形式，而並非限定在以下之實施例 中，以下所提供之實施例係用來使本發明之揭露完全且完 整’且可以使熟習該項技術者能完全瞭解本發明。 第2圖是依照本發明一較佳實施例之具有選擇電晶體 結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖面
200405519 五、發明說明（4) 示意圖。 請參照第2圖，一非揮發性記憶體元件之一記憶胞包 括位於一矽半導體基底2〇〇上之一S0N0S記憶胞I以及一選 擇電晶體I I。一源極區2 0 2以及一汲極區2 0 4彼此係以一預 定距離分開於半導體基底2〇〇中，且一雜質區2〇6係位於源 極區2 0 2以及汲極區2 0 4之間。 一垂直結構2 1 0以及一閘絕緣層222係相對靠近的配置 在一起。垂直結構21〇係由依序堆疊在半導體基底2Q0表面 上之一穿遂層2 1 2、一電荷捕捉層2 1 4以及一阻障層21 6所 構成，且垂直結構2 1 0係位於源極區2 〇 2以及雜質區2 〇 6之 間。因此垂直結構210係配置在靠近源極區2〇2之處。穿遂 層21 2以及阻障層2 1 6例如是氧化層，而電荷捕捉層21 4例 如是氮化矽層。一控制閘電極2 3 2係形成在阻障層2 〇 6以及 閘絕緣層222上，且控制閘電極232例如是多晶石夕層。另 外，一金屬矽化物層240係形成在控制閘電極232 1，此金 屬矽化物層240可以降低記憶體元件中之字元線的電阻 值。 選擇電晶體11之閘絕緣層224係形成在汲極區2〇4以及 雜質區2G6之間的半導體基底⑽上。選擇電晶體n之閉電 極234係形成在問絕緣層224上。閘絕緣層224例如是氧化 層，而閘電極2 3 4例如是多晶石夕層。 雜質區206可以被SONOS 者使用，且其係一直處於浮 處於浮置狀態，因此其係作 吕己憶胞1以及選擇電晶體11兩 置狀態。由於雜質區206 —直 用為一媒介，以轉移源極區
200405519 五、發明說明（5) 2 0 2以及；及極區2 〇 4之間之一電流。特別是，依照於選擇電 晶體I I之閘電極2 3 4施加偏壓與否，一反轉層會形成在沒 極區204以及雜質區2〇6之間。亦即，倘若在閘電極234施 加一正偏壓’ 一反轉層將會形成在汲極區204以及雜質區 2 0 6之間，而因此形成一通道區，其例如是電流移動之路 徑。相反的，若在閘電極2 3 4未施加偏壓，在汲極區2 〇 4以 及雜質區206之間將不會形成反轉層，因此也不會形成有 通道區。亦即在汲極區204以及雜質區206之間電流移動的 路徑將不會存在。 倘若在汲極區204以及雜質區206之間未存在有一通 道’ SONOS記憶胞之程式化操作將無法進行。亦即，儘管 在SONOS記憶胞I之控制閘電極232以及源極區2〇2有施加適 當的偏壓（例如在控制閘電極232施加約7· 5伏特的電壓並 且在源極區2 0 2施加約6 · 5伏特的電壓）以進行非揮發性記 憶胞之程式化操作，此程式化操作仍無法執行。這X是因為 無法提供載子至雜質區206，除非開啟選擇電晶體π，以 在汲極區204以及雜質區206之間形成一通道區。相反的， 若選擇電晶體II有開啟，而在汲極區204以及雜質區2〇6之 間形成有一通道區，載子將可以不斷的從汲極區2〇4提供 至雜質區20 6。接著，載子將提供至雜質區2〇6，而電子將 因為水平電場以及垂直電場之作用，而移動至源極區 202，且部分的電子將會進入熱狀態而被捕捉 層214中，如此即可以執行程式化操作。 猶從 如上麟，S〇_記憶胞1之程式化操作是依照選擇電 200405519 五、發明說明（6) 晶體II之狀態而— 可以在雙此，依照選擇電晶體11之使用，便 元單元中操：…操作漏3記憶胞卜而並非在單-位 門”9偶、若開啟選擇電晶體Π，並且在S〇N〇S記憶胞1之控制 I -二戈源極區2〇2施予適當的偏壓以執行程式化操作， α =二陆以及源極區202之間的電流將會受到沒極區2〇4 π 、區206之間的電流的影響。另外，汲極區204以及 雜質區2 0 6之問的φ、+ φ ^00>| 门的電流可以依照施加在選擇電晶體11之閘 非塏从的偏壓而改變。因此，依照本發明較佳實施例之 在、登i雷1己=體元件，當於程式化操作時，藉由控制施加 之閘電極234的偏壓，可以減低電流消耗 里i此’當於程式化操作時，電源的消耗可以減低。 為了要抹除非揮發性記憶體元件之資料，通常會使用 ^ ^HfE：方&抹除非揮發性記憶體元件之資料時’藉由施 口 =、偏壓（例如是—7· 5伏特）至控制閘電極232以及一正 偏，（例如6·5伏特）至源極區2〇2，以於源極區2〇2附近引 f朋潰。倘若崩潰發生時，在源極區2〇2附近將會產生許 多載子’，且載子中的部分電洞會因垂直電場之故而被捕捉 U：荷捕捉層214中。在電荷捕捉層214中之被捕捉的 會與已經被捕捉在電荷捕捉層214中的電子結合，因此 得啟始電壓降低。在上述之過程中，選擇電晶體 關閉的狀態。 ％胃 第3圖是依照本發明另一較佳實施例之具有選擇電晶
200405519 五、發明說明（7) 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 第3圖之非揮發性記憶體元件包括一 son〇s記憶胞結構 I以及一選擇電晶體結構I I ’其係與第2圖之非揮發性記憶 體元件相似。S 0 N 0 S記憶胞結構I與選擇電晶體結構I I係共 用浮置狀態的雜質區2 0 6，其整體之結構係與第2圖之非揮 發性記憶體元件相似，因此相似的標號部分在此將省略描 述。以下僅說明第2圖與第3圖之結構不相同之處。另外， 私式化操作以及抹除操作也與先別所述相似，因此在此也 不再描述。 請參照第3圖’選擇電晶體11之一閘電極2 3 4，係形成 在一閘絕緣層2 2 4 ’上，並且位於一絕緣層間隙辟9 7 〇 侧壁上。值得注意的是，閉電極 中選擇電晶體II之閘電極234的寬度，因此可以改善元件 之積集度。當於形成第2圖中選擇電晶體η之閘電^234 時’微影製程的步驟是無法避免的，而微影製程之限 影響閘電極234之寬度。然而，當於形成第3圖中選擇電: 體I I之閘電極234’時，以多晶矽層形成的閘電極234，可二 完全以餘刻來進行而不需進行微影製程，因此閘電極234, 之寬度將不會受到微影製程之限制。 第4圖疋依照本發明又一較佳實施例之具有選擇電曰 體結構以及SON0S記憶胞結構之非揮發性記憶體元件之 面示意圖。 ^ 請參照第4圖，依照此實施例之非揮發性記憶體元件
11785pif.ptd 第14頁 200405519
包括一S0N0S記憶胞結構I以及兩個選擇電晶體結構，例如 是一第一選擇電晶體I I以及一第二選擇電晶體丨π。此 S 0 Ν 0 S記憶胞結構I包括彼此分離開來的一第一垂直结構 4 1 0以及一第一垂直結構4 2 0，且第一以及第二垂直結構 410、420係由0Ν0結構所構成。S0N0S記憶胞結構ί、第一 選擇電晶體I I以及第二選擇電晶體I I I係形成在一石夕半導 體基底400上。在半導體基底4〇〇之部分區域中，一源極區 402以及一汲極區404係彼此分開的形成在其中。在源極區 4 0 2以及汲極區4 0 4之間係形成有兩個雜質區，其例如是二 第一雜質區406以及一第二雜質區4〇8。第一雜質區4〇Μ系 位於S0N0S記憶胞結構I以及第一選擇電晶體丨丨之間的」區 域中。第二雜質區408係位於S0N0S記憶胞結構I以及第二 選擇電晶體III之間的一區域中。而第一雜質區以及第 二雜質區4 0 8持續處於浮置狀態。 S0N0S記憶胞結構ϊ包括第一垂直結構41〇、一閘絕緣 層432以及第二垂直結構42〇，其係直線排列於第一雜質區 406以及第二雜質區408之間的半導體基底4〇()上。第一垂 直結構410係由依序堆疊於半導體基底4〇〇上之一第一穿遂 層4 1 2、一第一電荷捕捉層41 4以及一第一阻障層4丨6所構 成 Π樣的苐_垂直結構420係由依序堆疊於丰導I#其 底_上之一第二穿遂層422 一第二電荷捕捉層 了第一阻障層426所構成。第一垂直結構41〇係配置在靠近 第一雜質區406之處，而第二垂直結構42〇係配置在靠近第 二雜質區408之處。閘絕緣層432之厚度較第一以及第二垂
11785pif.ptd 第15頁 200405519 五、發明說明（9) 直結構410、420薄。另外，一控制閘電極442係形成在第 一垂直結構410、第二垂直結構420以及閘絕緣層432上。 而一金屬矽化物層450係形成在控制閘電極442上。 苐選擇電aa體結構I I包括位於源極區4 0 2以及第一 雜質區406之間的一第一閘絕緣層434以及位於第一閘絕緣 層434上之一第一閘電極444。同樣的，第二選擇電晶體处 構III包括位於第二雜質區408以及源極區4〇4之間的一第σ 二閘絕緣層436以及位於第二閘絕緣層436上之一第二閘 極 4 4 6 〇 μ六ΐ上述之非揮發性記憶體元件中，二個位元資料可以 捉：第一 ί胞中。适是因4’電子或電洞可以分別被捕 ;二“何捕捉層414以及第二電荷捕捉層424中。在 含於一電荷捕捉層414内之位元稱為左位元，包 第3圖之—非捏何/捉層424内之位元稱為右位&。第2圖以及 憶體元件之程二:化把:及體，牛非常相似，除了非揮發性記 式化以及讀取取操作需分別執行每-位元之程 中之資料的古+ 抹除第3圖之非揮發性記憶體元件 之資料的系與抹除第2圖之非揮發性記憶體元件中 中之資料的方抹N除穿= = 記憶體元件 Ά Ύ ^ ^ VL〜π f W穿逐之方式來完成。 伏特以及6. δ"伏牲非揮發^性記憶胞之左位元，分別施加7· 5 4〇2。上述之偏厂、之電屢至控制閘電極442以及源極區 來施加於控制閑=3 —個實例，其他偏壓值也可以用 電極442以及源極區402。另外，將汲極區 11785pif.Ptd 第16頁 200405519 五、發明說明（ίο) 404接地。此後，要求第二選擇電晶體丨丨！開啟，即施予偏 壓至第二選擇電晶體III之第二閘電極446。此時，將會在 第一雜質區408以及〉及極區404之間形成一通道，並且在第 一雜質區406以及第二雜質區408之間產生垂直及水平電 場。由於電場之故，電子會由第二雜質區4〇8加速前往第 一雜質區4 0 6 ’且部分達到熱狀態的電子會被捕捉至第一 電荷捕捉層4 1 4。以上所述，左位元之程式化係由右往左 執行（在此之後皆稱為第一方向）。 同樣的，為了程式化非揮發性記憶胞之右位元，分別 施加7· 5伏特以及6· 5伏特之電壓至控制閘電極442以及汲 極區404。上述之偏壓值只是一個實例，其他偏壓值也可 以用來施加於控制閘電極442以及汲極區4〇4。另外，將源 極區4 0 2接地。此後，要求第一選擇電晶體〗丨開啟，即施 予偏壓至第一選擇電晶體Η之第一閘電極444。此時，將 會在源極區402以及第一雜質區406之間形成一通道，並且 在^ 一雜質區406以及第二雜質區4〇8之間產生垂直及水平 ，場。由於電場之故，電子會由第一雜質區4〇6加速前往 第質區4 0 8 ’且部分達到熱狀態的電子會被捕捉至第 一電荷捕捉層424。以上所述，右位元之程式化係由左往 右執行（在此之後皆稱為第二方向）。 合 > 為了讀取非揮發性記憶胞之左位元，預定的偏壓值將 曰^加於控制閘電極442以及源極區402。此偏壓值需大於 地執行程式化操作時之偏壓值。另外，將汲極區404接 °此後’要求第一選擇電晶體I I開啟，即施加偏壓至第
200405519 五、發明說明（11)
一選擇電晶體丨I ^ ^ 之第一閘電極444，如此，即可以以第二 方向碩取左位元。 同才篆6^1 、 ,,^ 1 、’為了讀取非揮發性記憶胞之右位元，預定的 t 將會^加於控制閘電極442以及源極區402。此偏壓 ζΐ ίΐ Λ】、於於執行程式化操作時之偏壓值。另外’將沒極區 也/此後’要求第二選擇電晶體I I I開啟，即施加偏 塋至第—選擇電晶體1 I I之第二閘電極4 4 β，如此，即可以 以第一方向讀取右位元。 第5圖是依照本發明再一較佳實施例之具有選擇電晶 體L構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 依照此實施例之非揮發性記憶體元件包括一s〇N〇s記 憶，結構I以及兩個選擇電晶體結構，例如是一第一選擇 電曰曰體I I以及一第二選擇電晶體丨丨丨。其整體結構係與第4 圖^非揮發性§己丨思體元件相似。因此相同標號的部分將不 再氨述第5圖中不同於第4圖之結構將會清楚描述之，而 第5圖^之非揮發性記憶體元件其程式化操作以及抹除操作 白與第4圖之非揮發性記憶體元件相似，因此不再贅述。 ，請參照第5圖，第一選擇電晶體π之一第一閘電極 444’係以一側壁間隙壁之形式形成在一第一絕緣層間隙壁 4 6 2上’其中第一絕緣層間隙壁4 6 2係形成於一第一閘絕緣 層434’上。值得注意的是，第一閘電極，之寬度？1係小 於第4圖中非揮發性記憶體元件之第一選擇電晶體1丨之第 閘電極4 4 4之寬度W ’因此可以改善元件之積集度。於形
11785pif.ptd 第18頁 200405519 五、發明說明（12) 成第4圖中之第一選擇電晶㈣之第一閘電極“ 避免的需進行微影製程，而由於微影製程 ^ 影響閉電極444之寬度。“，於形成第5圖中之/ = 電晶體I I之第一閘電極444’時，以多晶矽層开彡点 * 444’係完全使用#刻製程，而無須進行“製程、此= 電極4 4 4不會受到微影製程之限制。 甲 同樣的，第二選擇電晶體ηι之一第二閘電極446, 以一側壁間隙壁之形式形成在一第二絕緣層間隙壁4以” 上，，其中第二絕緣層間隙壁464係形成於一第二閘絕 436,上。值得注意的是，第：閘電極川，之寬度w2係小曰於 第4圖中非揮發性記憶體元件之第二選擇電晶體丨〗丨之第二 閘電極446之寬度，因此可以改善元件之積集度。於形成一 第4圖中之第二選擇電晶體Ιπ之第二閘電極446時，無可 避免的需進行微影製程，而由於微影製程之限制，因此會 衫響第一閘電極4 4 6之寬度。然而，於形成第5圖中之第二 選擇電晶體111之第二閘電極4 4 6 ’時，以多晶石夕層形成之 第二閘電極4 4 6 ’係完全使用蝕刻製程，而無須進行微影製 程’因此第二閘電極446’不會受到微影製程之限制。 第6 Α圖至第6 D圖是用以輔助說明第2圖之非揮發性記 憶體元件之製造方法的剖面示意圖。 請參照第6 A圖，一 〇 N 0層21 0 ’係形成在一石夕半導體基 底20 0上，此0N0層210’係由依序堆疊於半導體基底2〇〇上 之一氧化矽穿遂層2 11、一氮化矽電荷捕捉層2 1 3以及一氧 化矽阻障層2 1 5所構成。在一實施例中，形成穿遂層2 11之
11785pif.ptd 第19頁 200405519 五、發明說明（13) --- ---- 方法例如是對半導體基底2〇〇進行一熱氧化製程。此熱氧 化，，可以在包含有氮其例如是一氧化二氮氣體或是一氧 ，氮氣體之大氣壓力下進行，因此穿遂層211亦可能是氮 ^化矽層。而電荷捕捉層2 1 3以及阻障層2 1 5是以低壓化學 氣相沈積法（LPCVD)形成的。電荷捕捉層213亦可以利用對 穿遂層21 1進行氮化步驟而形成。在形成训〇層21 〇，之後， 一罩幕層圖案其例如是一光阻層圖案6〇()，係形成在阻障 層215上。此光阻層圖案6〇〇係部分的覆蓋阻障層215之表 面且暴露出部分阻障層215之表面。 /請參照第6B圖，利用光阻層圖案6〇〇作為一蝕刻罩幕 進行一蝕刻製程，以形成一垂直結構2丨〇，其係由氧化層 圖案所形成之穿遂層2 1 2、由氮化矽層圖案所形成之電荷 ，捉層2 1 4以及由氧化矽層圖案所形成之阻障層2丨6依序堆 疊所構成。而未配置有垂直結構21〇之表面係暴露出來。 因此，在剝除光阻層圖案600之後，藉由一熱氧化製程以 ，暴露的半導體基底200表面上形成一氧化矽層22〇，。此 氧化石夕層22 0係作為SONOS記憶胞之閘絕緣層以及選擇電 晶體之閘絕緣層之用。在進行熱氧化製程之前，可以進行 一離子植入步驟，以調整啟始電壓。 明參照第6 C圖’在氧化石夕層2 2 〇 ’以及阻障層2 1 6上形 成一多晶矽層230，以作為一閘電極之導電層。此多晶矽 層230例如是利用化學氣相沈積法所形成。在一實施例 中，當進行一化學氣相沈積製程時，可以摻雜n型雜質（例 如磷）於多晶矽層230中，其係利用混有1〇%含量之磷化氫
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氣體之混合氣體作為氣體源，以使多晶矽層23〇具有相較 於未摻雜之多晶矽有較高的導電性。之後，於多晶石夕層 230上形成一金屬矽化物層24〇，以降低閘極線之電阻值。 金屬石夕化物層240可以是矽化鎢、矽化鈷或是矽化鈦。
、， 之後，請參照第6D圖，在金屬矽化物層240上形成_ 光阻層圖案610。為了形成光阻層圖案61〇，先將一光阻層 形成在金屬矽化物層2 4 〇上，之後依據傳統的微影製程對 光阻層進行曝光以及顯影步驟。而形成的光阻層圖案6 1 〇 包括一第一開口621、一第二開口 6 22以及一第三開口 623。第一開口621係暴露出後續於半導體基底2〇〇形成源 極區之處，第二開口 622係暴露出後續於半導體基底2〇〇形 成雜質區之處，第三開口 623係暴露出後續於半導體基底 200形成汲極區之處。之後，利用光阻層圖案61〇作為一蝕 刻罩幕進行一蝕刻製程，以使分別對應於第一開口 621、 ^二開口 622以及第三開口 623之半導體基底2〇〇之表面暴 露出來。此時，一控制閘電極232以及選擇電晶體之一閘 電極2 3 4已經形成且彼此分開。同樣的，位於控制閘電極 232底下之閘絕緣層222以及位於閘電極234底下之閘絕緣 層2 24也已經形成且彼此分開。
之後，移除光阻層圖案610，並且進行一傳統之離$ 植入步驟。因此在半導體基底2〇〇中形成一源極區202、 汲極區204以及一雜質區2〇6，士口第2圖所示。在後續的案 程中將可能繼續形成對應沒極區叫之金屬内 未繪示於第6D圖中。 〃
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第7A圖至第7C圖是用以辅助說明 憶體元件之製造方法_ ^ 。 #揮發吐3己 請J照=’首先進行與第6A圖至第6c圖相同之製 其與第6D圖並不相同，此：2二上 J圖案7〇〇， 匕尤|且層圖案700僅包括一篦一戸弓 口 701以及一第二開口 702。第一開口 ：； 定於半導體基底200形成源炻p *忐 不备卬俊、、只預 出德婷？§宗裕忐、菸托厂。时之處，第一開口 70 2係暴露 出^,預疋形成汲極區以及選擇電晶體之處。利用光阻芦 圖案700作為-㈣罩幕進行刻製程，以使部分半導曰
體基底2GG暴露出來。此時，控制閘電極奶以及位於控制 ::，2/下，之閑絕緣層222會被定義出來。在執行完餃 刻製程之後’剝除光阻層圖案了 〇 〇。 請參照第7B圖，利用控制閘電極232以及一預定的離 子植入罩幕（未繪示）為罩幕進行一離子植入步驟，以在半 導體基底20 0中形成一源極區2〇2以及一雜質區2〇6。在離 子植入步驟進行完之後，移開預定的離子植入罩幕。之 後，在半導體基底2〇〇之整個表面上形成一絕緣層2了〇，， 並且在絕緣層270’上形成一多晶矽層234,，，其係用以作 為選擇電晶體之閘電極的導電層。
請參照第7C圖，進行一非等向蝕刻製程，以部分的移 除第7B圖之多晶矽層234，，以及第7B圖之絕緣層270，，直 到金屬矽化物層240暴露出來，即形成選擇電晶體之閘絕 緣層224’以及絕緣層間隙壁27〇，且閘電極234，係形成在 閘絕緣層224’上之絕緣層間隙壁27〇的一側壁上。選擇電
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晶體之閘電極2 3 4， 及非等向触刻製程 極 234， 〇 係僅以堆疊第7 B圖之多晶矽層2 3 4，，以 形成，因此可以形成具有小寬度之閘電 之後，如第3圖所示，利用預定的離子植入罩幕（未汾 :)作為一罩幕進行一離子植入步驟，以在半導體基底2〇曰〇 中形成汲極區204。然後，移除預定的離子植入罩幕。後 續可以繼續形成對應汲極區2〇4之金屬内線連製程，盆並 未繪示於第7C圖中。 〃 第8 A圖至第8D圖是用以輔助說明第4圖 憶體元件之製造方法的剖面示意圖。 請參照第8A圖，在以矽形成的半導體基底4〇〇上形成 一0N0層410’ ，此0N0層410,係由依序堆疊於半導體美底 400上之一氧化矽穿遂層411、一氮化矽電荷捕捉層一以 及一氧化矽阻障層415所構成。在一實施例中，形成穿遂 層411之方法例如是對半導體基底4〇〇進行一埶氧化製程。 ，熱ί化，f可以在包含有氮其例如是一氧化二氮氣體或 疋一氧化氮氣體之大氣壓力下進行，因此穿遂層亦可 能是氮氧化矽層。而電荷捕捉層413以及阻障層415是以低 壓化學氣相沈積法（LPCVD)形成的。電荷捕捉層413亦可以 利用對穿遂層411進行氮化步驟而形成。在形成〇N〇層41〇, 之後，一罩幕層圖案係形成在阻障層4丨5上，其例如是一 光阻層圖案800。此光阻層圖案8〇〇係彼此以一預定距離分 離開來，且覆蓋住部分阻障層415之表面，暴露出部分阻 障層415之表面。
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…请參照第8β圖，利用光阻層圖案800作為-餘刻罩幕 進行蝕刻製程，以形成一第一垂直結構4 1 〇以及一第二 垂直結構420 ’其彼此以一預定距離分離開來。第一垂直 結構410係由氧化層圖案所形成之第-穿遂層412、由氮化 矽層圖案所形成之第一電荷捕捉層4丨4以及由氧化矽層圖 案所形成之第一阻障層416依序堆疊所構成。同樣的，第 一，直結構420係由氧化層圖案所形成之第二穿遂層422、 由氮化矽層圖案所形成之第二電荷捕捉層424以及由氧化 矽層圖案所形成之第二阻障層426依序堆疊所構成。而未 配置有第一垂直結構41〇以及第二垂直結構42〇之半導體基 底400^表面係暴露出來。在剝除光阻層圖案8〇〇之後，藉由 一熱氧化製程以在暴露的半導體基底4〇〇表面上形成一氧 化矽層4 3 0由於此熱氧化製程之作用，在第一垂直結構 41 0以及第二垂直結構420之間的半導體基底4〇〇上會形成 有一控制閘絕緣層432。而氧化矽層43〇，係作為兩個電晶 體之閘絕緣層之用。在進行熱氧化製程以形成氧化矽層 430’之前，可以進行一離子植入步驟，以調整啟始電壓。 請參照第8C圖，在閘絕緣層43 2、氧化矽層43〇，、第 一阻障層416以及第二阻障層426上形成一多晶矽層44〇， 以作為一閘電極之導電層。此多晶矽層44〇例如是利用化 學氣相沈積法所形成。在一實施例中，當進行一化學氣相 沈積製程時，可以摻雜n型雜質（例如磷）於多晶矽層 中’其係利用混有1 0 %含量之構化氫氣體之混合氣曰體 氣體源，以使多晶矽層440具有相較於未摻雜之多晶矽有 200405519 五、發明說明（18) 較高的導電性。之後，於多晶矽層440上形成一金屬矽化 物層4 5 0，以降低閘極線之電阻值。金屬石夕化物層4 5 〇可以 是矽化鎢、矽化鈷或是矽化鈦。 之後，請參照第8D圖，在金屬矽化物層45 0上形成一 光阻層圖案810。為了形成光阻層圖案810，先將一光阻層 形成在金屬矽化物層4 5 0上，之後依據傳統的微影製程對 光阻層進行曝光以及顯影步驟。而形成的光阻層圖案8 1 〇 包括一第一開口 821、一第二開口 822、一第三開口 823以 及一弟四開口824。第一開口821係暴露出後續預定於半導 體基底400形成源極區之處，第二開口 822係暴露出後續預 定於半導體基底4〇〇形成第一雜質區之處，第三開口 823係 暴露出後續預定於半導體基底400形成第二雜質區之處， 第四開口 8 2 4係暴露出後續預定於半導體基底4 〇 〇形成汲極 區之處。之後，利用光阻層圖案8丨0作為一蝕刻罩幕進行 一餘刻製程，以使分別對應於第一開口 82 1、第二開口 822、第二開口 823以及第四開口 824之半導體基底400之表 面暴露出來。此時，一控制閘電極4 4 2、一第一選擇電晶 體之一第一閘電極444以及一第二選擇電晶體之一第二閘 電極4 4 6已經形成且彼此分開。同樣的，位於第一選擇電 晶體之第一閘電極444底下之第一閘絕緣層434以及位於第 二選擇電晶體之第二閘電極446底下之第一閘絕緣層436係 與第一垂直結構41 〇及第二垂直結構42〇彼此分開。 之後’移除光阻層圖案81〇，並且進行一傳統之離子
200405519 五、發明說明（19) 極區404、一第一雜質區406以及一第二雜質區4〇8，如第4 圖所示。在後續的製程中將可能繼續形成對應源極區4〇2 以及汲極區404之金屬内連線，其並未繪示於第8D圖中。 第9A圖至第9C圖是用以輔助說明第5圖之非揮發性記 憶體元件之製造方法的剖面示意圖。 X ° 請參照第9A圖，首先進行與第8人圖至第8C圖相同之製 程。之後，在金屬矽化物層450上形成一光阻層圖案9〇()， 其與第8D圖並不相同，此光阻層圖案9〇〇僅包括一第一開 口 901以及一第二開口 902。第一開口 9〇1係暴露出後續預 定形成汲極區以及第一選擇電晶體之處，第二開口9〇2係 暴露出後續預定形成汲極區以及第二選擇電晶體之處。利 用光阻層圖案90 0作為一蝕刻罩幕進行一蝕刻製程，以使 部分半導體基底400暴露出來。此時，控制閘電極44〇以及 =於，制閘電極440底下之閘絕緣層432會被定義出來。在 執行元蝕刻製程之後，剝除光阻層圖案9 〇 〇。 羊娃言^ Ϊ ^第Μ圖一，利用控制閉電極WO以及一預定的離 繪不）為罩幕進行一離子植入步驟，以在半 爻體基底400中形成一第一雜質區4〇6以及一第二雜質區 408。在離子棺人丰跡、杜、 ¥ Iv驟進仃元之後，移開預定的離子植入 .4.n，, < ’在半導體基底400之整個表面上形成一絕緣 i传用以你/'货在絕緣層430’，上形成一多晶矽層440，’ ， 電極的導電㉟。彳及第一、擇冑晶體之第一以及第二閘 月多…、第9 C圖，進行一非等向蝕刻製程，以部分的移
11785pif.ptd 第26頁 200405519 五、發明說明（20) 除第9B圖之多晶石夕層440, ’以及第9B圖之絕緣層43〇,，，直 到金屬矽化物層450暴露出來，即形成第一選擇電晶體之 第一閘絕緣層434,與第一絕緣層間隙壁462，且第一選擇 電晶體之第一閘電極444,係形成在第一閘絕緣層434，上以 緣Γ1隙壁462上。同樣的，亦同時形成第二選 =曰曰體之第二閘絕緣層436，與第二絕緣層間隙壁樹， 戶4H ΐ Π曰體之第二閘電極4 4 6 ’係形成在第二間絕緣 層436上u及第二絕緣層間隙壁46 4上。 ms 一以及第二閘電極“4,與“6,係僅以沈積製 形成，因此可以形成具有小寬度之 乐 以及第一閘電極444，與446，。 示)作之二，罩如幕第進5圖所：，利用預定的離子植入罩幕(未缘 丁；忭马罩幕進仃一離子植入步驟，以名主道胁甘 中形成源極區4〇2以及沒極 在+導體基底4〇〇 植入罩幕。後續可以繼續 ，移除預定的離子 _之金屬内線連製程源極區術以及汲極區 本發明之特殊實施例將以未:二 據本發明之目的，本發明提供一種# =式描述如下。依 其包括一半導體基底；一源極 發性記憶體元件， 分開的形成在基底之特定區、二以^一汲極區，其係彼此 區以及汲極之間之基底特區由一雜質區，形成在源極 置狀態，·一垂直結構:配置:^ 且此雜質區係為一浮 導體基底上之一第一區域，區以及雜質區之間的半 捉層以及一阻障層依序堆疊於源二及穿區：:荷捕 11785pif.ptd 第27頁 200405519 五、發明說明（21) 控制閘絕緣層，配置在源極區以及雜質區之間，且控制閑 絕緣層係鄰接於垂直結構；一控制閘電極，形成在垂直^ 構以及控制閘絕緣層上；一閘絕緣層，配置在雜質區以^ 汲極區之間的半導體基底上；以及一閘電極，位於閘絕緣 層上。較佳的疋，此電荷捕捉層係為非導電性。 較佳的是’在第一區域中之垂直結構係形成於鄰接源 極區。 上。此元件更包括一金屬石夕化物層，形成在控制閘電極 較佳的《’控制閘絕緣層比垂直結構薄。此元 括-絕緣^間隙，，配置在垂直結構以及控㈣電極之側 壁之中較靠近雜質區之-侧壁上。較佳的是，閑電極 緣層間隙壁上具有一側壁閘極結構。 " 依據本發明之另一目的，本發明提供一 憶體元件’其包括一半導體基底；一 ：=兄 =’其係彼此分開的形成在基底之特定區域m 貝區以及-第二雜質區’位於源極區以及汲極之：：： 分開的形成在基底之特定區域中，且第一 3並彼此 置狀態且鄰接於源極區，第二雜質區传為竿D係為一浮 質區之間之第一區域±，且鄰接☆第以及第二雜 結構包括依序堆疊的一第—穿遂層、—第’第-垂直 及一第一阻障㉟，·-第二垂直 ^電^捕捉層以 第二雜質區之間之第再位於第—雜質區以及 弟一£域上，且鄰接於第二雜質區，第
11785pif.ptd 第28頁 200405519 五、發明說明（22) 二垂直結構包括依序堆疊的一第二穿遂層、一第二電荷捕 捉層以及一第二阻障層；一控制閘絕緣層，配置在第—垂 直結構以及第二垂直結構之間的半導體基底上；一控制閉 電極’位於第一垂直結構、控制閘絕緣層以及第二垂直妗 構上；一第一閘絕緣層，配置在源極區以及第一雜質區= 間的半導體基底上；一第一閘電極，位於第一閘絕緣層 上〔一第二閘絕緣層，配置在第二雜質區以及汲極區之間 的半導體基底上；以及一第二閘電極，位於第二閘絕緣展 較佳的是 非導電性。 此元件更 上。 較佳的是 直結構薄。 較佳的是 在第一垂直結 質區之一側壁 隙壁上係為一 較佳的是 在第二垂直結 質區之一側壁 隙壁上具有一 ’第一電荷捕捉 包括一金屬矽化 ，控制閘絕緣層 ，此元件更包括 構以及控制閘電 上。較佳的是， 側壁閘極結構。 ，此元件更包括 構以及控制閘電 上。較佳的是， 側壁閘極結構。 層以及第二電荷捕捉層係為 物層，形成在控制閘電 極 比第一垂直結構以及第二垂 一第一絕緣層間隙壁，配置 極之側壁之中較靠近第一雜 第-閘電極纟第—絕緣層間 一第二絕緣層間隙壁，配置 極之側壁之中較靠 第二閘電極在第—二雜 %币一絕緣層間 揮發性記 依據本發明之另一目的，本發明提供一種非
11785pif.ptd 第29頁 200405519 五、發明說明（23) _ 憶體元件的製造方法，此方 形成用卩形成-穿遂層之一^括在一半導體基底上依序 捕捉層之一非導電性材料声緣層、用以形成—電荷 m屏ϊί;!形成-第-罩幕層圖案；利用 第一罩幕層圖案作為—蝕刻罩 不』用 捕捉層以及阻障層堆疊而成 二^由穿逐層、電荷 成之後，移除第垂直結構；在餘刻製程完 基底上形成-氧化層，其係用以形成一；導： -選擇電晶體之-閘絕緣層；在氧ί層：以及 成一導電層，其係用以开彡杰一 q 垂直、…構上形 、 ^成一控制閘電極以及選擇雷a @ : = 在導電層上形成一第二罩幕層圖Ϊ ㈣軍幕進行一姓刻製程，、以在半導 質離子植入製程，以於半導體；：=區二=-雜 極區、—雜質區以及·"汲極區，且其係心^ ^ 凉 閘電極對準。 /、控制閘電極以及 較佳的是，第一絕緣層係以 化石夕層，非導電性材料層係以化學==而形成之氧 層。 邑緣層以化學耽相沈積法而形成之氧化梦 ，：法更包括在導電層上形成一金 依據本發明之另一 ：匕物層。 杈供—種非揮發性記 11785pif.ptd 第30頁 200405519 五、發明說明（24) 3::件的製造方法，此方法包括在一半導體基底上依序 ^®以形成一穿遂層之一第一絕緣層、用以形成一電荷 捕捉層之一非導電性材料層以及用以形成一阻障層之一第 在第二絕緣層上形成一第-罩幕層圖案；利用 【”作為一敍刻罩幕，進行-靖程以形成 逐曰、電何捕捉層以及阻障層依序堆疊之一垂直結 直社製程完成之後，#除第一罩幕層圖案；於被垂 土=構^=的半導體基底上形成用以形成一控制閘絕緣層 占層；在第三絕緣層以及垂直結構上形成用以形 n ^恳t電極之一第一導電層；在用以形成控制閘電極 作為二一第二罩幕層圖·；利用第二罩幕層圖案 作為一蝕刻罩幕進行一蝕刻製程，以在半導體美底之一第 上定義出“閘電 一 Μ Λ S t 圖案，利用控制閘電極以及一預定第 導體：ur:為一罩幕進行一離子植入㈣，以在半 屏矿#涛*寺疋區域形成一雜質區；形成一第四絕緣 ϊ辟控制閑電極以及半導體基底之-絕緣層間 形成用以形成；；U::第四絕緣層上 锋一、曾命旺、评电日日篮之閘電極的一第二導電層；於 在』門i 5 '四絕緣層上進行一非等向餘刻製程，以 其係位於垂直結構的對向，形成- 絕緣層間隙壁上以一側壁開極之塑式形 半導體基底中之特定區域植入雜質離 子以在被控制閘電極以及間電極暴露的區域形I源極 200405519
區以及一没極區。 較佳的 化石夕層，非 化矽層，而 層0 是，第一絕 導電性材料 第二絕緣層 緣層係以熱 層係以化學 以化學氣相 氧化之方式 氣相沈積法 沈積法而形 而形成之氧 而形成之氮 成之氧化矽 此 較 等向钱 依 憶體元 形成用 用以形 層以及 層；在 圖案係 利用第 在第一 一阻障 幕層圖 形成由 堆疊而 除第一 暴露的 控制閘 包括在第一 ，於第二導 係為一回蚀 明之另一目 造方法，此 以形成一第一以及 成一第一以及一第二 用以形 第二絕 覆蓋住 方法更 佳的是 刻製程 據本發 件的製 導電層上形成 電層以及第四 刻製程。 的’本發明提 方法包括在·-一第二穿遂層 成一第一以及一第 緣層上形成 半導體基底 電荷捕捉層 二阻障層之一第 絕緣層上進行之非 供一種非揮發性記 半導體基底上依序 之一第一絕緣層、 之一非導電性材料 一第一 之一第一區域以及 罩幕層圖案，第一罩幕層 一罩幕層圖案作為一蝕刻罩幕，進行一 區域上 層依序 案作為 第二穿 構成之 罩幕層 半導體 絕緣層 形成由第一穿遂層、第一 堆疊而構成 一蝕刻罩幕 遂層、第二 一第二垂直 圖案；於被 基底上形成 、一第一選 之一第一垂直 ，進行 電荷捕 钱刻製 捉層以 結構；在姓刻 第一垂直結構 一第三絕緣層 電荷捕 結構； 第—區域； 蝕刻製程以 捉層以及第 利用第一罩 程以在第二區域上 阻障層依序 成之後，移 及第二 製程完 以及第 ’其係 第一閘 二垂直結構 用以形成一 絕緣層、^
第32頁 200405519 五、發明說明（26) 第=選擇電晶體之一第二閘絕緣層；在第三絕緣層、第一 垂直結構以及第二垂直結構上形 成一控制閉電極、第一選擇電晶體之 擇電晶體之一第二閘電極；在導電層上形成一第 刻製程’以定義出與第一垂直結構以及第」= = 第-閘電·’其係與控制閘電極之=分：=層：及 俜盥控制蘭雪朽2 緣層以及第二閉電極，其 另一侧壁分離開來；移除第二罩幕芦圖 源極區一第一雜質區、一第 土底中形成- 使其與控制間電極、第一閉電極以【及極區’以 依據本發明之另一 s的，及第一閉電極對準。 怜體元件的劁1 、本I明提供一種非揮發性記 兀件的1造方法，此方法包括在一二赏『生„己
形成用以形成—穿遂層之一第一絕緣層、上依序 捕捉層之-非導電性材料層以及用以形成一阻2 一：J 一絕緣層；在第二絕緣層上形成一第一罩 :ς之一第 罩幕層圖案係覆蓋住半導體基底之 二案’第- 區域；利用第—罩幕層圖案作為—#刻罩^以，-第二 ft以在第一區域上形成由一第-穿遂層、灯電 捉層以及一第—阻障層依序堆疊之一第第一電何捕 在第二區域上形成由一第二穿遂層、—c，e且 及一第二阻障層依序二 電何捕捉層以 世直、、、口構，在蝕刻製程
11785pif.ptd 第33頁 200405519 五、發明說明（27) 完成之後，移除 第二垂直結構暴 係用以形成一控 閘絕緣層、一第 絕緣、第一垂直 控制問電極之一 第一罩幕層圖案；於 底上形 露的半導體基 制閘絕緣層、 二選擇電晶體 結構以及第二垂直結 第 選擇電 之一第二閘絕 構上形 罩幕層圖 蝕刻製程 第一導電層；在第— 被第一垂直結構以及 成一第三絕緣層，其 晶體之一第一 緣層；在第一 成用以 導電層上形成 案；利用第二罩幕層 ’以在半導體基底之 構以及控制閘 極；移除第二罩幕層圖案；利 一離子植入罩幕 兩側之 構、第二垂直結 制閘電極 -一雜質區 電晶體之 閘絕緣層 作為一罩幕進 半導體基底中 形成 一第 圖案作為一蝕刻罩幕進行 第一 區域的 上定義 用控制閘電極 絕緣層 第一垂直結 出控制閘電 以及一預定第 行一離子植入步驟，以在控 形成一第一雜質區以及一第 成一第一選擇 晶體之一第二 ，形成一第四絕緣層，其係 閘絕緣層以及一第二 蓋控制閘電極以及半 緣層上形成一第二導 之一第一閘電極以及 第一導電層以及第四 在控制閘電極的兩側 二絕緣層間隙壁，並 層間隙壁上形成側壁 閘電極；以及於被控 極暴露的半導體基底 一第一 ，以覆 區域；在第四絕 第一選擇電晶體 極；於 程，以 間隙壁以及一第 壁以及第二絕緣 電極以及一第二 極以及第二閘電 第二閘電 向蝕刻製 用以形 選擇電 導體基 電層， 第二選 絕緣層 壁形成 且在第 閘極型 制閘電 中植入 底之一暴露的 其係用 擇電晶 以形成 體之一 上進行一非等 一第一絕緣層 一絕緣層間隙 式之一第一閘 極、第一閘電 雜質離子以形 成一源極區以及一沒極區
第34頁 200405519 五、發明說明（28) 較佳的是 等向蝕刻製程 如以上所 記憶胞結構之 擇電晶體可控 當的電路連接 進行程式化操 體之閘電極的 降低電源消耗 製造方法可以 件。 雖然本發 限定本發明， 和範圍内，當 範圍當視後附 :於第二導電層以及第四絕緣層上進行之非 係為一回餘刻製程。 述’依據上述之具有選擇電晶體以及s〇N〇s 非揮發性圮憶體元件及其製造方法，透過選 iS〇N〇S程式化之操作，以使其可以藉由適 裝置進行雙位元的程式化操作。另外，當於 作時的電流量可以藉由控制施加在選擇電晶 電壓而減低，因此當於進行程式化時，可以 。再者，依據本發明之非揮發性記憶體及其 廣/乏的應用在許多元件，例如是埋置式元 明已以較佳實施例揭露如上，然其並非用 任何热習此技藝者，為X股 可作此i Γ：：在不脫離本發明之精神 之Ϊΐϊ之更動與潤飾，因此本發明之保護 之申睛專利範圍所界定者為準。 i
200405519 圖式簡單說明 第1圖是具有一般SO NOS記憶胞結構之非揮發性記憶體 元件之剖面示意圖。 第2圖是依照本發明一較佳實施例之具有選擇電晶體 結構以及SON0S記憶胞結構之非揮發性記憶體元件之别面 示意圖。 第3圖是依照本發明另一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之别 面示意圖。 第4圖是依照本發明又一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之别 面示意圖。 第5圖是依照本發明再一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 第6 A圖至第6D圖是製造第2圖之非揮發性記憶體元件 之剖面示意圖。 第7 A圖至第7 C圖是製造第3圖之非揮發性記憶體元件 之剖面示意圖。 第8 A圖至第8 D圖是製造第4圖之非揮發性記憶體元件 之剖面示意圖。 第9 A圖至第9C圖是製造第5圖之非揮發性記憶體元件 之剖面示意圖。 【圖式標示說明】 1 02、20 0、400 :基底
11785pif.ptd 第36頁 200405519 圖式簡單說明 1 0 4、2 0 2、4 0 2 :源極區 106、204、404 ··汲極區 112、212、412、211、411:穿遂層 114、214、414、213、413 ;電荷捕捉層 1 16、216、416、215、415 ：阻障層 110、210、410、420 :垂直結構（0N0 層） 120、232、442、440 :控制閘電極 206、406、408 :雜質區 222、224、224，、434、432、436 :閘絕緣層 2 34、234’ 、444、446、444’ 、446，：閘電極 240、450 :金屬矽化物層 270、462、464 :絕緣層間隙壁 600、610、700、800、810、900 :光阻層圖案 210’、410’ ： 0Ν0 層 220’ 、430’ ：氧化矽層 230、234’ ’ 、440’ ’ ··多晶矽層 621 〜622 '623 '701 ' 702 ' 821 > 822 ' 823 > 824 、 901、902 :開口 270’ 、430’ ’ ：絕緣層
11785pif.ptd 第37頁

Claims (1)

  1. 200405519 六、申請專利範圍 1 · 一種非 一半導體 一源極區 一雜質區 雜質區係為一 一垂直結 半導體基底上 捕捉層 間； 以及一 一控制閘 間，且該控制 一控制閘 層上； 一閘絕緣 半導體基底上 一閘電極 如申請 中該電 如申請 中在該 2. 件，其 3. 件，其 極區。 4. 件，更 5. 如申請 包括一 如申請 揮發性記憶體元件，包括·· 基底； 以及一汲極區，形成在該基底中； ’形成在該源極區以及該汲極之間，其中該 浮置狀態； 構，配置在該源極區以及該雜質區之間的該 之一第一區域，且其係以一穿遂層、一電荷 阻障層依序堆疊於該源極區以及該雜質區之 絕緣層，配置在該源極區以及該雜質區之 閘絕緣層係鄰接於該垂直結構； 電極’形成在該垂直結構以及該控制閘絕緣 層，配置在該雜質區以及該汲極區之間的該 ;以及 位於該問絕緣層上。 專利範圍第1項所述之非揮發性記憶體元 荷捕捉層係為非導線性。 專利範圍第1項所述之非揮發性記憶體元 第一區域中之該垂直結構係形成於鄰接該源 專利範圍第1項所述之非揮發性記憶體元 金屬石夕化物層，形成在該控制閘電極上。 專利範圍第1項所述之非揮發性記憶體元
    11785pif.ptd 第38頁 200405519 六、申請專利範圍 件，其中該控 6. 如申請 件，更包括一 制閘電極之側 7. 如申請 件，其中該閘 制閘絕緣層比該垂直結構薄。 專利範圍第1項所述之非揮發性記憶體元 絕緣層間隙壁，配置在該垂直結構以及該控 壁之中較靠近該雜質區之一側壁上。 專利範圍第6項所述之非揮發性記憶體元 電極在該絕緣層間隙壁上具有一側壁閘極結 構 8. —種非揮發性記憶體元件，包括： 一半導體基底； "源極區以及一^及極區， 該 >及極之間’ 該第二 極區 區之間 序堆疊 障層； 一第一雜質區以及一第二雜質區，位於該源極區以及 該第一雜質區係為一浮置狀態且鄰接於該源 雜質區係為浮置狀態且鄰接於該汲極區； 第一垂直結構，位於該第一雜質區以及該第二雜質 ，且鄰接於該第一雜質區，該第一垂直結構包括依 的一第一穿遂層、一第一電荷捕捉層以及一第一阻 區之間^ 序堆疊的 障層； 二垂直結構，位於該第一雜質區以及該第二雜質 且鄰接於該第二雜質區，該第二垂直結構包括依 一第二穿遂層、一第二電荷捕捉層以及一第二阻 一控制閘絕緣層，配置在該第一垂直結構以及該第二 垂直結構之間； 一控制閘電極，位於該第一垂直結構、該控制閘絕緣
    11785pif.ptd 第39頁 200405519 六、申請專利範圍 層以及該第二垂直結構上； 一第一閘絕緣層，配置在該源極區以及該第〆雜質區 之間； 一苐一閘電極，位於該第〆閘絕緣層上； 一第二閘絕緣層，配置在該第二雜質區以及該汲極區 之間；以及 一第二閘電極，位於該第二閘絕緣層上。 9 ·如申請專利範圍第8項所述之非揮發性記憶體元 件，其中該第一電荷捕捉層以及該第二電荷捕捉層係為非 導線性。 1 0 ·如申請專利範圍第8項所述之非揮發性記憶體元 件’更包括一金屬矽化物層，形成在該控制閘電極上。 1 1 ·如申請專利範圍第8項所述之非揮發性記憶體元 件，其中該控制閘絕緣層比該第一垂直結構以及該 直結構薄。 —s 1 2·如申請專利範圍第8項所述之非揮發性記憶體元 件，更包括一第一絕緣層間隙壁，配置在該第一垂士 =^該控制閘電極之側壁之中較靠近該第一雜質區之二側 1 3·如申請專利範圍第〗2項所述之非揮發性記 件，其中該第一閘電極在該第一絕緣層間且有 壁閛極結構。 ^上，、有側 1 4·如申請專利範圍第8項所述之非揮發 件，更包括一第二絕緣層間隙壁，配置在該第二ΪΪί構
    11785pif.ptd 第40頁 200405519
    六、申請專利範圍 以及該控制閘電極之側壁之中較靠近該第二雜質區之一側 壁上。 1 5 ·如申請專利範圍第丨4項所述之非揮發性記憶體元 件，其中該第二閘電極在該第二絕緣層間隙壁上具有一側 壁閘極結構。 1 6 · —種非揮發性記憶體元件的製造方法，該方法包 括： 在一半導體基底上依序形成用以形成一穿遂層之一第 一絕緣層、用以形成一電荷捕捉層之一非導電性材料層以 及用以形成一阻障層之一第二絕緣層； 在該第二絕緣層上形成一第一罩幕層圖案； 利用該第一罩幕層圖案作為一蝕刻罩幕，蝕刻該穿遂 層、該電荷捕捉層以及該阻障層，以形成一垂直結構； 在該#刻製程完成之後，移除該第一罩幕層圖案； 於被4垂直結構暴露的該半導體基底上形成一氧化 層，其係用以形成一控制閘絕緣層以及一選擇電晶體之一 閘絕緣層； 在該氧化層以及該垂直結構上形成一導電層，A係 以形成一控制閘電極以及該選擇電晶體之一閘電極；
    在5亥V電層上形成一第二罩幕層圖案； 利用該第二罩幕層圖案作為一罢'苴 _ ,、，—社屯播A 饿刻罩幕進打一蝕刻 程’以在該半導體基底之一第一 批制門铋缝厣PM b W &域的該垂直結構以及 宓夕 筮-萨# 極’並且在該半導體 泜之一第一 £域之該閘絕緣層上 曰工疋義出該閘電極；
    11785pif.ptd $ 41頁 200405519 六、申請專利範圍 移除該第二罩幕層圖案；以及 進行一雜質離子植入製程，以形成一源極區、一雜質 區以及一汲極區，且其係與該控制閘電極以及該閘電極對 準。 1 7 ·如申請專利範圍第丨6項所述之方法，其中該第一 絕緣層係以熱氧化之方式而形成之氧化矽層，該非導電性 材料層係以化學氣相沈積法而形成之氮化矽層，而該第二 絕緣層以化學氣相沈積法而形成之氧化;5夕層。 1 8·如申請專利範圍第丨6項所述之方法，其中該方法 更包括在該導電層上形成一金屬矽化物層。 1 9. 一種非揮發性記憶體元件的製造方法，該方法 括： 在一半導體基底上依序形成用以形成一穿遂層之一第 一絕緣層、用以形成一電荷捕捉層之一非導電性材料層以 及用以形成一阻障層之一第二絕緣層； 在該第二絕緣層上形成一第一罩幕層圖案； 利用該第一罩幕層圖案作為一蝕刻罩幕，進行一蝕刻 製程以形成具有該穿遂層、該電荷捕捉層以及該阻障層之 一垂直結構； 在該蝕刻製程完成之後，移除該第一罩幕層圖案； 於被該垂直結構暴露的該半導體基底上形成用以形成 一控制閘絕緣層之一第三絕緣層； 在d第—絕緣層以及該垂直結構上形成用以形成一控 制閘電極之一第一導電層；
    11785pif.ptd 第42頁 六 申請專利範圍 在用以形成該控制閘電極 幕層圖案； 以導電層上形成一第二罩 利用邊第二罩幕層圖案作為一一 程，以在該半導體基底之 餘刻製 控制閘絕緣層上定義出該控制閑電：的邊垂直結構以及該 移除該第二罩幕層圖案； 利用該控制閘電極以及一 一罩幕進行-離子植入牛ί ^第—離子植入罩幕作為 开U人ί 步 以在該半導體基底之-特定 b域形成一雜質區； 了心 以乃$ ΐ道第四絕緣層’其係用以形成覆蓋該控制閘電極 Μ +導體基底之一絕緣層間隙壁以及一電晶 一閘絕緣層； 在該第四絕緣層上形成用以形成該選擇電晶體之一 電極的一第二導電層； ，於該第二導電層以及該第四絕緣層上進行一非等向蝕 亥J製私’以在該控制閘電極的一侧壁其係位於該垂直結構 的對向’形成一絕緣層間隙壁； 在該絕緣層間隙壁上以一側壁閘極之型式形成一閘電 極；以及 於被該控制閘電極以及該閘電極暴露的該半導體基底 中植入雜質離子以形成一源極區以及一汲極區。 2 0 ·如申請專利範圍第丨9項所述之方法，其中該第一 絕緣層係以熱氧化之方式而形成之氧化矽層，該非導電性 材料層係以化學氣相沈積法而形成之氮化矽層，而該第二
    11785pif.ptd 第43頁 200405519 六、申請專利範圍 絕緣層以化學氣相沈積法而形成之氧化；6夕層。 2 1 ·如申請專利範圍第1 9項所述之方法，其中該方法 更包括在該第一導電層上形成一金屬石夕化物層。 2 2 ·如申請專利範圍第1 9項所述之方法，其中於該第 二導電層以及該第四絕緣層上進行之該非等向蝕刻製程係 為一回触刻製程。 ,、 2 3 · —種非揮發性記憶體元件的製造方法，該方法包 在一半 二穿遂層之 荷捕捉層之 第二阻障層 在該第 幕層圖案係 區域， 利用該 製程以在該 荷捕捉層以 利用該 程以在該第 捕捉層以及 在該餘 於被該 導體基底上 導體基底上依序形成 一第一絕緣層、用以 一非導電性材料層以及用以形成 之一第二絕緣層； 二絕緣層上形成一第 圖案作為 形成包括 障層之一 圖案作為 成包括該 層之一第 之後，移 構以及該 絕緣層， 覆蓋住該半導體基底 第一罩幕層 第一區域上 及該第一阻 第一罩幕層 一區域上形 該第二阻障 刻製程完成 第一垂直結 形成一第三 用以形成一第一以 形成一第一以及一 第一 罩幕層圖案，該 之一第一區域以及 /蝕刻罩幕，進行 該第一穿遂層、該 第一垂直結構； /蝕刻罩幕，進行 第二穿遂層、該第 二垂直結構； 除該第一罩幕層圖 第二垂直結構暴露 其係用以形成一控 及一第 第二電 以及一 第一罩 一第二 一蝕刻 第一電 蝕刻製 一電荷 案； 的該半 制閘絕
    γ% ·4 3.η. 第44頁 200405519 六、申請專利範圍 緣層、一第一選擇電晶體之一第一閘絕緣層以及一第二選 擇電晶體之一第二閘絕緣層； 在該第三絕緣層、該第一垂直結構以及該第二垂直結 構上形成一導電層，其係用以形成一控制閘電極、該第一 選擇電晶體之一第一閘電極以及該第二選擇電晶體之一第 二閘電極； 在該導電層上形成一第二罩幕層圖案； 利用該第二罩幕層圖案作為一蝕刻罩幕進行一蝕刻製 程，以定義出與該第一垂直結構以及該第二垂直結構對準 之該控制閘電極，並在該半導體基底上定義出該第一閘絕 緣層以及該第一閘電極，其係與該控制閘電極之一側壁分 離開來’並且在該半導體基底上定義出該第二閘絕緣層以 及該第二閘電極，其係與該控制閘電極之另一侧壁分離開 移除該第二罩幕層圖案； 進行一離子植入製程，& 、一第一雜質區、一楚一 ;以及
    其與該控制閘電極 準〇 ，以使 製程，以於該半導體基底中形成一源 :一第二雜質區以及一汲極區，以使 δ亥第一閘電極以及該第二閘電極對 2 4 · —種非揮^ 括： 在一半導體基 一絕緣層、用以形 及用以形成一阻隆 一種非揮發性記憶體元件的製 造方法，該方法包 半導體基底上依序形成用以形、用以形忐》恭朴μ紅i 、、用以形成一電荷捕捉層之一 成一阻障層之一第二絕緣層； 以形成一 成一穿遂層之一第 非導電性材料層以
    200405519
    一罩幕層圖案，該第一 之一第一區域以及一第
    在該第二絕緣層上形成一第 幕層圖案係覆蓋住該半導體基底 區域； 利用該第-罩幕層圖案作為一姓刻罩幕，進行一敍刻 製程以在該第一區域上形成由一第一穿遂層、一第一電荷 捕捉層以及一第一阻障層依序堆疊而成之一第一垂直結 ，，並且在該第二區域上形成由一第二穿遂層、一第二電 何捕捉層以及一第二阻障層依序堆疊而成之一第二垂直姓 構； 、口 在該蝕刻製程完成之後，移除該第一罩幕層圖案； 於被該第一垂直結構以及該第二垂直結構暴露的該半 導體基底上形成一第三絕緣層，其係用以形成一控制閘絕 緣層、一第一選擇電晶體之一第一閘絕緣層、一第二選 電晶體之一第二閘絕緣層； 、 在該第三絕緣層、該第一垂直結構以及該第二垂直結 構上形成用以形成一控制閘電極之一第一導電層； ° 在該第一導電層上形成一第二罩幕層圖案； 利用該第二罩幕層圖案作為一蝕刻罩幕進行一蝕刻製 程，以在該半導體基底之一第一區域的該第一垂直結構、 該第二垂直結構以及該控制閘絕緣層上定義出該控^閘電 極； 移除該第二罩幕層圖案； 利用該控制閘電極以及一預定第一離子植入罩幕作為 罩幕進行一離子植入步驟，以在該控制閘電極兩側壁旁
    11785pif.ptd 第46頁 200405519
    形成一第一雜質區以及一第二雜質區； 形成一第四絕緣層，其係用以形成一第一選 之一第一閘絕緣層以及一第二選擇電晶體之一第二= 層，以覆蓋該控制閘電極以及該半導體基底之一暴^的區 域； 在該第四絕緣層上形成一第二導電層，其係 該第一選擇電晶體之一第一閘電極以及該第二選 7 之一第二閘電極； 、伴屯日日體 於該第二導電層以及該第四絕緣層上進行一非 刻製程，以在該控制閘電極的兩側壁形成一第一 隙壁以及-第二絕緣層間㈣，並且在該第 '絕緣= 壁以及該第二絕緣層間隙壁上形成側壁閘極型式之一 閘電極以及一第二閘電極；以及 一 於被該控制閘電極、該第一閘電極以及該第二閘電極 暴露的該半導體基底中植入雜質離子以形成一 一汲極區。 久 請專利範圍第24項所述之方法，其中該非等 向蝕刻I程包括一回蝕刻製程。 • 種非揮發性記憶體元件的製造方法，該方法包 枯. 質區在i ί ΐ體基底中形成一源極區、一汲極區以及一雜 a时 y、貝區係位於該源極區以及該汲極區之間且配置 成一汙置狀態； 罝 在°亥源極區以及該雜質區之間依序堆疊一穿遂層、一
    11785pif.ptd 第47頁 200405519 六、申請專利範圍 電荷捕捉層以及一阻障層，以形成一垂直結構； 在該源極區以及該汲極區之間且鄰接於該垂直結構之 處形成一控制閘絕緣層； 在該垂直結構以及該控制閘絕緣層上形成一控制閘電 極； 在該雜質區以及該源極區之間形成一閘絕緣層；以及 在該閘絕緣層上形成一閘電極。 2 7.如申請專利範圍第2 6項所述之方法，其中該垂直 結構包括氧化矽-氮化矽-氧化矽結構。
    11785pif.ptd 第48頁
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