SU641655A1 - Управл емый инвертор на мдп-транзисторах - Google Patents
Управл емый инвертор на мдп-транзисторахInfo
- Publication number
- SU641655A1 SU641655A1 SU762424475A SU2424475A SU641655A1 SU 641655 A1 SU641655 A1 SU 641655A1 SU 762424475 A SU762424475 A SU 762424475A SU 2424475 A SU2424475 A SU 2424475A SU 641655 A1 SU641655 A1 SU 641655A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- source
- drain
- bus
- transistors
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1
Изобретение относитс к автомати ке и вычислительной технике, может быть применено, в частности, в мощных выходных каскадах логических устройств.
Известен инвертор на ВДП-транзисторах , содержащий транзистор предварительного зар да, затвор и сток которого подключен к шине питани , а исток - к затвору нагрузочного транзистора, между затвором и истоком которого включен ускор ющий конденсатор, сток нагрузочного транзистора подключен к шине питани , а исток - к выходной шине и к стоку переключающего транзистора, исток которого подключен к общей шине, а затвор - ко входной .
У этого устройства больша потребл ема статическа мощность, обусловленна протеканием большого тока в цепи переключающего и нагрузочного транзисторов,
. Известен управл егйай инвертор на МДП-транзисторах, содержащий транзистор предварительного зар да, затвор и сток которого подключены к шине питани , а исток - к затвору нагрузочного транзистора, между затвором и истоком которого включен ускор ющий конденсатор, сток нагрузочного транзистора подключен к шине питани , а исток - к стоку переключающего транзистора, исток которого
подключен к общей шине и к затвору зар дного транзистора, сток которого подключен к шине питани , исток - к выходной шине и к стоку разр дного транзистора, исток которого подклю
чен к общей шине, а затвор - ко входной шине и затвору переключающего транзистора, потребл ема мощность которого значительно снижена, так как все транзисторы, зар дного
и разр дного, могут быть маломощными, а зар дный и разр дный транзисторы не потребл ют статической мощности 2. У этого инвертора уровень выходного напр жени логической единицы меньше
значени напр жени питани .
Цель изобретени - повышение уровн выходного напр жени йогической единицы .
Дл достижени этой цели в управлаемый инвертор на МДП-транзисторах, содержащий транзистор -редварительного зар да, затвор и сток которого подключены к шине питани , а исток - к затвору нагрузочного транзистора, меж
Claims (2)
- ду затвором и истоком которого вклю 6 чен первый ускор ющий конденсатор, сток нагрузочного транзистора подключен к шине питани , а исток - к стоку переключающего транзистора, исток кот рого подключен к общей шине, последовательно включенные зар дный и разр д ный транзисторы между шиной питани и общей шиной, входную шину, подключенную к затворам переключающего и ра р дного транзисторов, и выходную шину подключенную к истоку зар дного и сто ку разр дного транзисторов,введены два транзистора смещени , затворы которых и сток первого из них подключены к шине питани , и второй ускор ющи конденсатор, одна обкладка которого подключена к истокам нагрузочного транзистора и второго транзистора смещени , а втора - к истоку первого транзистора смещени , к стоку второго транзистора смещени и к затвору зар дного транзистора. На чертеже представлена принципиальна электрическа схема устройства Затвор и сток транзистора предварительного зар да 1 подключены к шине питани 2, а исток - к затвору нагрузочного транзистора 3, между за вором и истоком которого включен уск р ющий конденсатор 4. Сток транзистора 3 подключен к шине питани 2, а исток - к стоку переключающего транзистора 5, к истоку транзистора смещени 6, .к одной обкладке ускор ющего конденсатора 7, втора обкладк которого подключена к стоку транзистора смещени 6, к истоку транзистор смещени 8 и к затвору зар дного тра зистора 9. Затворы транзисторов 6, и стоки транзисторов 8, 9 подключены к шине питани 2, исток транзистора 9 - к выходной шине 10 и к стоку разр дного транзистора 11, истоки транзисторов 5 и 11 подключены к общей шине 12, а затворы этих транзисторов - ко входной шине 13. Инвертор работает следующим образом . При поступлении на входную шину 1 напр жени , соответствующего уровню логической единицы, открываютс тран зисторы 5 и 11, и ускор ющий конденсатор 4 зар жаетс через транзистор предварительного зар да 1 до уровн ЕЙ Uo ) Д п - напр жение пита ни , а UQ пороговое напр жение транзистора 1. При этом открываетс транзистор 3, конденсатор 7 зар жает с до уровн UQ задаваемого цепью смещени , образованной транзисторами 8 и 6 . Зар дный транзистор 9 закыт , и на выходной шине 10 формирутс напр жение логического нул . При поступлении на входную шину 13 напр жени логического нул нар жение на стоке транзистора 5 однимаетс до уровн Е ( напр ение на затворе транзистора 5 повыаетс до величины 2Е| - UQ -за чет передачи напр жени на стоке того транзистора через ускор ющий онденсатор), а напр жение на затвое зар дного транзистора 9 повышаетс до величины j, + UQ , и на выходной шине 10 формируетс напр жение огической единицы, равное Е„Дополнительно введенные цепь смеени , образованна транзисторами 8, б, и ускор ющий конденсатор 7 позво ют пойыситъ уровень напр жени логической единицы на выходе устройства о величины напр жени питани . Формула изобретени Управл емый инвертор на МДП-транзисторах , содержащий транзистор предварительного зар да, затвор и сток которого подключены к шине питани , а исток - к затвору нагрузочного транзистора , между затвором и истоком которого включен первый ускор ющий конденсатор , сток нагрузочного транзистора подключен к шине питани ,а исток - к стоку переключающего транзистора, исток которого подключен к общей шине, последовательно включенные зар дный и разр дный транзисторы между шиной питани и общей шиной, входную шину, подключенную к затворам переключающего и разр дного транзисторов, и выходную шину, подключенную к истоку зар дного и стоку разр дного транзисторов, отличающийс тем, что, с целью повышени уровн выходного напр жени логической единицы, в него введены два транзистора смещени , затворы которых и сток первого из них подключены к шине питани , и второй ускор ющий конденсатор, одна обкладка которого подключена к ист.окам нагрузочного транзистора и второго транзистора смещени , а втора к истоку первого транзистора смещени , к стоку второго транзистора смещени и к затвору зар дного транзистора . Источники информации, прин тые во внимание при экспертизе 1.Электроника № 4, 1971 с. 31.
- 2.Патент США 3912948, кл. 307279 , 1975.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762424475A SU641655A1 (ru) | 1976-11-29 | 1976-11-29 | Управл емый инвертор на мдп-транзисторах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762424475A SU641655A1 (ru) | 1976-11-29 | 1976-11-29 | Управл емый инвертор на мдп-транзисторах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU641655A1 true SU641655A1 (ru) | 1979-01-05 |
Family
ID=20684498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762424475A SU641655A1 (ru) | 1976-11-29 | 1976-11-29 | Управл емый инвертор на мдп-транзисторах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU641655A1 (ru) |
-
1976
- 1976-11-29 SU SU762424475A patent/SU641655A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1377126A (en) | Charge couple circuits | |
US3852625A (en) | Semiconductor circuit | |
GB1350626A (en) | Cell for mos random-access integrated circuit memory | |
GB1473568A (en) | Mos control circuit | |
SU641655A1 (ru) | Управл емый инвертор на мдп-транзисторах | |
CA1149473A (en) | High voltage clock generator | |
US4016430A (en) | MIS logical circuit | |
US4902919A (en) | Inverting latching bootstrap driver with Vdd *2 booting | |
JPS5710534A (en) | High-voltage mos inverter and its driving method | |
GB1241746A (en) | Buffer circuit for gating circuits | |
SU570108A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU416877A1 (ru) | ||
SU535010A1 (ru) | Устройство выхода мдп интегральных схем на индикатор | |
JPS5479527A (en) | Voltage sense circuit | |
SU680055A2 (ru) | Ячейка пам ти дл регистра сдвига | |
SU1238230A1 (ru) | Формирователь импульсов | |
SU1644222A1 (ru) | Дешифратор | |
SU1091316A1 (ru) | @ -Триггер | |
SU902075A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU919089A1 (ru) | Устройство согласовани ТТЛ-элементов с МДП-элементами | |
RU1783579C (ru) | Триггер | |
SU706880A1 (ru) | Элемент пам ти дл регистра сдвига | |
SU902258A1 (ru) | Буферное устройство | |
SU1014130A1 (ru) | Усилитель-формирователь | |
SU1244787A1 (ru) | Формирователь импульсов |