SU478361A1 - Динамическа чейка на мдп транзисторах - Google Patents

Description

(54) ДИНАМИЧЕСКАЯ 51ЧЕЙКА ПАМЯТИ НА МДП ТРАНЗИСТОРАХ

1

I Изобретение относитс  к вычислительной технике и предназначено дл  построени  полупроводниковых запоминающих устройств с произвольной выборкой.

Известна  чейка пам ти на МДГ1 транзисторах с индуцировшшыми каналами,

содержаща  информационные ;транзисторы, соединенные по триггер ной схеме и адрес- ные транз11С1хэры, включенные между плечами триггера и разр дными шинами, эатворы которых подключены к адресной шине.

Цель изобретени  - уменьшение площади , занимаемой  чейкой на кристалле, увеличение быстродействи  и уменьшение потребл емой мощности.

В предлагаемой схеме последовательно с адресными транзисторами включены дополнительные нагрузочные транзисторы с встроенным каналом, затворы и истоки которых подключены к стокам адресных транзисторов, стоки - к разр дным шинам

И а фиг. 1 принципиальна  схема  чейки пам ти; на фиг. 2 - варигшт  чейки па- м ти н на фиг. 3 приведен вольтамиерны характеристики транзисторы  чейки.

I Предлагаема  динамическа   чейка пам ти содержит информациенные транзисторы 1 и 2, адресные транзиторы 3 и 4, дополнительные нагрузочные транзисторы 5 и в,

запоминающие конденсаторы 7 и 8, адресную шину 9, разр дные шины 1О и 11, об шую шину 12 схемы.

Вольтамперна  характеристика информационного транзистора на фиг. 3 обозначена буквой а, нагрузочна  вольтамперна  характеристика адресного транзистора б и нагрузочные вольтамперна  характеристика последовательно соединенных адресного и дополнительного нагрузочного

транзисторов - в.

Ячейка работает следующим образом. В режиме хранени  адресные транзисторы 3 и 4 закрыты. Информаци  хранич-с  виде зар да на запоминающих конденсаторах 7 и 8. Дл  предотвращени  потери информации периодически осуществл етс  ее регенераци . Дл  этого на-, адресную шину 9 подаю1х;  импульсы, открывающие I адресные транзисторы 3 и 4, а на разр д. ,ные шины 10 и 11 подаютс  напр жени , соответствуюишеуровню логической 1. В режиме считывани  на адресную шину 9 подаетс  импульс, открывающий адресные транзисторы 3 и 4 и усилитель считывани , подключенный к разр дным шинам 10 и 11, определ ет состо ние выбралшой  чейки.. . В режиме записи на адресную шину 9 подаетс  импульс, открывающий адр&сные транзисторы /3 и 4. На разр дные шины 10 и 11 подаютс  напр жени , соответствуюш;ие записываемой информации. Цифрова  МДП-ИС - интегральна  схе 1ма может быть размешена на малой площади , если все транзисторы схемы выпол иены с минимальными размерами. Дл  оп ределени  напр жени  на выходе инвертор представл ющего собой открытое плечо  чейки, приравн ем выражение . дл  вольт-амперной характеристики нагру зочного транзистора 5 к выражению: b-2K,(Uex-UoO. представл ющему собой вольт-амперную харакч-еристику информационно о транзист 1 (точка пересечени  кривых а и в н фиг. 3) ,(U,,-Uo, 1 вЫ)( где К, К,-- удельные крутизны и порого вые tiaapJiiKBHan транзисторов 1 и 5 соот Бвтственно, и , И напр жение вых вх стоке и затворе транзистора 1. llojiaiasi, и..- и К к находим, ч О 5 2№-) /1л  niiuiHiioi о значени  (J Е-2 5U tЛ л. получим ( 1L 11 Вых 3 О Из приведенного расчета следует, что па выходе О1крытого инвертора, выполпен ного па чранзисторах с минимальными ра мерами, напр жение меньше порогового значени , что oб icпeчивaeт закрытое сое- чо пие другого инвертора. Граизисч-оры 1-4 занимают площадь в 2-2,5 раз меньшую, чем аналогичные трапзисчоры в прототипе. Наличие дополничольпьсх чранзисторов 5,6 увеличивает нлсзщсщь ичейки приблизительно на 30%. I Таким образом, предлагаема   чейка па1м ти занимает щшщадь в 1,5-1,9 раза :| меньше известной  чейки, Уменьшение рассеиваемой мощности  вл етс  следствием уменьшени  размеров транзисторов в  чейке, что приводит к уменьшению конденсаторов 7 и 8, а следовательно , и снижению мошности, св зан5-. ной с их перезар дом. Инерционность  чейки св зана с процессом зар да запоминающих емкостей конденсаторов 7 и 8 через адресный 4 и дополнительный нагрузочный 6 транзисторы , когда информационный транзистор 2 закрыт. . Вольт-амперна  характеристика составной lt arpy3KH может быть представлена аналитически системой уравнени , описывающих вольт-амперные характеристики адресного 4 и нагрузочного 6 транзисторов. 1-2|Ёф-3 1|(и-ивь,,Ни-ив„ , 1(2-Е-иДЕ-и), I нормирована ие значение тока; F Ф Uo нормированное напр жение на затворе адресного и стоке нагрузочного транзистора гоотвеиственио; -нормированное .напр жение на истоке Hai-рузочногю транзисто-нормированное напр жение на истоке адресного транзистора. Из приведенных на фиг. 3 графиков следует, что при любых напр жени х на- , грузочна  крива  в обеспечивает больший ток зар да, чем крива  S , следователв но ,цредла1аема   чейка имеет большее быстродейс-1-Biie, чем известный аналог. С целью увел1мепи  помехозащишенносгги  чейки, транзисторы со всароенным каналом 5 и 6 можло включи ь ггжже между информациопиныкш 1 и 2 и адрес- I ными 3 и 4 транзисторами. В этом случае транзисторы со всгроеиным каналом И1|.1аю-с роль буф ггных, предотвраща  прохи -деиие импульса с адресной шины 9 непсюредствепно па затворы ип формациопных грапзисторов. JI р е д м е т изобретени , ХЫиамическа   чейка пам ти на ААДПтранзисторах , содержаща  информаг.ионпые: транзисторы с индуцирован 1ым канал1)м, соединенные по схеме триггера, запоминающие конденсаторы, включенные между затвором и ис-гоком каждо1о ипформаииаи-.