JP2784632B2 - メモリ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にＤ形フリップフ
ロップ等のメモリセルに係り、より具体的には、予見可
能な事故モードを有する不揮発性メモリセルに関する。
また、本発明は、データの不揮発性記憶及び取り出しを
行うのに用いられるデータの記憶及び取り出し方法にも
関する。 【０００２】 【従来の技術】一般に、半導体メモリは２つのグルー
プ、すなわち揮発性のグループと不揮発性のグループと
に分けることができる。第１のグループは動的又は静的
論理素子及び技術を用い、外部信号の印加によって変化
され得る形態をなしてデータを記憶している。この第１
のグループの問題点は、メモリの記憶が揮発性であるた
め、データが消えてしまうことを防ぐには、メモリセル
に電力を常に供給しておかなければならないことであ
る。 【０００３】第２のグループのメモリは、電源を切って
も数十年という極めて長時間にわたって情報を保持する
ために特殊なＭＯＳ装置に依存している。この保持作用
は通常、特殊に構成されたトランジスタのゲートに高電
圧を印加することによってなされている。この印加によ
りトランジスタのしきい電圧に半永久的な変化を生ぜし
め、その結果、そのトランジスタに電荷がトラップされ
るのである。このグループのトランジスタの代表的なも
のは、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor)
トランジスタ、ＦＡＴＭＯＳ(Floating-Gate Avalanche
-Injection Thin-Oxide ＭＯＳ）トランジスタ等であ
る。 【０００４】これらメモリセル及び該メモリセルに用い
られている装置のより詳細な理解を得るために、揮発性
及び不揮発性のメモリセルを、ある程度詳細に記載して
いる米国特許第４，１３２，９０４号及び同第４，１７
５，２９０号を参照されたい。 【０００５】１つの具体的な不揮発性メモリセルは、当
業界に知られているごとく、Ｄ形セルである。このメモ
リセルは在来のメモリセルであり、“ＣＭＯＳデータブ
ック（Data Book)”と題名の付いた刊行物に詳細に記載
されており、その刊行物はナショナルセミコンダクタコ
ーポレーション（National Semiconductor Corporatio
n) によって発行され、書籍番号はＢ−Ｆ−２０８７
ＤＡ−ＲＲＤ１２５Ｍ６１１である。関連した具体的な
装置は“デュアルタイプＤ形フリップフロップ”と名付
けられたデバイス番号４０１３である。この論理セルは
在来のＪ−Ｋフリップフロップに多少似ており、標準的
な論理部品である。 【０００６】 【発明が解決しようとする問題点】代表的なＤ形セルは
複数のゲート／インバータ対を用いてデータ信号を記憶
している。この構成は上記のＣＭＯＳ４０１３メモリセ
ルの明細書に示されている。上述したごとく、このセル
にデータ信号を記憶させることはできるけれども、電源
が切れればデータは失われてしまう。 【０００７】Ｄ形セル構成等を含む従来の揮発性メモリ
セル構成の上述した及びその他の制限を克服するため
に、本発明は、揮発性メモリセル構成を不揮発性メモリ
セル構成に変えるその揮発性メモリセルの改良体を提供
する。例えば、そのＤ形セルは、データ入力部と、Ｑ及
びＱ（オーバーライン）出力信号を記憶するための揮発
性メモリ回路と、Ｑ及びＱ（オーバーライン）データ出
力部とを有している揮発性メモリ装置である。 【０００８】 【問題点を解決するための手段】本発明が提供する改良
メモリは不揮発性メモリ装置を有し、該不揮発性メモリ
装置は揮発性メモリ装置に接続されていて、Ｑ及びＱ
（オーバーライン）出力信号のうちの所定の一方を選択
的に記憶するとともに、その記憶された信号を揮発性メ
モリ装置に選択的に転送する。 【０００９】不揮発性メモリ装置は、ＦＡＴＭＯＳトラ
ンジスタ等と、それに接続された制御回路とを有してい
る。また、その不揮発性メモリ装置はトランジスタ回路
を有しており、そのトランジスタ回路は電圧源とＦＡＴ
ＭＯＳトランジスタとの間に接続されていて、不揮発性
メモリ装置と揮発性メモリ装置との間での信号の記憶及
び転送を選択的に制御している。 【００１０】トランジスタ回路は、電圧源とＦＡＴＭＯ
Ｓトランジスタとの間に直列に接続された第１及び第２
のトランジスタを有している。第１のトランジスタは、
記憶された信号がメモリセルに転送されるのを許す高い
レベルにＦＡＴＭＯＳトランジスタのドレイン電極を選
択的に帯電させるようになっている。他方、第２のトラ
ンジスタは、該第２のトランジスタに対する読出制御電
圧の印加に応答して、前記第１のトランジスタの帯電と
同時に不揮発性メモリ装置に記憶された信号を選択的に
揮発性メモリ装置へ転送するようになっている。 【００１１】制御回路は複数個のＮＡＮＤゲートを有し
ており、それらＮＡＮＤゲートの夫々の第１の入力部は
揮発性メモリ装置のメモリセルのＱ及びＱ（オーバーラ
イン）データ出力部に接続されている。ＮＡＮＤゲート
の夫々の第２の入力部は書込制御電圧に接続され、ま
た、ＮＡＮＤゲートの出力部はＦＡＴＭＯＳトランジス
タのゲート電極及びソース電極に夫々接続されている。 【００１２】本発明のメモリセルの作動は容易に理解す
ることができる。データ信号はデータ入力部を通って揮
発性メモリに刻時される。例えば、揮発性メモリに複数
のゲート／インバータ対を用いて、新しいデータがメモ
リセルに刻時されるまで、あるいは電源が切れるまで、
印加されたデータ信号及びそれの補数信号（Ｑ、Ｑ（オ
ーバーライン））を記憶するようになっていてもよい。 【００１３】特定のデータ信号をＦＡＴＭＯＳトランジ
スタに記憶させようとするときには、制御回路に書込制
御電圧を印加する。メモリセル内のデータはＦＡＴＭＯ
Ｓトランジスタにロードされて永久保持される。記憶さ
れたデータをＦＡＴＭＯＳトランジスタからメモリセル
に読み出そうとする時には、第１及び第２のトランジス
タは次々と導通状態にされて、記憶された信号をＦＡＴ
ＭＯＳトランジスタからメモリセルへ転送する。 【００１４】ＦＡＴＭＯＳトランジスタは固有のエンハ
ンスメントしきい値を有していて、フローティングゲー
トに電荷がない状態で且つゲート電極及びソース電極が
アースされている状態で、そのトランジスタは非導通状
態にある。フローティングゲート電極とドレイン電極と
の間にはトンネルがあるので、ドレイン電極からゲート
電極への漏洩を除いたＦＡＴＭＯＳトランジスタ内のど
んな欠陥もそのトランジスタを非導通状態にさせる。そ
れ故、その非導通状態はフェイルセイフ状態として定義
することができる。本発明のメモリセルは、デプレッシ
ョンにプログラムされた時及び無欠陥モードの時だけ、
導通状態に入ることができる。従って、本発明はフェイ
ルセイフ切換動作を必要とする装置に用いることができ
る。 【００１５】上述したメモリ回路に加えて、本発明はデ
ータの記憶及び取り出し方法も提供せんとするものであ
る。その方法は揮発性メモリ装置の入力部にデータ信号
を印加する工程を有している。第２の工程は、データ信
号及びそれの補数信号を揮発性メモリ装置に記憶させる
ことを含んでいる。第３の工程はデータ信号及びそれの
補数信号を不揮発性メモリ装置の入力部に印加させるこ
とを有している。第４の工程はデータ信号またはそれの
補数信号の何れかを不揮発性メモリ装置に選択的に記憶
させることを含んでいる。最後の工程は、不揮発性メモ
リ装置に記憶された信号を揮発性メモリ装置に選択的に
印加してその揮発性メモリ装置に記憶させることを含ん
でいる。 【００１６】あるいは、本発明の方法は、データ信号を
揮発性メモリ装置の入力部に印加する工程を有している
データ記憶方法を構成するものであってもよい。その場
合、第２の工程はデータ信号及びそれの補数信号を揮発
性メモリ装置に記憶させることを含んでいる。第３の工
程はデータ信号及びそれの補数信号を不揮発性メモリ装
置の入力部に印加させることを有している。第４の工程
はデータ信号あるいはそれの補数信号の何れか一方を不
揮発性メモリ装置に選択的に記憶させることを含んでい
る。データの取り出し処理をする付加的な工程は、不揮
発性メモリ装置に記憶された信号を揮発性メモリ装置に
選択的に印加してその揮発性メモリ装置に記憶させるこ
とを有している。 【００１７】本発明の様々な特徴及び利点に関しては、
同様な構造素子には同じ参照番号が付されている添付図
面を参照した、以下の詳細な説明から容易に理解するこ
とができる。 【００１８】 【実施例】図面には本発明の原理に従った不揮発性メモ
リ２０の実施例が示されている。図面に示されているメ
モリ２０の実施例は、当業界に周知の如く、Ｄ形セルの
不揮発性形のものである。 【００１９】メモリ２０は揮発性部分と不揮発性部分と
を有している。その揮発性部分は揮発性メモリ装置２１
であり、その揮発性メモリ装置２１はデータ入力部３１
と、Ｑ及びＱ（オーバーライン）出力信号を記憶するた
めの揮発性メモリ回路３２と、Ｑ及びＱ（オーバーライ
ン）データ出力部３３及び３４とを有している。揮発性
メモリ装置２１は複数個のゲート及びインバータを有し
ており、それらゲート及びインバータは、第１のゲート
３５及び第１のインバータ３６と、第２のゲート３８及
び第２のインバータ３７とを有する対をなして配備され
ている。また、揮発性メモリ装置２１は、データ入力部
３１と揮発性メモリ回路３２との間に接続された入力ゲ
ート３９と入力インバータ４０とを有している。クロッ
ク及びクロック補数信号（ＣＫ、ＣＫ（オーバーライ
ン））を含む、クロック発生器（図示せず）より導出さ
れたクロック信号は、回路を通してデータ信号を転送す
るべく用いられているゲート３５，３８，３９に接続さ
れている。代表的なクロック回路は、前述したＣＭＯＳ
４０１３型フリップフロップの仕様書に示されている。 【００２０】本発明によって提供される改良体は、不揮
発性メモリ装置２２を有しており、その不揮発性メモリ
装置２２は、揮発性メモリ装置２１に接続された不揮発
性メモリ回路と制御回路とを有している。不揮発性メモ
リ装置２２は、Ｑ及びＱ（オーバーライン）出力信号の
うちの所定の一方を選択的に記憶するとともに、その記
憶された信号を揮発性メモリ装置２１に選択的に転送す
るようになっている。 【００２１】不揮発性メモリ装置２２は、不揮発性メモ
リ回路であるＦＡＴＭＯＳトランジスタ５０とそれに接
続された制御回路６０とを有している。そのＦＡＴＭＯ
Ｓトランジスタ５０は、ドレイン電極５１と、ソース電
極５２と、フローティングポリゲート電極５３とを有し
ている。ドレイン電極５１は入力インバータ４０の入力
部に接続され、一方、ソース電極５２及びフローティン
グゲート電極５３は制御回路６０に接続されている。ま
た、不揮発性メモリ装置２２は、電圧源（図示せず）と
ＦＡＴＭＯＳトランジスタ５０のドレイン電極５１に接
続されたトランジスタ回路を有しており、そのトランジ
スタ回路は不揮発性メモリ装置２２と揮発性メモリ装置
２１との間での信号の記憶及び転送を選択的に制御して
いる。ＦＡＴＭＯＳトランジスタ５０の形状、構造及び
作動は当業界には一般によく知られている。例えば、Ｆ
ＡＴＭＯＳ論理回路は、“揮発性／不揮発性論理ラッチ
回路”と題する米国特許第４，１３２，９０４号に記載
されている。本発明を理解する上で特に関連のある部分
はその米国特許明細書の第３図、第３ａ図及び第１４図
に関する記載である。 【００２２】トランジスタ回路は、電圧源とＦＡＴＭＯ
Ｓトランジスタ５０のドレイン電極５１との間に直列に
接続された第１及び第２のトランジスタ６５及び６６を
有している。その第１のトランジスタ６５は、記憶され
た信号が揮発性メモリ装置２１に転送されるのを許すた
めに、ＦＡＴＭＯＳトランジスタ５０のドレイン電極５
１を高いレベルに選択的に帯電させるようになってい
る。第２のトランジスタ６６は、それに読出制御電圧が
印加されるのに応答して、記憶された信号を前記第１の
トランジスタの帯電と同時に揮発性メモリ装置２１へ選
択的に転送するようになっている。制御回路６０は、複
数個のＮＡＮＤゲート６１、６２を有しており、それら
ＮＡＮＤゲートの夫々の第１の入力部は例えば揮発性メ
モリ装置２１のＱ及びＱ（オーバーライン）データ出力
部３３、３４に接続されている。ＮＡＮＤゲート６１、
６２の夫々の第２の入力部は書込制御電圧源（図示せ
ず）に接続されており、また、それらＮＡＮＤゲートの
出力部はＦＡＴＭＯＳトランジスタ５０のゲート電極５
３及びソース電極５２に夫々接続されている。 【００２３】図には詳細に示されていないが、ゲート及
びインバータは各々適宜の電圧源に、また、通常の態様
でアースに接続されている。図面に示された回路に必要
とされる電圧は回路設計業界には周知である。 【００２４】作動時、本発明のメモリセルは次のごとく
機能する。すなわち、データ信号はデータ入力部３１を
通って揮発性メモリ装置２１に次々と刻時される。揮発
性メモリ回路３２は、新しいデータがメモリ２０に刻時
されるまで、あるいは電源が断たれるまで、印加された
データ信号及びそれの補数信号（Ｑ、Ｑ（オーバーライ
ン））を記憶する。 【００２５】より具体的に述べると、ゲート３５、３
８、３９は、Ｎ及びＰチャンネルエンハンスメント形ト
ランジスタで構成された伝送ゲートとして知られたもの
である。これらゲートの作動は当業界に周知であるけれ
ども、本願明細書の記載を完全ならしめるためにそれら
ゲートの作動について以下に概略説明する。参考とし
て、上述したＣＭＯＳ４０１３フリップフロップはこの
形式のゲートを用いており、その動作特性はＣＭＯＳデ
ータブックに記載されている。 【００２６】例として、図面には入力ゲート３９のＮ及
びＰチャンネルトランジスタがＣＫ及びＣＫ（オーバー
ライン）入力部に接続されているとして示されている。
その入力ゲート３９は、正に向かうクロックパルスの立
上がりエッジ上で、印加されたデータ信号をゲート３８
の入力部へ転送している。この時、入力ゲート３９のＮ
及びＰチャンネルトランジスタの両方は導通状態になっ
ている。この時、ゲート３５は非導通状態になってお
り、また、ゲート３８は導通状態になっている。ＣＫ及
びＣＫ（オーバーライン）クロックパルスの立下りエッ
ジが生じる際、ゲート３５は導通状態になっており、一
方、ゲート３８及び３９は非導通状態になっている。従
って、印加されたデータ信号は揮発性メモリ回路３２の
記憶区域内に次々と移動されて、次のクロックパルスま
で、その記憶区域に保持される。 【００２７】特定のデータ信号をＦＡＴＭＯＳトランジ
スタ５０に記憶させる場合、制御回路６０のＮＡＮＤゲ
ート６１、６２に書込制御電圧を印加する。揮発性メモ
リ装置２１内のデータは、ＦＡＴＭＯＳトランジスタ５
０内にロードされて永久保持される。記憶されたデータ
をＦＡＴＭＯＳトランジスタ５０から揮発性メモリ２装
置１内に読出す場合、第１及び第２のトランジスタ６
５、６６にＰＣＨＧ（予電荷）及び読出制御電圧を夫々
印加することによって、それら第１及び第２のトランジ
スタ６５、６６を次々と導通状態にし、その結果、記憶
されたデータはＦＡＴＭＯＳトランジスタ５０から揮発
性メモリ装置２１へ転送される。また、揮発性メモリ装
置２１にデータをトラップさせ、後にＦＡＴＭＯＳトラ
ンジスタ５０に書込んで記憶させてもよい。 【００２８】読出し電圧及び書込み電圧及びタイミング
の詳細に関し、読出し動作は、通常のＣＭＯＳ動作電圧
で、不揮発性メモリ装置２２からの不揮発性データを読
出すことができる。これらの電圧は代表的には直流３〜
１５ボルトである。読出し動作は、ＦＡＴＭＯＳトラン
ジスタ５０に記憶された不揮発性データを劣化させるこ
となく行われる。代表的な読出し動作は１ミリセカンド
以下で行われる。 【００２９】書込み動作は、ＦＡＴＭＯＳトランジスタ
５０の能力を最適化するべく厳密に制御されなければな
らない電圧及びタイミングを利用している。代表的に
は、その電圧は１３ボルトに保持され、また、そのタイ
ミングは１０ミリセカンドで行われる。従って、書込み
動作の場合の転送は揮発性メモリに比べて長い。ＦＡＴ
ＭＯＳトランジスタ５０は固有のエンハンスメントしき
い値を有しているので、フローティングゲート電極５３
に何等電荷がない状態で且つゲート電極５３及びソース
電極５２がアースされている状態で、ＦＡＴＭＯＳトラ
ンジスタ５０は非導通状態である。フローティングゲー
ト電極５３及びソース電極５２との間にトンネルがある
ので、ドレイン電極５１からゲート電極５３への漏洩を
除いたＦＡＴＭＯＳトランジスタ５０内のいかなる欠陥
もそのＦＡＴＭＯＳトランジスタ５０を非導通状態にさ
せる。それ故、この非導通状態はフェイルセイフ状態と
して定義することができる。制御回路６０へのＱ及びＱ
（オーバーライン）入力信号（あるいはそれらの補数信
号Ｑ（オーバーライン）及びＱ）の選択がそのフェイル
セイフ状態を決定する。生じる可能性がある障害の代表
的なものはトンネル領域内での希薄酸素降伏、ポリゲー
ト区域内での漏洩、及びセルの寿命の終了時でのしきい
値窓の閉鎖である。本発明のメモリセル２０は、デプレ
ッションにプログラムされる時及び無欠陥モードの時だ
け、導通状態に入ることができる。従って、本発明はフ
ェイルセイフ切換動作を必要とする装置に用いることが
できる。 【００３０】本発明はデータの記憶及び取り出し方法も
提供せんとするものである。添付図面の回路の動作に関
連した上記の説明はデータの記憶及び取り出し方法に言
及したけれども、その方法の工程を詳細に示したもので
はない。それ故、本発明の原理に従った１つの方法につ
いて以下述べる。 【００３１】本発明の方法は、選定されたデータ信号ま
たはデータ補数信号の記憶及び取り出しに関するもので
ある。この方法の第１の工程は、揮発性メモリ装置の入
力部にデータ信号を印加することである。次の工程は、
そのデータ信号及びそれの補数信号を揮発性メモリ装置
に記憶させることである。第３の工程は、不揮発性メモ
リ装置の入力部にデータ信号及びそれの補数信号を印加
することを含んでいる。第４の工程は、データ信号及び
補数信号のうちの何れか一方の信号を不揮発性メモリ装
置に選択的に記憶させることを含んでいる。最後の工程
は、不揮発性メモリ装置に記憶された信号を揮発性メモ
リ装置に印加してその揮発性メモリ装置に記憶させるこ
とを有している。 【００３２】あるいは、本発明の方法は、揮発性メモリ
装置の入力部にデータ信号を印加する工程を有している
データの記憶方法を構成するものであってもよい。その
場合、第２の工程はデータ信号及びそれの補数信号を揮
発性メモリ装置に記憶させることを含んでいる。第３の
工程は不揮発性メモリ装置の入力部にデータ信号及びそ
れの補数信号を印加させることを有している。第４の工
程はデータ信号またはそれの補数信号のうち何れか一方
を不揮発性メモリ装置に選択的に記憶させることを含ん
でいる。データの取り出しを処理する付加的な工程は、
不揮発性メモリ装置に記憶されている信号を揮発性メモ
リセルに選択的に印加してその揮発性メモリ装置に記憶
させることを有している。 【００３３】 【発明の効果】以上、フェイルセイフ切換装置等として
用いられ得る新規な改良された不揮発性メモリセルにつ
いて述べた。本発明によれば、予見可能な事故モードを
有する不揮発性メモリが提供される。本発明は、基本的
な不揮発性メモリ装置としてＦＡＴＭＯＳトランジスタ
を用いることに関連して述べたけれども、本発明はこの
メモリ装置に限定されるものではない。〔従来の技術〕
の項等で述べた通り、本発明の不揮発性メモリ構成を提
供することが可能な他の様々な不揮発性メモリ装置でも
可能である。また、本発明の原理をＤ形セル以外の揮発
性メモリセルに適用することも可能であり、従って、本
発明は厳密にそのＤ形セルに限定されるべきものではな
い。また、不揮発性のデータの記憶及び取り出し方法に
関しても述べてきた。
ロップ等のメモリセルに係り、より具体的には、予見可
能な事故モードを有する不揮発性メモリセルに関する。
また、本発明は、データの不揮発性記憶及び取り出しを
行うのに用いられるデータの記憶及び取り出し方法にも
関する。 【０００２】 【従来の技術】一般に、半導体メモリは２つのグルー
プ、すなわち揮発性のグループと不揮発性のグループと
に分けることができる。第１のグループは動的又は静的
論理素子及び技術を用い、外部信号の印加によって変化
され得る形態をなしてデータを記憶している。この第１
のグループの問題点は、メモリの記憶が揮発性であるた
め、データが消えてしまうことを防ぐには、メモリセル
に電力を常に供給しておかなければならないことであ
る。 【０００３】第２のグループのメモリは、電源を切って
も数十年という極めて長時間にわたって情報を保持する
ために特殊なＭＯＳ装置に依存している。この保持作用
は通常、特殊に構成されたトランジスタのゲートに高電
圧を印加することによってなされている。この印加によ
りトランジスタのしきい電圧に半永久的な変化を生ぜし
め、その結果、そのトランジスタに電荷がトラップされ
るのである。このグループのトランジスタの代表的なも
のは、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor)
トランジスタ、ＦＡＴＭＯＳ(Floating-Gate Avalanche
-Injection Thin-Oxide ＭＯＳ）トランジスタ等であ
る。 【０００４】これらメモリセル及び該メモリセルに用い
られている装置のより詳細な理解を得るために、揮発性
及び不揮発性のメモリセルを、ある程度詳細に記載して
いる米国特許第４，１３２，９０４号及び同第４，１７
５，２９０号を参照されたい。 【０００５】１つの具体的な不揮発性メモリセルは、当
業界に知られているごとく、Ｄ形セルである。このメモ
リセルは在来のメモリセルであり、“ＣＭＯＳデータブ
ック（Data Book)”と題名の付いた刊行物に詳細に記載
されており、その刊行物はナショナルセミコンダクタコ
ーポレーション（National Semiconductor Corporatio
n) によって発行され、書籍番号はＢ−Ｆ−２０８７
ＤＡ−ＲＲＤ１２５Ｍ６１１である。関連した具体的な
装置は“デュアルタイプＤ形フリップフロップ”と名付
けられたデバイス番号４０１３である。この論理セルは
在来のＪ−Ｋフリップフロップに多少似ており、標準的
な論理部品である。 【０００６】 【発明が解決しようとする問題点】代表的なＤ形セルは
複数のゲート／インバータ対を用いてデータ信号を記憶
している。この構成は上記のＣＭＯＳ４０１３メモリセ
ルの明細書に示されている。上述したごとく、このセル
にデータ信号を記憶させることはできるけれども、電源
が切れればデータは失われてしまう。 【０００７】Ｄ形セル構成等を含む従来の揮発性メモリ
セル構成の上述した及びその他の制限を克服するため
に、本発明は、揮発性メモリセル構成を不揮発性メモリ
セル構成に変えるその揮発性メモリセルの改良体を提供
する。例えば、そのＤ形セルは、データ入力部と、Ｑ及
びＱ（オーバーライン）出力信号を記憶するための揮発
性メモリ回路と、Ｑ及びＱ（オーバーライン）データ出
力部とを有している揮発性メモリ装置である。 【０００８】 【問題点を解決するための手段】本発明が提供する改良
メモリは不揮発性メモリ装置を有し、該不揮発性メモリ
装置は揮発性メモリ装置に接続されていて、Ｑ及びＱ
（オーバーライン）出力信号のうちの所定の一方を選択
的に記憶するとともに、その記憶された信号を揮発性メ
モリ装置に選択的に転送する。 【０００９】不揮発性メモリ装置は、ＦＡＴＭＯＳトラ
ンジスタ等と、それに接続された制御回路とを有してい
る。また、その不揮発性メモリ装置はトランジスタ回路
を有しており、そのトランジスタ回路は電圧源とＦＡＴ
ＭＯＳトランジスタとの間に接続されていて、不揮発性
メモリ装置と揮発性メモリ装置との間での信号の記憶及
び転送を選択的に制御している。 【００１０】トランジスタ回路は、電圧源とＦＡＴＭＯ
Ｓトランジスタとの間に直列に接続された第１及び第２
のトランジスタを有している。第１のトランジスタは、
記憶された信号がメモリセルに転送されるのを許す高い
レベルにＦＡＴＭＯＳトランジスタのドレイン電極を選
択的に帯電させるようになっている。他方、第２のトラ
ンジスタは、該第２のトランジスタに対する読出制御電
圧の印加に応答して、前記第１のトランジスタの帯電と
同時に不揮発性メモリ装置に記憶された信号を選択的に
揮発性メモリ装置へ転送するようになっている。 【００１１】制御回路は複数個のＮＡＮＤゲートを有し
ており、それらＮＡＮＤゲートの夫々の第１の入力部は
揮発性メモリ装置のメモリセルのＱ及びＱ（オーバーラ
イン）データ出力部に接続されている。ＮＡＮＤゲート
の夫々の第２の入力部は書込制御電圧に接続され、ま
た、ＮＡＮＤゲートの出力部はＦＡＴＭＯＳトランジス
タのゲート電極及びソース電極に夫々接続されている。 【００１２】本発明のメモリセルの作動は容易に理解す
ることができる。データ信号はデータ入力部を通って揮
発性メモリに刻時される。例えば、揮発性メモリに複数
のゲート／インバータ対を用いて、新しいデータがメモ
リセルに刻時されるまで、あるいは電源が切れるまで、
印加されたデータ信号及びそれの補数信号（Ｑ、Ｑ（オ
ーバーライン））を記憶するようになっていてもよい。 【００１３】特定のデータ信号をＦＡＴＭＯＳトランジ
スタに記憶させようとするときには、制御回路に書込制
御電圧を印加する。メモリセル内のデータはＦＡＴＭＯ
Ｓトランジスタにロードされて永久保持される。記憶さ
れたデータをＦＡＴＭＯＳトランジスタからメモリセル
に読み出そうとする時には、第１及び第２のトランジス
タは次々と導通状態にされて、記憶された信号をＦＡＴ
ＭＯＳトランジスタからメモリセルへ転送する。 【００１４】ＦＡＴＭＯＳトランジスタは固有のエンハ
ンスメントしきい値を有していて、フローティングゲー
トに電荷がない状態で且つゲート電極及びソース電極が
アースされている状態で、そのトランジスタは非導通状
態にある。フローティングゲート電極とドレイン電極と
の間にはトンネルがあるので、ドレイン電極からゲート
電極への漏洩を除いたＦＡＴＭＯＳトランジスタ内のど
んな欠陥もそのトランジスタを非導通状態にさせる。そ
れ故、その非導通状態はフェイルセイフ状態として定義
することができる。本発明のメモリセルは、デプレッシ
ョンにプログラムされた時及び無欠陥モードの時だけ、
導通状態に入ることができる。従って、本発明はフェイ
ルセイフ切換動作を必要とする装置に用いることができ
る。 【００１５】上述したメモリ回路に加えて、本発明はデ
ータの記憶及び取り出し方法も提供せんとするものであ
る。その方法は揮発性メモリ装置の入力部にデータ信号
を印加する工程を有している。第２の工程は、データ信
号及びそれの補数信号を揮発性メモリ装置に記憶させる
ことを含んでいる。第３の工程はデータ信号及びそれの
補数信号を不揮発性メモリ装置の入力部に印加させるこ
とを有している。第４の工程はデータ信号またはそれの
補数信号の何れかを不揮発性メモリ装置に選択的に記憶
させることを含んでいる。最後の工程は、不揮発性メモ
リ装置に記憶された信号を揮発性メモリ装置に選択的に
印加してその揮発性メモリ装置に記憶させることを含ん
でいる。 【００１６】あるいは、本発明の方法は、データ信号を
揮発性メモリ装置の入力部に印加する工程を有している
データ記憶方法を構成するものであってもよい。その場
合、第２の工程はデータ信号及びそれの補数信号を揮発
性メモリ装置に記憶させることを含んでいる。第３の工
程はデータ信号及びそれの補数信号を不揮発性メモリ装
置の入力部に印加させることを有している。第４の工程
はデータ信号あるいはそれの補数信号の何れか一方を不
揮発性メモリ装置に選択的に記憶させることを含んでい
る。データの取り出し処理をする付加的な工程は、不揮
発性メモリ装置に記憶された信号を揮発性メモリ装置に
選択的に印加してその揮発性メモリ装置に記憶させるこ
とを有している。 【００１７】本発明の様々な特徴及び利点に関しては、
同様な構造素子には同じ参照番号が付されている添付図
面を参照した、以下の詳細な説明から容易に理解するこ
とができる。 【００１８】 【実施例】図面には本発明の原理に従った不揮発性メモ
リ２０の実施例が示されている。図面に示されているメ
モリ２０の実施例は、当業界に周知の如く、Ｄ形セルの
不揮発性形のものである。 【００１９】メモリ２０は揮発性部分と不揮発性部分と
を有している。その揮発性部分は揮発性メモリ装置２１
であり、その揮発性メモリ装置２１はデータ入力部３１
と、Ｑ及びＱ（オーバーライン）出力信号を記憶するた
めの揮発性メモリ回路３２と、Ｑ及びＱ（オーバーライ
ン）データ出力部３３及び３４とを有している。揮発性
メモリ装置２１は複数個のゲート及びインバータを有し
ており、それらゲート及びインバータは、第１のゲート
３５及び第１のインバータ３６と、第２のゲート３８及
び第２のインバータ３７とを有する対をなして配備され
ている。また、揮発性メモリ装置２１は、データ入力部
３１と揮発性メモリ回路３２との間に接続された入力ゲ
ート３９と入力インバータ４０とを有している。クロッ
ク及びクロック補数信号（ＣＫ、ＣＫ（オーバーライ
ン））を含む、クロック発生器（図示せず）より導出さ
れたクロック信号は、回路を通してデータ信号を転送す
るべく用いられているゲート３５，３８，３９に接続さ
れている。代表的なクロック回路は、前述したＣＭＯＳ
４０１３型フリップフロップの仕様書に示されている。 【００２０】本発明によって提供される改良体は、不揮
発性メモリ装置２２を有しており、その不揮発性メモリ
装置２２は、揮発性メモリ装置２１に接続された不揮発
性メモリ回路と制御回路とを有している。不揮発性メモ
リ装置２２は、Ｑ及びＱ（オーバーライン）出力信号の
うちの所定の一方を選択的に記憶するとともに、その記
憶された信号を揮発性メモリ装置２１に選択的に転送す
るようになっている。 【００２１】不揮発性メモリ装置２２は、不揮発性メモ
リ回路であるＦＡＴＭＯＳトランジスタ５０とそれに接
続された制御回路６０とを有している。そのＦＡＴＭＯ
Ｓトランジスタ５０は、ドレイン電極５１と、ソース電
極５２と、フローティングポリゲート電極５３とを有し
ている。ドレイン電極５１は入力インバータ４０の入力
部に接続され、一方、ソース電極５２及びフローティン
グゲート電極５３は制御回路６０に接続されている。ま
た、不揮発性メモリ装置２２は、電圧源（図示せず）と
ＦＡＴＭＯＳトランジスタ５０のドレイン電極５１に接
続されたトランジスタ回路を有しており、そのトランジ
スタ回路は不揮発性メモリ装置２２と揮発性メモリ装置
２１との間での信号の記憶及び転送を選択的に制御して
いる。ＦＡＴＭＯＳトランジスタ５０の形状、構造及び
作動は当業界には一般によく知られている。例えば、Ｆ
ＡＴＭＯＳ論理回路は、“揮発性／不揮発性論理ラッチ
回路”と題する米国特許第４，１３２，９０４号に記載
されている。本発明を理解する上で特に関連のある部分
はその米国特許明細書の第３図、第３ａ図及び第１４図
に関する記載である。 【００２２】トランジスタ回路は、電圧源とＦＡＴＭＯ
Ｓトランジスタ５０のドレイン電極５１との間に直列に
接続された第１及び第２のトランジスタ６５及び６６を
有している。その第１のトランジスタ６５は、記憶され
た信号が揮発性メモリ装置２１に転送されるのを許すた
めに、ＦＡＴＭＯＳトランジスタ５０のドレイン電極５
１を高いレベルに選択的に帯電させるようになってい
る。第２のトランジスタ６６は、それに読出制御電圧が
印加されるのに応答して、記憶された信号を前記第１の
トランジスタの帯電と同時に揮発性メモリ装置２１へ選
択的に転送するようになっている。制御回路６０は、複
数個のＮＡＮＤゲート６１、６２を有しており、それら
ＮＡＮＤゲートの夫々の第１の入力部は例えば揮発性メ
モリ装置２１のＱ及びＱ（オーバーライン）データ出力
部３３、３４に接続されている。ＮＡＮＤゲート６１、
６２の夫々の第２の入力部は書込制御電圧源（図示せ
ず）に接続されており、また、それらＮＡＮＤゲートの
出力部はＦＡＴＭＯＳトランジスタ５０のゲート電極５
３及びソース電極５２に夫々接続されている。 【００２３】図には詳細に示されていないが、ゲート及
びインバータは各々適宜の電圧源に、また、通常の態様
でアースに接続されている。図面に示された回路に必要
とされる電圧は回路設計業界には周知である。 【００２４】作動時、本発明のメモリセルは次のごとく
機能する。すなわち、データ信号はデータ入力部３１を
通って揮発性メモリ装置２１に次々と刻時される。揮発
性メモリ回路３２は、新しいデータがメモリ２０に刻時
されるまで、あるいは電源が断たれるまで、印加された
データ信号及びそれの補数信号（Ｑ、Ｑ（オーバーライ
ン））を記憶する。 【００２５】より具体的に述べると、ゲート３５、３
８、３９は、Ｎ及びＰチャンネルエンハンスメント形ト
ランジスタで構成された伝送ゲートとして知られたもの
である。これらゲートの作動は当業界に周知であるけれ
ども、本願明細書の記載を完全ならしめるためにそれら
ゲートの作動について以下に概略説明する。参考とし
て、上述したＣＭＯＳ４０１３フリップフロップはこの
形式のゲートを用いており、その動作特性はＣＭＯＳデ
ータブックに記載されている。 【００２６】例として、図面には入力ゲート３９のＮ及
びＰチャンネルトランジスタがＣＫ及びＣＫ（オーバー
ライン）入力部に接続されているとして示されている。
その入力ゲート３９は、正に向かうクロックパルスの立
上がりエッジ上で、印加されたデータ信号をゲート３８
の入力部へ転送している。この時、入力ゲート３９のＮ
及びＰチャンネルトランジスタの両方は導通状態になっ
ている。この時、ゲート３５は非導通状態になってお
り、また、ゲート３８は導通状態になっている。ＣＫ及
びＣＫ（オーバーライン）クロックパルスの立下りエッ
ジが生じる際、ゲート３５は導通状態になっており、一
方、ゲート３８及び３９は非導通状態になっている。従
って、印加されたデータ信号は揮発性メモリ回路３２の
記憶区域内に次々と移動されて、次のクロックパルスま
で、その記憶区域に保持される。 【００２７】特定のデータ信号をＦＡＴＭＯＳトランジ
スタ５０に記憶させる場合、制御回路６０のＮＡＮＤゲ
ート６１、６２に書込制御電圧を印加する。揮発性メモ
リ装置２１内のデータは、ＦＡＴＭＯＳトランジスタ５
０内にロードされて永久保持される。記憶されたデータ
をＦＡＴＭＯＳトランジスタ５０から揮発性メモリ２装
置１内に読出す場合、第１及び第２のトランジスタ６
５、６６にＰＣＨＧ（予電荷）及び読出制御電圧を夫々
印加することによって、それら第１及び第２のトランジ
スタ６５、６６を次々と導通状態にし、その結果、記憶
されたデータはＦＡＴＭＯＳトランジスタ５０から揮発
性メモリ装置２１へ転送される。また、揮発性メモリ装
置２１にデータをトラップさせ、後にＦＡＴＭＯＳトラ
ンジスタ５０に書込んで記憶させてもよい。 【００２８】読出し電圧及び書込み電圧及びタイミング
の詳細に関し、読出し動作は、通常のＣＭＯＳ動作電圧
で、不揮発性メモリ装置２２からの不揮発性データを読
出すことができる。これらの電圧は代表的には直流３〜
１５ボルトである。読出し動作は、ＦＡＴＭＯＳトラン
ジスタ５０に記憶された不揮発性データを劣化させるこ
となく行われる。代表的な読出し動作は１ミリセカンド
以下で行われる。 【００２９】書込み動作は、ＦＡＴＭＯＳトランジスタ
５０の能力を最適化するべく厳密に制御されなければな
らない電圧及びタイミングを利用している。代表的に
は、その電圧は１３ボルトに保持され、また、そのタイ
ミングは１０ミリセカンドで行われる。従って、書込み
動作の場合の転送は揮発性メモリに比べて長い。ＦＡＴ
ＭＯＳトランジスタ５０は固有のエンハンスメントしき
い値を有しているので、フローティングゲート電極５３
に何等電荷がない状態で且つゲート電極５３及びソース
電極５２がアースされている状態で、ＦＡＴＭＯＳトラ
ンジスタ５０は非導通状態である。フローティングゲー
ト電極５３及びソース電極５２との間にトンネルがある
ので、ドレイン電極５１からゲート電極５３への漏洩を
除いたＦＡＴＭＯＳトランジスタ５０内のいかなる欠陥
もそのＦＡＴＭＯＳトランジスタ５０を非導通状態にさ
せる。それ故、この非導通状態はフェイルセイフ状態と
して定義することができる。制御回路６０へのＱ及びＱ
（オーバーライン）入力信号（あるいはそれらの補数信
号Ｑ（オーバーライン）及びＱ）の選択がそのフェイル
セイフ状態を決定する。生じる可能性がある障害の代表
的なものはトンネル領域内での希薄酸素降伏、ポリゲー
ト区域内での漏洩、及びセルの寿命の終了時でのしきい
値窓の閉鎖である。本発明のメモリセル２０は、デプレ
ッションにプログラムされる時及び無欠陥モードの時だ
け、導通状態に入ることができる。従って、本発明はフ
ェイルセイフ切換動作を必要とする装置に用いることが
できる。 【００３０】本発明はデータの記憶及び取り出し方法も
提供せんとするものである。添付図面の回路の動作に関
連した上記の説明はデータの記憶及び取り出し方法に言
及したけれども、その方法の工程を詳細に示したもので
はない。それ故、本発明の原理に従った１つの方法につ
いて以下述べる。 【００３１】本発明の方法は、選定されたデータ信号ま
たはデータ補数信号の記憶及び取り出しに関するもので
ある。この方法の第１の工程は、揮発性メモリ装置の入
力部にデータ信号を印加することである。次の工程は、
そのデータ信号及びそれの補数信号を揮発性メモリ装置
に記憶させることである。第３の工程は、不揮発性メモ
リ装置の入力部にデータ信号及びそれの補数信号を印加
することを含んでいる。第４の工程は、データ信号及び
補数信号のうちの何れか一方の信号を不揮発性メモリ装
置に選択的に記憶させることを含んでいる。最後の工程
は、不揮発性メモリ装置に記憶された信号を揮発性メモ
リ装置に印加してその揮発性メモリ装置に記憶させるこ
とを有している。 【００３２】あるいは、本発明の方法は、揮発性メモリ
装置の入力部にデータ信号を印加する工程を有している
データの記憶方法を構成するものであってもよい。その
場合、第２の工程はデータ信号及びそれの補数信号を揮
発性メモリ装置に記憶させることを含んでいる。第３の
工程は不揮発性メモリ装置の入力部にデータ信号及びそ
れの補数信号を印加させることを有している。第４の工
程はデータ信号またはそれの補数信号のうち何れか一方
を不揮発性メモリ装置に選択的に記憶させることを含ん
でいる。データの取り出しを処理する付加的な工程は、
不揮発性メモリ装置に記憶されている信号を揮発性メモ
リセルに選択的に印加してその揮発性メモリ装置に記憶
させることを有している。 【００３３】 【発明の効果】以上、フェイルセイフ切換装置等として
用いられ得る新規な改良された不揮発性メモリセルにつ
いて述べた。本発明によれば、予見可能な事故モードを
有する不揮発性メモリが提供される。本発明は、基本的
な不揮発性メモリ装置としてＦＡＴＭＯＳトランジスタ
を用いることに関連して述べたけれども、本発明はこの
メモリ装置に限定されるものではない。〔従来の技術〕
の項等で述べた通り、本発明の不揮発性メモリ構成を提
供することが可能な他の様々な不揮発性メモリ装置でも
可能である。また、本発明の原理をＤ形セル以外の揮発
性メモリセルに適用することも可能であり、従って、本
発明は厳密にそのＤ形セルに限定されるべきものではな
い。また、不揮発性のデータの記憶及び取り出し方法に
関しても述べてきた。
【図面の簡単な説明】
図１は本発明の原理に従った不揮発性メモリの実施例を
示す。 【符号の説明】 ２０ メモリ ２１ 揮発性メモリ装置 ２２ 不揮発性メモリ装置 ３１ データ入力部 ３２ 揮発性メモリ回路 ３３ Ｑデータ出力部 ３４ Ｑ（オーバーライン）データ出力部 ３５，３８ ゲート ３６，３７ インバータ ３９ 入力ゲート ４０ 入力インバータ ５０ ＦＡＴＭＯＳトランジスタ ５１ ドレイン電極 ５２ ソース電極 ５３ フローティングゲート電極 ６０ 制御回路 ６１，６２ ＮＡＮＤゲート ６５，６６ トランジスタ
示す。 【符号の説明】 ２０ メモリ ２１ 揮発性メモリ装置 ２２ 不揮発性メモリ装置 ３１ データ入力部 ３２ 揮発性メモリ回路 ３３ Ｑデータ出力部 ３４ Ｑ（オーバーライン）データ出力部 ３５，３８ ゲート ３６，３７ インバータ ３９ 入力ゲート ４０ 入力インバータ ５０ ＦＡＴＭＯＳトランジスタ ５１ ドレイン電極 ５２ ソース電極 ５３ フローティングゲート電極 ６０ 制御回路 ６１，６２ ＮＡＮＤゲート ６５，６６ トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−33697（ＪＰ，Ａ)
特開 昭55−38664（ＪＰ，Ａ)
特開 昭60−144977（ＪＰ，Ａ)
特公 昭57−21891（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G11C 16/02
G11C 11/41
H03K 3/356
Claims (1)
- (57)【特許請求の範囲】 １．データ入力部、Ｑ及びＱ（オーバーライン）出力信
号を記憶するための揮発性メモリ回路、及びＱ及びＱ
（オーバーライン）データ出力部を有する揮発性メモリ
装置と、 前記Ｑ及びＱ（オーバーライン）出力信号のうちの所定
の一方を選択的に記憶するＦＡＴＭＯＳトランジスタ
と、該ＦＡＴＭＯＳトランジスタのフローティングゲー
ト電極及びソース電極に結合され、所定の書込制御電圧
が印加されることにより前記揮発性メモリ装置のＱ及び
Ｑ（オーバーライン）データ出力部からの前記Ｑ及びＱ
（オーバーライン）出力信号のうちの所定の一方を選択
的に前記ＦＡＴＭＯＳトランジスタに転送するための複
数個のＮＡＮＤゲートからなり、該ＮＡＮＤゲートの夫
々の第１の入力部は前記不揮発性メモリ装置のＱ及びＱ
（オーバーライン）データ出力部に接続されており、ま
た、前記ＮＡＮＤゲートの夫々の第２の入力部は書込制
御電圧に接続されており、前記ＮＡＮＤゲートの各出力
部は前記ＦＡＴＭＯＳトランジスタの前記フローティン
グゲート電極及び前記ソース電極にそれぞれ接続されて
いる制御回路とを具える不揮発性メモリ装置と、 前記ＦＡＴＭＯＳトランジスタのドレイン電極と電圧源
との間に接続され、前記不揮発性メモリ装置と前記揮発
性メモリ装置との間で、読出制御電圧に基づき信号の記
憶及び転送を選択的に制御するトランジスタ回路と、 を具備することを特徴とするメモリ。 ２．前記制御用トランジスタ回路は、前記電圧源と前記
ＦＡＴＭＯＳトランジスタのドレイン電極との間に直列
に接続された第１及び第２のトランジスタを有してお
り、該第１のトランジスタは、前記不揮発性メモリ装置
に記憶された信号が前記揮発性メモリ装置に転送される
のを許すために前記ＦＡＴＭＯＳトランジスタのドレイ
ン電極を高いレベルに選択的に帯電させるようにされて
おり、前記第２のトランジスタは、該第２のトランジス
タに対する前記読出制御電圧の印加に応じて、前記第１
のトランジスタの帯電と同時に前記揮発性メモリ装置へ
前記不揮発性メモリ装置に記憶された信号を選択的に転
送するようにされていることを特徴とする特許請求の範
囲１項記載のメモリ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8505081 | 1985-02-27 | ||
| GB8505081A GB2171571B (en) | 1985-02-27 | 1985-02-27 | Non-volatile memory with predictable failure modes and method of data storage and retrieval |
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|---|---|
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|---|---|---|---|
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|---|---|---|---|
| JP61038449A Pending JPS61239496A (ja) | 1985-02-27 | 1986-02-25 | メモリ、及びデ−タの記憶及び取り出し方法 |
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-
1985
- 1985-02-27 GB GB8505081A patent/GB2171571B/en not_active Expired
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- 1986-02-27 DE DE3606454A patent/DE3606454C2/de not_active Expired - Fee Related
-
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| GB8505081D0 (en) | 1985-03-27 |
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