SU902075A1 - Ячейка пам ти дл регистра сдвига - Google Patents

Ячейка пам ти дл регистра сдвига Download PDF

Info

Publication number
SU902075A1
SU902075A1 SU802935070A SU2935070A SU902075A1 SU 902075 A1 SU902075 A1 SU 902075A1 SU 802935070 A SU802935070 A SU 802935070A SU 2935070 A SU2935070 A SU 2935070A SU 902075 A1 SU902075 A1 SU 902075A1
Authority
SU
USSR - Soviet Union
Prior art keywords
mos transistor
transistor
charge
drain
memory cell
Prior art date
Application number
SU802935070A
Other languages
English (en)
Inventor
Петр Николаевич Зуб
Евгений Иванович Семенович
Original Assignee
Предприятие П/Я Х-5737
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Х-5737 filed Critical Предприятие П/Я Х-5737
Priority to SU802935070A priority Critical patent/SU902075A1/ru
Application granted granted Critical
Publication of SU902075A1 publication Critical patent/SU902075A1/ru

Links

Landscapes

  • Semiconductor Memories (AREA)

Description

390 йена с первой тактовой ишиой, затвором первого зар дного МДП-транзистора и затвором передающегоМДП-транзистора, второй зар дный МДП-транзистор, исток которого соединен со стоком управл ющего МДП-транзистора , и вторую тактовую шину, исток управл ющего МДП-транзистора соединен со стоком и затвором второго зар дного МДП-траизистора и второй тактовой шиной, затвор управл ющего МДП-транзистора подключен ко входу  чейки пам ти, сток первого зар дного МДПтранзистора евоединен с первой тактовой ишной , стоки первого и второго МДП-транзисто-. ров соединены соответственно с истоком первого зар дного МДП-трайзИстора и другой обкладкой МДП-кс«денсатора, сток передающего МДШ-транзистора соединен с выходом  чейки пам ти, исток - с истоком второго зар дного МДП-транзистора. На чертеже изображена электрическа  схема предлагаемой  чейки пам ти. Предлагаема   чейка пам ти содержит управл ющий МДП-транзистор 1, первый 2 и второй 3 МДП-транзисторы, охваченные триггерной св зью, первый 4 и второй 5 зар дны МДП-транзисторы, передающий МдаТ-транзистор 6, накопительный элемент, например МДП конденсатор 7, тактовые шины 8 и 9, вход 10 и выход 11 устройства и узловые емкости 12-16, образованные сое;а нительными элементами и линой нулевого потенциала (подJ у ложкой). Ячейка пам ти функционирует следующим образом. Принцип работы  чейки пам ти удобно рассматривать на примере сдвига сигнала, состо щего из напр жений логического нул  и логической единицы. Эта  чейка пам ти инвер тирует информацию, т.е., если на вход подано напр жение логической еди1тцы, то на выходе - напр жение логического нул . Пусть на входе 10  чейки пам ти - логический нуль. Узлова  емкость 12 разр жена, транзистор 1 закрыт. В предыдущем такте от истопника тактового сигнала, действующего на шине 8, через транзистор 4 зар жаетс  узлова  емкость 13 до напр жени  логической единицы. Транзистор 3 открыт. Во врем  действи  тактового сигнала на шине 9 транзистор 5 открываетс  и происходит зар д узловых емкостей 14 и 15 до напр жени  логической едиь-ицы. Значение емкости МДП-конденсатора 7 при этом становитс  максимальным , так как под его затвором индуцируетс  канал, служащий второй обкладкой МЛП-конденсатора . Во врем  действи  тактового сигна ла на тине 8 через МДП-конденсатор 7 на затвор транзистора 2 передаетс , дополнительное напр жекие. Транзисторы 4, 2 и 6 открыты и на выход 11  чейки пам ти передаетс  напр жение логической единицы, которое запоминаетс  на узловой емкости 16. Однако емкости помн т информацию в течение малого промежутка времени (обычно 100-300 мкс). Из-за наличи  токов утечки емкости узлов 12-16 разр жаютс . Величина напр жени  логической единицы уменьшаетс . Поэтому дл  того , чтобы информаци  не разрушалась, т.е. чтобы узловые емкости 12-16 не разр жались до напр жени  ниже минимального значени  логаческой едишщы, необходиморегул рно подзар жать узловые емкости 12-16 до первоначального значени  напр жени  логической едишпщ . С этой целью подаютс  тактовые сигналы на шине 8 (спериодом повторени  меньше 100 мкс). При этом с помощью МДПконденсатор 7 на затвор транзистора 2 передаетс  дополнительное напр жение, откры; вающее этот транзистор. Транзистор 5 также открыт. В результате, происходит дозар д узловых емкостей 14 и 16 до первоначального значени  напр жени  логической единицы. После окончани  действи  тактового сигнала на цшпе 8 через транзистор 3 происходит- перераспределение зар дов между узловыми емкост ми 14 и 15, в результате которого обе емкости зар жены до напр жени  логической единицы. Так происходит хранение в  чейке пам ти напр жени  логической единицы. Теперь пусть на входе 10  чейки пам ти - логическа  единица. Узлова  емкость 12 зар жена до напр жени  логической единицы, транзистор 1 открыт. После окончани  действи  тактового сигнала на шине 9 через транзистор 1 происходит разр д узловых емкостей 14 и 15 до напр жени  логического нул . Значение емкости МДП-конденсатора 7 при этом минимальное. Поэтому во врем  действи  тактового сигнала на шине 8 на затвор транзистора 2 не передаетс  дополнительное напр жение и он остаетс  закрытым. Открываетс  транзистор 6 и происходит перераспределение зар дов между узловыми емкост ми 14, 15 и 16. А так как суммарное значение узловых емкостей 14 и 15 значительно пре:вышает значение емкости 16, то напр жение на узловых емкост х 14 и 15 хоть и повышаетс , однако остаетс  меньше максимального значени  напр жени  логического нул . После окончани  действи  тактового сигнала на шине 8 транзистор 6 закрываетс , а на узловых емкост х 14, 15 и 16 запоминаетс  напр жение логического нул . Токи утечки оказь1вают полезное действие на процесс хранени  напр жени  логического нул  на узловых емкост х, поэтому оно может сохран тьс  сколь угодно долго.
Таким образом, вследст.ие наличи  новых св зей в предлагаемой  чейке пам ти значительно уменьшаетс  потребл ема  мощность, поскольку полностью исключена возможность протекани - сквозных токов.

Claims (3)

  1. Формула изобретени 
    Ячейка пам ти дл  регистра сдвига, содержаща  первый и второй МДП-транзисторы, соединенные триГгертой св зью, управл ющий МДШ-транзистор, сток которого соединен с истоками первого и второго МДП-транзисторов , накопительный элемент, например МДПкоиденсатор , одна из обкладок которого соединена с первой тактовой шиной, затвором первого зар дного МДП-транзистора и затвором передающего МДП-транзистора, второй зар дный МДП-транзистор, исток которого соеданен со стоком управл ющего МДП-транзистора , и вторую тактовую шину, о т л и ч аю .щ а   с   тем, что, с целью уменьшени 
    потребл емой  чейки пам ти мощности, в не  истсмс управл ющего МДП-транзистора соединен со стоком н затвором второго зар двого МДШ-транзистора и второй тактовой шиной,
    затвор управл ющего МДП-траншстора подключен ко входу  чейки пам ти, сток первого зар дного МДП-транзистора соёдиве  с первой тактовой иганой, стоки первого н второго МДП-транзисторе соединены соответственно
    с истсжом первого зар дного МДП- т ранзвсгира с другой обкладкой МДП-конпешатор сток передающего МДП-транзистора ооеднне  с выходом  чейки пам ти, исток - с истоком второго зар дного МДП-т{анэтстора.
    Источники информации,
    прин тые во внимание при экспертизе 1. Букреев И. Н. и др. Мшероэлектрошые схемы цифровых устройств. М., Изд-во Х оветское радио, 1973, с. 99-101.
  2. 2. Авторское свидетельство СССР № 387437, кл. G 11 С 19/28, 1970.
  3. 3. Авторское свидетельство СССР № 680055,1 кл. G 11 С 19/28, 1977 (прототип).
    I,
    Т
    13
    еfS
    н
    Z
    J
    i00-tЛ Г
    ff
SU802935070A 1980-06-02 1980-06-02 Ячейка пам ти дл регистра сдвига SU902075A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802935070A SU902075A1 (ru) 1980-06-02 1980-06-02 Ячейка пам ти дл регистра сдвига

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802935070A SU902075A1 (ru) 1980-06-02 1980-06-02 Ячейка пам ти дл регистра сдвига

Publications (1)

Publication Number Publication Date
SU902075A1 true SU902075A1 (ru) 1982-01-30

Family

ID=20899888

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802935070A SU902075A1 (ru) 1980-06-02 1980-06-02 Ячейка пам ти дл регистра сдвига

Country Status (1)

Country Link
SU (1) SU902075A1 (ru)

Similar Documents

Publication Publication Date Title
KR0158006B1 (ko) 캐패시터와 트랜지스터를 사용하는 지연 회로
US4365174A (en) Pulse counter type circuit for power-up indication
EP0053428B1 (en) A memory device including a sense amplifier
US3610951A (en) Dynamic shift register
GB1459951A (en) Shift registers
SU902075A1 (ru) Ячейка пам ти дл регистра сдвига
CA1149473A (en) High voltage clock generator
US4401904A (en) Delay circuit used in semiconductor memory device
EP0664614A1 (en) Decoder circuit which resists a fluctuation of a power supply
SU706880A1 (ru) Элемент пам ти дл регистра сдвига
SU1226527A1 (ru) Формирователь импульсов
SU573884A1 (ru) Логический элемент "не"
SU410466A1 (ru)
SU1274001A1 (ru) Ячейка пам ти с внутренней регенерацией
SU1596387A1 (ru) Формирователь импульсов
SU980160A1 (ru) Дешифратор дл запоминающего устройства
SU788176A1 (ru) Полупроводниковое запоминающее устройство
SU1476535A1 (ru) Регистр сдвига
SU858093A1 (ru) Усилитель считывани
SU503295A1 (ru) Ячейка пам ти дл регистра сдвига
KR900007929B1 (ko) 전압 램프 속도(Ramp Speed) 제어회로
SU320056A1 (ru) ВСЕСОЮЗН.АЯйЛКНТИ-лХКг^ГЯДЯ,БИБЛИОТЕКА
RU1783579C (ru) Триггер
SU1244787A1 (ru) Формирователь импульсов
SU832726A1 (ru) Адресный регистр