SU410466A1 - - Google Patents

Description

1

Изобретение относитс  к области радиотехники и вычислительной техники и может быть использовано в устройствах аналоговой обработки информации, в частности в интегральных аналоговых лини х задержки на МДП транзисторах и в аналоговых системах цифровой фильтрации.

В интегральных аналоговых лини х задержки на МДП транзисторах и в других цифровых устройствах аналогового типа используютс   чейки пам ти на МДП транзисторах, состо щие из электронного ключа, включенного между входом  чейки и затвором МДП транзистора, входна  емкость которого  вл етс  накопительной, и нагрузки.

Высокое входное сопротивление МДП транзистора и сопротивление разомкнутого электронного ключа обуславливаетс  в течение некоторого времени посто нством зар да, накопленного на емкости.

Из-за наличи  токов утечки между затвором и истоком МДП транзистора, входна  емкость которого  вл етс  накопительной, а также токов утечки через электронный ключ, со временем происходит разр д накопительной емкости, что приводит к изменению напр жени  на выходе  чейки.

Разр д накопительной емкости существенно уменьшает врем  хранени  информации в  чейке пам ти, что сужает область применени   чеек пам ти такого типа и усложн ет устройства, в которых эти  чейки используютс . Цель изобретени  - увеличение времени

хранени  информации в  чейках, пам ти на МДП транзисторах.

В предлагаемой  чейке пам ти эта цель достигаетс  за счет компенсации изменени  выходного напр жени   чейки путем синхронного изменени  сопротивлени  нагрузочного МДП транзистора, входна  емкость которого используетс  как накопительна  во вспомогательной схеме запоминани .

На чертеже изображена схема предлагаемой  чейки пам ти на МДП транзисторах.

Ячейка пам ти содержит ключевой транзистор 1, накопительный конденсатор 2, усилительный транзистор 3, дополнительный ключевой транзистор 4, дополнительный конденсатор 5 и нагрузочный транзистор 6.

Ячейка пам ти состоит из основной схемы запоминани  на транзисторах 1 и 3 и вспомогательной на транзисторах 4 и 6. Исток транзистора 1 соединен со входнь1м зажимом

 чейки, а сток - с затвором транзистора 3, входна  емкость 2 которого  вл етс  накопительной в основной схеме. Затвор транзистора 1 соединен с клеммой, на которую подаетс  напр жение с генератора импульсов.

Выходна  клемма  чейки соединена со стоком

транзистора 3. Транзистор 6  вл етс  нагрузочным дл  основной схемы запоминани  и включен между стоком транзистора 3 и источником питани . Затвор транзистора 6 соединен со стоком транзистора 4, исток которого подсоединен к источнику питани , а затвор - к затвору транзистора 1. Входна  емкость 5 транзистора 6  вл етс  накопительной во вспомогательной схеме запоминани .

Ячейка пам ти на МДП транзисторах работает следующим образом.

При подаче с генератора импульсов кратковременного напр жени  на затворы транзисторов 1 и 4, которые выполн ют функцию электронных ключей, в них возникают индуцированные каналы между стоками и истоками . В результате емкость 2 зар жаетс  до напр жени , равного входному, а накопительна  емкость 5 - до напр жени , равного разности между выходным напр жением  чейки и напр жением источника питани  (входное напр жение  чейки состоит из суммы напр жени  смещени  и напр жени  аналогового сигнала).

При этом посто нное напр жение смещени  в дес тки и сотни раз больще амплитуды аналогового сигнала. Вследствие этого на процесс разр да накопительной емкости 2 величина аналогового сигнала практически не вли ет. Разр д емкости 2 определ етс , в основном , посто нным напр жением смещени  и сопротивлени ми утечек. Таким образом, нежелательное изменение напр жени  на выходе  чейки в процессе хранени  информации  вл етс  практически детерминированной

функцией времени. Следовательно, такое изменение можно скомпенсировать путем синхронного изменени  сопротивлени  нагрузочного транзистора 6.

После прекращени  действи  импульса на затворах транзисторов 1 и 4 начинаетс  синхронный разр д емкостей 2 и 5. При правильно подобранных величинах емкостей 5 и 2 по мере уменьшени  напр жени  на емкости 2, а следовательно, и тока в транзисторе 3, происходит вызванное разр дом емкости 5 синхронное увеличение сопротивлени  нагрузочного транзистора 6, и выходное напр жение  чейки запоминани  остаетс  неизменным.

Предмет изобретени 

Ячейка пам ти на МДП транзисторах, содержаща  ключевой транзистор, сток которого подключен к источнику входного сигнала , затвор - к источнику сигнала управлени , исток - к накопительному конденсатору и затвору усилительного транзистора, сток которого соединен с истоком нагрузочного транзистора , сток нагрузочного транзистора подключен к источнику питани , отличающа с  тем, что, с целью увелечени  времени храпени  информации, в  чейку введены дополнительный ключевой транзистор, исток которого соединен с затвором нагрузочного транзистора , затвор - с источником сигнала управлени , и накопительный конденсатор, включенный между затвором и истоком нагрузочного транзистора.

0//7Л/77