SU1080210A1 - Динамический инвертор на МДП-транзисторах - Google Patents
Динамический инвертор на МДП-транзисторах Download PDFInfo
- Publication number
- SU1080210A1 SU1080210A1 SU823522459A SU3522459A SU1080210A1 SU 1080210 A1 SU1080210 A1 SU 1080210A1 SU 823522459 A SU823522459 A SU 823522459A SU 3522459 A SU3522459 A SU 3522459A SU 1080210 A1 SU1080210 A1 SU 1080210A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inverter
- gate
- source
- transistor
- drain
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
ДИНАМИЧЕСКИЙ ИНВЕРТОР НА МДП-ТРАНЗИСТОРАХ, содержащий управл ющий транзистор, исток которого подключен к шине нулевого .потенциала, затвор вл етс информационньм входом инвертора, сток соединен с истоком первого нагрузочного тран- . зистора и вл етс выходом инвертора, сток первого нагрузочного транзистора подключен к истоку и затвору второго нагрузочного транзистора, сток которого подключен к шине питани , отличающийс тем, что, с целью повьпиени быстродействи инвертора, в него введен транзистор св зи, сток которого вл ет- :с тактовым входом инвертора, исток подключен к затвору первого нагрузочного транзистора, а затвор соединен с шиной питани .i
Description
оо о ю
4
I
Изобретение отьюситс к вычислительной технике и может быть использовано дл создани запоминающих устройств (ЗУ) на МДП-транзисторах.
В современных быстродействунлцих .статических ЗУПВ с микромощным режимом хранени информации в качеств нагрузочных элементов в формировател х различных сигналов и других периферийных каскадах примен ютс последовательно включенные объединеный и обогащенный МДП-транзисторы
Ги.
Наиболее близок к предлагаемому динамический инвертор, содержащий управл ющий транзистор, исток которого подключен к шине нулевого потенциала , затвор вл етс входом инвертора, сток соединен с истоком первого нагрузочного транзистора и вл етс выходом динамического инвертора , затвор первого нагрузочного транзистора вл етс тактовым входом, сток подключен к истоку и затвору второго нагрузочного транзистора , работающего в режиме объединени , сток которого подключен к шине питани 2J.
Недостатком данного инвертора вл ютс потери уровн логической единицы и низкое быстродействие при передаче сигнала от стока к истоку первого нагрузочного транзистора , работающего в режиме обогащени .
Цель изобретени - повышение быстродействи динамического инвертора на МДП-транзисторах.
Указанна цель достигаетс тем, что в динамический инвертор на МДПтранзисторах , содержащий управл ющий транзистор, исток которого подключен к шине нулевого потенциала, затвор вл етс информационным входом инвертора, сток соединен с истоником первого нагрузочного транзистора и вл етс выходом инвертора, сток первого нагрузочного транзистора подключен к истоку и затвору второго .нагрузочного транзистора, сток которого подключен к шине питани , введен транзистор св зи, сток которого вл етс тактовым входом инвертора , исток подключен к затвору первого нагрузочного транзистора, а затвор соединен с шинОй питани .
На фиг.1 представлена принципигшна схема динамического инвертора н МДП-транзисхорах; на фиг.2 - временна диаграмма его работы.
Динамический инвертор на МДПтранзисторах состоит из управл ицего транзистора 1, затвор которого
подключен к входной шине 2, сток к выходной, шине 3 нагрузочных транзисторов , исток первого 4 из которых , работающего в режиме обогаще . НИН, подключен к выходной шине 3, затвор - к истоку транзистора св зи 5, сток - к истоку и затвору второго нагрузочного транзистора 6, сток которого подключен к шине питани 7, затвор транзистора св зи подключен
0 к шине питани 7, сток - к первой тактовой шине в.
Предлагаемый динамический инвертор на ВДП-транзисторах работает следующим образом.
5 В исходном состо нии (до момента времени to) напр жение на входной шине 1)2 высокое, управл ющий транзистор 1 открыт, а напр жение на первой тактовой шине Ц, и следовательно, узле « низкое, первый нагрузочный транзистор .4 закрыт, а напр жение на выходной шине 3 низкое, осуществл етс инвертирование уровн логической единицы, поданной иа вход
5 инвертора. При этом отсутствует
протекание сквозного тока через инвертор , так как нагрузочный транзистор 4 закрыт. С момента времени высокое, напр жение В узле о( высокое, открываетс транзистор 4. В момент времени i напр жение на входной шине 2 равно логическому нулю. Управл ющий транзистор 1 закрыт , и осуществл етс зар д выходной емкости через нагрузочные траизис5 торы 4 и 6. Благодар наличию внутренней емкостной св зи м&гспу каналом и затвором транзистора напр жение в узле начинает возрастать. Введенный транзистор св зи обеспечивает
0,отсечку .узла ci от первой тактовой
шины 8.
Указанные Факторы поэволюот осуществл ть подброс напр жени на эатворе первого нагрузочного транзистора (узел 01), а следовательно, обеспечить плавак дий режим его работы. При зтом осуществл етс быстра передача сигнала от стока к истоку прибора и исключаетс потер уровн
логической единицы, поэтому на выходной шине 3 формируетс полный уровень логической единицы (осуществл етс инвертирование уровн логического нул на входе инвертора).
Таким образом, предлагаемое
изобретение позвол ет обеспечить плавающий режим работы нагрузочного транзистора инвертора, работающего в режиме обогащени , и т&л самом
повысить его быстродействие.
V9
rl
Claims (1)
- ДИНАМИЧЕСКИЙ ИНВЕРТОР НА МДП-ТРАНЗИСТОРАХ, содержащий управляющий транзистор, исток которого подключен к шине нулевого .потенциа ла, затвор является информационным входом инвертора, сток соединен с истоком первого нагрузочного тран- . зистора и является выходом инвертора, сток первого нагрузочного транзистора подключен к истоку и затвору второго нагрузочного транзистора, сток которого подключен к шине питания, отличающийся тем, что, с целью повышения быстродейст вия инвертора, в него введен транзистор связи, сток которого являет'ся тактовым входом инвертора, исток подключен к затвору первого нагрузочного транзистора, а затвор соединен с шиной питания.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823522459A SU1080210A1 (ru) | 1982-12-20 | 1982-12-20 | Динамический инвертор на МДП-транзисторах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823522459A SU1080210A1 (ru) | 1982-12-20 | 1982-12-20 | Динамический инвертор на МДП-транзисторах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1080210A1 true SU1080210A1 (ru) | 1984-03-15 |
Family
ID=21039371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823522459A SU1080210A1 (ru) | 1982-12-20 | 1982-12-20 | Динамический инвертор на МДП-транзисторах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1080210A1 (ru) |
-
1982
- 1982-12-20 SU SU823522459A patent/SU1080210A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Патент US № 4096584, кл. G 11 С 11/40, опублик. 1978.2. Авторское свидетельство СССР W 478361, кл. G 11 С 11/40, 1975(прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6437797A (en) | Eprom device | |
KR890010906A (ko) | 스태틱 ram의 출력회로 | |
KR900002558A (ko) | 출력회로 | |
EP0685806A4 (en) | SEMICONDUCTOR DEVICE. | |
GB1459951A (en) | Shift registers | |
KR880009375A (ko) | 씨모오스 어드레스 버퍼 | |
SU1080210A1 (ru) | Динамический инвертор на МДП-транзисторах | |
US4354123A (en) | High voltage clock generator | |
JPS5677983A (en) | Decorder circuit | |
KR920001844A (ko) | 플립플롭 회로 및 그 로직 상태 제공 방법 | |
KR920010907A (ko) | 자유 전하 회로 | |
SU535010A1 (ru) | Устройство выхода мдп интегральных схем на индикатор | |
SU646441A1 (ru) | Инвертор на мдп-транзисторах | |
SU997251A1 (ru) | Логический элемент "Импликаци | |
KR100762841B1 (ko) | 저전압구동레벨쉬프터 | |
SU902258A1 (ru) | Буферное устройство | |
US4464586A (en) | Squaring circuit bypass | |
KR890007286A (ko) | 제어신호 출력회로 | |
SU570108A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU1018250A1 (ru) | Логический элемент | |
SU1129739A1 (ru) | Преобразователь уровней напр жени на дополн ющих МДП-транзисторах | |
SU1338024A1 (ru) | Формирователь сигнала выборки на МДП-транзисторах | |
SU1492452A1 (ru) | Триггер со счетным входом на взаимодополн ющих МДП-транзисторах | |
SU591091A1 (ru) | Устройство сопр жени бипол рных и МДП логических устройств | |
SU661797A1 (ru) | Устройство согласовани на мпд-транзисторах |