KR970018690A - 비대칭 트랜지스터 및 그의 형성 방법 - Google Patents

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이친 첸
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윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

트랜지스터 및 트랜지스터를 형성하는 방법, 트랜지스터(10)은 기판(12)내에 배치되어 있는 소스 영역(20) 및 드레인 영역(22)을 포함하고 있다. 트랜지스터(1)은 또한 소스 영역(20)과 드레인 영역(22) 사이의 기관(12)내에 형성된 제2 도전형의 비대칭 채널 영역(24)를 포함하고 있다. 비대칭 채널 영역(24)은 드레인 영역(22)에 인접한 곳 보다는 소스 영역(20)에 인접해 있는 곳에서 제2 도전형의 도펀트 농도가 더 낮다.

Description

비대칭 트랜지스터 및 그의 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 2은 본 발명의 제1 실시예에 따른 비대칭 트랜지스터의 단면도.

Claims (18)

  1. 제1 도전형의 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측 상의 상기 기판 내에 상기 제1 도전형과 반대의 제2 도전형의 소스 영역과 드레인 영역을 형성하는 단계; 및 상기 드레인 영역에 인접한 곳 보다는 상기 소스 영역에 인접한 곳에서 더 낮은 농도의 상기 제1 도전형 도펀트를 갖고 있는 비대칭 채널 영역을 상기 소스 영역과 상기 드레인 영역 사이에 형성하는 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 비대칭 채널 영역 형성 단계는 상기 드레인 영역에 인접한 상기 기판 내에 상기 제1 도전형의 도우프된 영역을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  3. 제2항에 있어서, 상기 도우프된 영역은 상기 기판의 도펀트 농도와 상기 드레인 영역의 도펀트 농도 사이의 도펀트 농도를 갖고 있는 트랜지스터 형성 방법.
  4. 제2항에 있어서, 상기 도우프된 영역 형성 단계가 상기 제1 도전형의 도펀트를 주입하는 것을 포함하는 트랜지스터 형성 방법.
  5. 제4항에 있어서, 상기 주입 단계는 경사식 주입인 트랜지스터 형성 방법.
  6. 제1항에 있어서, 상기 비대칭 채널 영역 형성 단계는 상기 소스 영역에 인접한 상기 게이트 전극 아래로 상기 기판의 일부분을 상기 제2도전형 도펀트로 카운터도우핑하는 것을 포함하는 트랜지스터 형성 방법.
  7. 제6항에 있어서, 상기 기판의 상기 일부는 상기 제1 도전형이며 상기 기판의 도펀트 농도 보다 낮은 도펀트 농도 레벨을 갖고 있는 트랜지스터 형성 방법.
  8. 기판 상에 게이트 전극을 형성하는 단계; 소스측과 드레인측을 갖고 있으며 상기 소스측이 상기 드레인측 보다 더 낮은 제1 도전형의 도펀트 농도를 갖고 있는 비대칭 채널 영역을 상기 게이트 전극 아래로 형성하는 단계; 상기 제1 도전형과 반대의 제2 도전형을 갖고 있는, 상기 채널 영역의 상기 소스측의 소스 영역과 상기 채널 영역의 상기 드레인측의 드레인 영역을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  9. 제8항에 있어서, 상기 비대칭 채널 영역을 형성 단계는 상기 드레인측의 상기 게이트 전극에 인접한 곳에 상기 제1 도전형의 도우프된 영역을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 도우프된 영역은 상기 기판의 도펀트 농도와 상기 드레인 영역의 도펀트 농도사이의 도펀트 농도를 갖고 있는 트랜지스터 형성 방법.
  11. 제9항에 있어서, 상기 도우프된 영역 형성 단계는 상기 제1 도전형의 도펀트를 주입하는 것을 포함하는 트랜지스터 형성 방법.
  12. 제11항에 있어서, 상기 주입 단계는 경사식 주입인 트랜지스터 형성 방법.
  13. 제8항에 있어서, 상기 비대칭 채널 영역 형성 단계는 상기 소스측에 인접한 상기 게이트 전극 아래의 상기 기판의 일부분을 상기 제2 도전형 도펀트로 카운터도우핑하는 단계를 포함하는 트랜지스터 형성 방법.
  14. 제13항에 있어서, 상기 기판의 상기 일부분은 상기 제1 도전형이며, 상기 기판의 도펀트 농도 보다 낮은 도펀트 농도 레벨을 갖고 있는 트랜지스터 형성 방법.
  15. 기판 내에 배치된 상기 제1 도전형의 소스 영역;
    상기 기판 내에 배치된 상기 제1 도전형의 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 내에 배치된 제2 도전형의 비대칭 채널 영역을 포함하며, 상기 비대칭 채널 영역은 상기 드레인 영역에 인접한 곳에서 보다 상기 소스 영역에 인접한 곳에서 더 낮은 상기 제2 도전형의 도펀트 농도를 갖고 있는 트랜지스터.
  16. 제15항에 있어서, 상기 비대칭 채널 영역은 상기 드레인 영역에 인접한 제2 도전형의 도우프된 영역을 포함하는 트랜지스터.
  17. 제16항에 있어서, 상기 도우프된 영역은 상기 기판 보다는 높지만 상기 드레인 영역 보다는 낮은 도펀트 농도를 갖고 있는 트랜지스터.
  18. 제15항에 있어서, 상기 비대칭 채널 영역은 상시 소스 영역에 인접한 카운터도우프된 영역을 포함하는 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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