JPH05335571A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05335571A JPH05335571A JP16377692A JP16377692A JPH05335571A JP H05335571 A JPH05335571 A JP H05335571A JP 16377692 A JP16377692 A JP 16377692A JP 16377692 A JP16377692 A JP 16377692A JP H05335571 A JPH05335571 A JP H05335571A
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- JP
- Japan
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- well
- drain
- gate
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 パンチスルー耐圧を確保し、ドレイン電流の
減少を防止しつつ微細化して、高速動作を可能とする。 【構成】 ｎ型Ｓｉ基板１１上に不純物濃度の低いｐ型
ウエル１２と不純物濃度の高いｐ型ウエル１３とが隣接
して形成されており、それらの上にゲート酸化膜１４と
ゲート電極１６とが形成されている。また、ｐ型ウエル
１２内にｎ型ソース領域１７が形成されており、ｐ型ウ
エル１３内にはｎ型ドレイン領域１８が形成されてい
る。このとき、ゲート電極１６下のｎ型ソース領域１７
とｎ型ドレイン領域１８との間の部分がゲート領域（チ
ャネル領域）１９である。
減少を防止しつつ微細化して、高速動作を可能とする。 【構成】 ｎ型Ｓｉ基板１１上に不純物濃度の低いｐ型
ウエル１２と不純物濃度の高いｐ型ウエル１３とが隣接
して形成されており、それらの上にゲート酸化膜１４と
ゲート電極１６とが形成されている。また、ｐ型ウエル
１２内にｎ型ソース領域１７が形成されており、ｐ型ウ
エル１３内にはｎ型ドレイン領域１８が形成されてい
る。このとき、ゲート電極１６下のｎ型ソース領域１７
とｎ型ドレイン領域１８との間の部分がゲート領域（チ
ャネル領域）１９である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に製造さ
れたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field E
ffect Transistor) に関するものである。
れたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field E
ffect Transistor) に関するものである。
【０００２】
【従来の技術】従来より、同一半導体基板上の複数箇所
に不純物を注入して複数のウエルを作り、それぞれのウ
エルにトランジスタを形成してＬＳＩを製造している。
特に、同一半導体基板上に異なる導電性を持つウエルを
複数設けることにより、ＣＭＯＳやＢｉＣＭＯＳを構成
することができる。
に不純物を注入して複数のウエルを作り、それぞれのウ
エルにトランジスタを形成してＬＳＩを製造している。
特に、同一半導体基板上に異なる導電性を持つウエルを
複数設けることにより、ＣＭＯＳやＢｉＣＭＯＳを構成
することができる。
【０００３】この様に、半導体基板上に設けられたＭＯ
ＳＦＥＴの例として、ｎ型のＭＯＳＦＥＴとその製造方
法を図３（Ａ）〜（Ｄ）に示す工程図と共に説明する。
まず、同図（Ａ）に示すようにｎ型Ｓｉ（シリコン）基
板１上のｎ型ＭＯＳＦＥＴを形成したい部分にＢ+ （ボ
ロン）をイオン注入して熱処理を行い、ｐ型ウエル２を
形成する。そして、同図（Ｂ）に示すようにゲート酸化
膜４とＰ（リン）をドーブしたポリシリコン５とをこの
ｐ型ウエル２上に形成し、このポリシリコン５を図示せ
ぬホトレジストをマスクとしてドライエッチングを行っ
てゲート電極６を形成する（同図（Ｃ））。さらに、同
図（Ｄ）に示すようにＡｓ+ （ヒ素）をイオン注入して
熱処理を行い、ゲート電極６の両側のｐ型ウエル２内に
ｎ型ソース領域７及びｎ型ドレイン領域８を形成する。
このとき、ゲート電極６下のｎ型ソース領域７とｎ型ド
レイン領域８との間の部分がゲート領域（チャネル領
域）９となる。最後に、ｎ型ソース領域７とｎ型ドレイ
ン領域８上に、それぞれ図示せぬソース電極、ドレイン
電極を設けることにより、ｎ型ＭＯＳＦＥＴを製造する
ことができる。
ＳＦＥＴの例として、ｎ型のＭＯＳＦＥＴとその製造方
法を図３（Ａ）〜（Ｄ）に示す工程図と共に説明する。
まず、同図（Ａ）に示すようにｎ型Ｓｉ（シリコン）基
板１上のｎ型ＭＯＳＦＥＴを形成したい部分にＢ+ （ボ
ロン）をイオン注入して熱処理を行い、ｐ型ウエル２を
形成する。そして、同図（Ｂ）に示すようにゲート酸化
膜４とＰ（リン）をドーブしたポリシリコン５とをこの
ｐ型ウエル２上に形成し、このポリシリコン５を図示せ
ぬホトレジストをマスクとしてドライエッチングを行っ
てゲート電極６を形成する（同図（Ｃ））。さらに、同
図（Ｄ）に示すようにＡｓ+ （ヒ素）をイオン注入して
熱処理を行い、ゲート電極６の両側のｐ型ウエル２内に
ｎ型ソース領域７及びｎ型ドレイン領域８を形成する。
このとき、ゲート電極６下のｎ型ソース領域７とｎ型ド
レイン領域８との間の部分がゲート領域（チャネル領
域）９となる。最後に、ｎ型ソース領域７とｎ型ドレイ
ン領域８上に、それぞれ図示せぬソース電極、ドレイン
電極を設けることにより、ｎ型ＭＯＳＦＥＴを製造する
ことができる。
【０００４】
【発明が解決しようとする課題】上記したようなＭＯＳ
ＦＥＴを高速化するために電流駆動能力を向上させるに
は、ＭＯＳＦＥＴを微細化して、ゲート領域の長さ（実
行チャネル長）を小さくする必要がある。そして、ＭＯ
ＳＦＥＴの微細化に伴なって、ゲート領域即ちウエルの
不純物濃度を高くしなければならないことが、スケーリ
ング則によって知られている。ところが、ゲート領域の
不純物濃度を高くすると、ドレイン飽和電圧が低下して
この電圧に比例するドレイン電流が減少する。また、ゲ
ート領域の不純物散乱が増加して電子や正孔の移動度が
低下し、高速化が妨げられるなど微細化によるメリット
が少なくなっていた。そして、ウエルの不純物濃度を低
くすると、ドレイン領域近傍の空乏層の広がりがすぐに
ソース領域に影響を及ぼして、しきい値電圧ＶTHが低下
し、パンチスルー耐圧が低くなってしまうという課題が
あった。
ＦＥＴを高速化するために電流駆動能力を向上させるに
は、ＭＯＳＦＥＴを微細化して、ゲート領域の長さ（実
行チャネル長）を小さくする必要がある。そして、ＭＯ
ＳＦＥＴの微細化に伴なって、ゲート領域即ちウエルの
不純物濃度を高くしなければならないことが、スケーリ
ング則によって知られている。ところが、ゲート領域の
不純物濃度を高くすると、ドレイン飽和電圧が低下して
この電圧に比例するドレイン電流が減少する。また、ゲ
ート領域の不純物散乱が増加して電子や正孔の移動度が
低下し、高速化が妨げられるなど微細化によるメリット
が少なくなっていた。そして、ウエルの不純物濃度を低
くすると、ドレイン領域近傍の空乏層の広がりがすぐに
ソース領域に影響を及ぼして、しきい値電圧ＶTHが低下
し、パンチスルー耐圧が低くなってしまうという課題が
あった。
【０００５】そこで本発明は、高速動作を行わせるため
に微細化してもパンチスルー耐圧を確保し、ドレイン電
流の減少を防止できる構造の半導体装置を提供すること
を目的とする。
に微細化してもパンチスルー耐圧を確保し、ドレイン電
流の減少を防止できる構造の半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の手段として、半導体基板に不純物を注入してできたウ
エル内にゲート領域とこのゲート領域とは異なる導電型
のソース領域及びドレイン領域を形成したＭＯＳＦＥＴ
を有する半導体装置において、前記ウエルに含まれる前
記不純物の濃度は前記ソース領域近傍よりも前記ドレイ
ン領域近傍のほうが高いことを特徴とする半導体装置を
提供しようとするものである。
の手段として、半導体基板に不純物を注入してできたウ
エル内にゲート領域とこのゲート領域とは異なる導電型
のソース領域及びドレイン領域を形成したＭＯＳＦＥＴ
を有する半導体装置において、前記ウエルに含まれる前
記不純物の濃度は前記ソース領域近傍よりも前記ドレイ
ン領域近傍のほうが高いことを特徴とする半導体装置を
提供しようとするものである。
【０００７】
【実施例】本発明の半導体装置の一実施例を図面と共に
説明する。図１は本発明の半導体装置の一実施例である
ｎ型ＭＯＳＦＥＴを示す構成図であり、ｎ型Ｓｉ（シリ
コン）基板１１上に不純物濃度の低いｐ型ウエル１２と
不純物濃度の高いｐ型ウエル１３とが隣接して形成され
ており、それらの上にゲート酸化膜１４とゲート電極１
６とが形成されている。また、ｐ型ウエル１２内にｎ型
ソース領域１７が形成されており、ｐ型ウエル１３内に
はｎ型ドレイン領域１８が形成されている。このとき、
ゲート電極１６下のｎ型ソース領域１７とｎ型ドレイン
領域１８との間の部分がゲート領域（チャネル領域）１
９である。そして、図示せぬドレイン電極からドレイン
電圧ＶD を印加し、ゲート電極１６にしきい値電圧ＶTH
以上の電圧を与えると、ドレイン領域１８とソース領域
１７との間にドレイン電流ＩD が流れる。
説明する。図１は本発明の半導体装置の一実施例である
ｎ型ＭＯＳＦＥＴを示す構成図であり、ｎ型Ｓｉ（シリ
コン）基板１１上に不純物濃度の低いｐ型ウエル１２と
不純物濃度の高いｐ型ウエル１３とが隣接して形成され
ており、それらの上にゲート酸化膜１４とゲート電極１
６とが形成されている。また、ｐ型ウエル１２内にｎ型
ソース領域１７が形成されており、ｐ型ウエル１３内に
はｎ型ドレイン領域１８が形成されている。このとき、
ゲート電極１６下のｎ型ソース領域１７とｎ型ドレイン
領域１８との間の部分がゲート領域（チャネル領域）１
９である。そして、図示せぬドレイン電極からドレイン
電圧ＶD を印加し、ゲート電極１６にしきい値電圧ＶTH
以上の電圧を与えると、ドレイン領域１８とソース領域
１７との間にドレイン電流ＩD が流れる。
【０００８】このような構造のＭＯＳＦＥＴでは、ソー
ス領域１７が不純物濃度の薄いｐ型ウエル１２で覆わ
れ、ｎ型ドレイン領域１８が不純物濃度の濃いｐ型ウエ
ル１３で覆われているので、パンチスルー耐圧を確保
し、ドレイン電流の減少を防止したまま微細化すること
ができる。即ち、通常パンチスルー耐圧を確保するに
は、ウエル濃度を高くして、電圧を印加した際の空乏層
の広がりを押さえる必要があるが、通常、ｐ型ウエル１
２との電位差により空乏層が広がってパンチスルーを起
こさせるのは、ドレイン領域１８側なので、ドレイン領
域１８の近傍のｐ型ウエル１２の不純物濃度を濃くして
おけば、ドレイン領域１８側の空乏層の広がりを押さえ
ることができる。そして、ソース領域１７とその近傍の
ｐ型ウエル１２との電位差は小さいので、ソース領域１
７側の空乏層はあまり広がらず、ソース領域１７の近傍
のｐ型ウエル１２の不純物濃度は薄くてもパンチスルー
耐圧にはほとんど影響を及ぼさない。
ス領域１７が不純物濃度の薄いｐ型ウエル１２で覆わ
れ、ｎ型ドレイン領域１８が不純物濃度の濃いｐ型ウエ
ル１３で覆われているので、パンチスルー耐圧を確保
し、ドレイン電流の減少を防止したまま微細化すること
ができる。即ち、通常パンチスルー耐圧を確保するに
は、ウエル濃度を高くして、電圧を印加した際の空乏層
の広がりを押さえる必要があるが、通常、ｐ型ウエル１
２との電位差により空乏層が広がってパンチスルーを起
こさせるのは、ドレイン領域１８側なので、ドレイン領
域１８の近傍のｐ型ウエル１２の不純物濃度を濃くして
おけば、ドレイン領域１８側の空乏層の広がりを押さえ
ることができる。そして、ソース領域１７とその近傍の
ｐ型ウエル１２との電位差は小さいので、ソース領域１
７側の空乏層はあまり広がらず、ソース領域１７の近傍
のｐ型ウエル１２の不純物濃度は薄くてもパンチスルー
耐圧にはほとんど影響を及ぼさない。
【０００９】また、図１に示すように、ＭＯＳＦＥＴが
飽和領域で動作中で、反転層１５及びピンチオフ点がｐ
型ウエル１２内にあるときのドレイン飽和電圧Ｖ
Dsatは、次の数１で表される。
飽和領域で動作中で、反転層１５及びピンチオフ点がｐ
型ウエル１２内にあるときのドレイン飽和電圧Ｖ
Dsatは、次の数１で表される。
【００１０】
【数１】
【００１１】但し、ＶG …ゲート電圧、ＶFB…フラット
バンド電圧、ＴOX…ゲート酸化膜厚、εox…酸化膜の誘
電率、ｑ…電子の電荷、εS …シリコンの誘電率、ＮA
…ウエルの不純物濃度、φF …フェルミ電位である。こ
こで、２（ＶG −ＶFB）》（ＴOX／εox）2 であること
から、数１より、ドレイン飽和電圧ＶDsatは、ｐ型ウエ
ル１２の濃度ＮA が大きくなるにつれて小さくなること
が判る。したがって、本実施例のように、ｐ型ウエル１
２の不純物濃度が小さい場合にはドレイン飽和電圧Ｖ
Dsatが大きくなり、飽和時のドレイン電流ＩD を増加さ
せることができる。
バンド電圧、ＴOX…ゲート酸化膜厚、εox…酸化膜の誘
電率、ｑ…電子の電荷、εS …シリコンの誘電率、ＮA
…ウエルの不純物濃度、φF …フェルミ電位である。こ
こで、２（ＶG −ＶFB）》（ＴOX／εox）2 であること
から、数１より、ドレイン飽和電圧ＶDsatは、ｐ型ウエ
ル１２の濃度ＮA が大きくなるにつれて小さくなること
が判る。したがって、本実施例のように、ｐ型ウエル１
２の不純物濃度が小さい場合にはドレイン飽和電圧Ｖ
Dsatが大きくなり、飽和時のドレイン電流ＩD を増加さ
せることができる。
【００１２】次に、上記したｎ型ＭＯＳＦＥＴの製造方
法を図２（Ａ）〜（Ｄ）と共に説明する。まず、同図
（Ａ）に示すようにｎ型Ｓｉ（シリコン）基板１１上の
ｎ型ＭＯＳＦＥＴを形成したい部分にＢ+ （ボロン）を
イオン注入して熱処理を行って、ｐ型ウエル１２を形成
し、さらに、ドレインを形成する部分にＢ+ （ボロン）
をイオン注入して熱処理を行い、ｐ型ウエル１３を形成
する（同図（Ｂ））。そして、ゲート酸化膜１４とＰ
（リン）をドーブしたポリシリコンとをこのｐ型ウエル
１２，１３上に形成し、このポリシリコンを図示せぬホ
トレジストをマスクとしてドライエッチングしてゲート
電極１６を形成する（同図（Ｃ））。さらに、同図
（Ｄ）に示すようにＡｓ+ （ヒ素）をイオン注入して熱
処理を行い、ゲート電極１６の両側のｐ型ウエル１２内
にｎ型ソース領域１７を形成し、ｐ型ウエル１３内にｎ
型ドレイン領域１８を形成する。このとき、ゲート電極
１６下のｎ型ソース領域１７とｎ型ドレイン領域１８と
の間の部分がゲート領域１９となる。最後に、ｎ型ソー
ス領域１７とｎ型ドレイン領域１８上に、それぞれ図示
せぬソース電極、ドレイン電極を設けることにより、ｎ
型ＭＯＳＦＥＴを製造することができる。
法を図２（Ａ）〜（Ｄ）と共に説明する。まず、同図
（Ａ）に示すようにｎ型Ｓｉ（シリコン）基板１１上の
ｎ型ＭＯＳＦＥＴを形成したい部分にＢ+ （ボロン）を
イオン注入して熱処理を行って、ｐ型ウエル１２を形成
し、さらに、ドレインを形成する部分にＢ+ （ボロン）
をイオン注入して熱処理を行い、ｐ型ウエル１３を形成
する（同図（Ｂ））。そして、ゲート酸化膜１４とＰ
（リン）をドーブしたポリシリコンとをこのｐ型ウエル
１２，１３上に形成し、このポリシリコンを図示せぬホ
トレジストをマスクとしてドライエッチングしてゲート
電極１６を形成する（同図（Ｃ））。さらに、同図
（Ｄ）に示すようにＡｓ+ （ヒ素）をイオン注入して熱
処理を行い、ゲート電極１６の両側のｐ型ウエル１２内
にｎ型ソース領域１７を形成し、ｐ型ウエル１３内にｎ
型ドレイン領域１８を形成する。このとき、ゲート電極
１６下のｎ型ソース領域１７とｎ型ドレイン領域１８と
の間の部分がゲート領域１９となる。最後に、ｎ型ソー
ス領域１７とｎ型ドレイン領域１８上に、それぞれ図示
せぬソース電極、ドレイン電極を設けることにより、ｎ
型ＭＯＳＦＥＴを製造することができる。
【００１３】以上、ｎ型ＭＯＳＦＥＴについて説明した
が、ｐ型ＭＯＳＦＥＴでもｐ型ソース領域近傍のｎ型ウ
エルの不純物濃度をｐ型ドレイン領域近傍のｎ型ウエル
の不純物濃度よりも薄くすることにより、同様の効果を
得ることができる。
が、ｐ型ＭＯＳＦＥＴでもｐ型ソース領域近傍のｎ型ウ
エルの不純物濃度をｐ型ドレイン領域近傍のｎ型ウエル
の不純物濃度よりも薄くすることにより、同様の効果を
得ることができる。
【００１４】
【発明の効果】本発明の半導体装置は、ウエルに含まれ
る不純物の濃度をソース領域近傍よりもドレイン領域近
傍のほうが高くなるように構成したので、パンチスルー
耐圧を確保し、ドレイン電流の減少を防止したまま微細
化することができる。その結果、高速動作を行う半導体
装置を実現することができるという効果がある。
る不純物の濃度をソース領域近傍よりもドレイン領域近
傍のほうが高くなるように構成したので、パンチスルー
耐圧を確保し、ドレイン電流の減少を防止したまま微細
化することができる。その結果、高速動作を行う半導体
装置を実現することができるという効果がある。
【図１】本発明の半導体装置の一実施例を示す構成図で
ある。
ある。
【図２】（Ａ）〜（Ｄ）は本発明の半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図３】（Ａ）〜（Ｄ）は従来例の製造方法を示す工程
図である。
図である。
１，１１ ｎ型Ｓｉ（シリコン）基板 ２，１２，１３ ｐ型ウエル ４，１４ ゲート酸化膜 ５ ポリシリコン ６，１６ ゲート電極 ７，１７ ｎ型ソース領域 ８，１８ ｎ型ドレイン領域 ９，１９ ゲート領域 １５ 反転層
Claims (1)
- 【請求項１】半導体基板に不純物を注入してできたウエ
ル内にゲート領域とこのゲート領域とは異なる導電型の
ソース領域及びドレイン領域を形成したＭＯＳＦＥＴを
有する半導体装置において、 前記ウエルに含まれる前記不純物の濃度は前記ソース領
域近傍よりも前記ドレイン領域近傍のほうが高いことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16377692A JPH05335571A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16377692A JPH05335571A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335571A true JPH05335571A (ja) | 1993-12-17 |
Family
ID=15780507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16377692A Pending JPH05335571A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
-
1992
- 1992-05-29 JP JP16377692A patent/JPH05335571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| EP0763855A3 (en) * | 1995-09-18 | 1998-10-21 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
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