CN111223877A - 阵列基板、阵列基板的制作方法和显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板、阵列基板的制作方法和显示面板。该阵列基板包括衬底；位于衬底上的薄膜晶体管，薄膜晶体管包括：半导体层，半导体层包括源极区、漏极区以及位于源极区和漏极区之间的沟道区；源极区与沟道区之间，以及漏极区与沟道区之间的导电支路上均设有轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。通过设置离子注入深度处到衬底的距离大于轻掺杂漏极区远离衬底的表面到衬底的距离。在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时提高了不同薄膜晶体管的均匀性。

Description

阵列基板、阵列基板的制作方法和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种阵列基板、阵列基板的制作方法和显示面板。
背景技术
薄膜晶体管可以应用于各种显示装置中。在显示装置中，薄膜晶体管可以用作开关，控制外部信号是否输入至显示装置中。薄膜晶体管在截止状态通常会有漏电流，导致外部信号输入至显示装置存在误差。通过在薄膜晶体管的沟道两侧设置轻掺杂漏极区(Lightly Doped Drain，LDD)降低薄膜晶体管的漏电流，但是同时增加了薄膜晶体管的制作难度和成本，而且会降低薄膜晶体管的均匀性。
发明内容
本发明提供一种阵列基板、阵列基板的制作方法和显示面板，以实现在减小薄膜晶体管的漏电流的同时降低工艺制程的复杂度，降低薄膜晶体管的制作成本，提高薄膜晶体管的均匀性。
第一方面，本发明实施例提供了一种阵列基板，包括：
衬底；
位于所述衬底上的薄膜晶体管，所述薄膜晶体管包括：
半导体层，包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区；所述源极区与所述沟道区之间，以及所述漏极区与所述沟道区之间的导电支路上均设有轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点。
可选地，所述轻掺杂漏极区相对于所述衬底的最高点与所述沟道区相对于所述衬底的最高点平齐。
可选地，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的上方，所述源极区的厚度和所述漏极区的厚度均不大于所述轻掺杂漏极区的厚度。
可选地，所述轻掺杂漏极区的厚度为50nm，所述源极区的厚度和所述漏极区的厚度均在30-50nm之间。
可选地，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的侧方，所述源极区的厚度和所述漏极区的厚度均大于所述轻掺杂漏极区的厚度。
可选地，所述轻掺杂漏极区的厚度为50nm，所述源极区的厚度和所述漏极区的厚度均在50-80nm之间。
第二方面，本发明实施例还提供了一种阵列基板的制作方法，包括：
在衬底上形成沟道区以及位于所述沟道区相对两侧的第一区和第二区；
遮蔽所述沟道区，对所述第一区和第二区进行离子注入，在所述第一区内形成源极区和轻掺杂漏极区，所述第二区形成漏极区和轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点；
基于所述沟道区、第一区和第二区形成薄膜晶体管。
可选地，所述遮蔽所述沟道区的步骤，包括：
通过位于所述沟道区上方的栅电极层遮蔽所述沟道区。
可选地，对所述第一区和第二区进行离子注入时，离子注入能量的范围为70—90KV，离子注入剂量的范围为5E+14—1E+15ions/cm2。
第三方面，本发明实施例还提供了一种显示面板，包括本发明任意实施例提供的阵列基板。
本发明实施例的技术方案，薄膜晶体管包括：半导体层，半导体层包括源极区、漏极区、沟道区和轻掺杂漏极区，沟道区位于源极区和漏极区之间；源极区与沟道区之间，以及漏极区与沟道区之间的导电支路上均设有轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。通过设置离子注入深度位于沟道区远离衬底的一侧，使离子注入深度处到衬底的距离大于轻掺杂漏极区远离衬底的表面到衬底的距离。随着离子浓度的扩散，离子浓度呈高斯分布，源极区和漏极区的掺杂浓度大于轻掺杂漏极区的掺杂浓度，从而可以实现通过一次离子注入即可实现源极区和/或漏极区为重掺杂区，轻掺杂漏极区为轻掺杂区，在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
附图说明
图1为现有的一种N型TFT器件的部分结构示意图；
图2为离子浓度与深度的分布图；
图3为离子注入深度和离子注入能量的关系图；
图4为本发明实施例提供的一种阵列基板的结构示意图；
图5为本发明实施例提供的另一种阵列基板的结构示意图；
图6为本发明实施例提供的一种阵列基板的制作方法的流程图；
图7为本发明实施例提供的步骤S310的结构示意图；
图8为本发明实施例提供的一种离子注入步骤的示意图；
图9为本发明实施例提供的另一种离子注入步骤的示意图；
图10为本发明实施例提供的另一种离子注入步骤的示意图；
图11为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
现有技术中，为了减小薄膜晶体管(Thin Film Transistor，TFT)的漏电流，可以在沟道两侧设置LDD。在截止状态下，LDD的电阻很高，从而减小TFT的漏电流。由于LDD的掺杂浓度小于源极区和漏极区的掺杂浓度，在制作TFT过程中，需要进行两道掺杂工艺，并且增加一道对LDD掺杂时掩膜的图形化工艺，步骤较多，成本较高。而且，LDD与源极区和漏极区相邻，在对位时容易出现偏差，从而影响TFT的均匀性。示例性地，图1为现有的一种N型TFT器件的部分结构示意图。如图1所示，TFT包括有源层，有源层包括沟道区101、源极区102、漏极区103和轻掺杂漏极区LDD。在有源层上还设置有栅极绝缘层104和栅极105。沟道区101的两侧设置的轻掺杂漏极区LDD分别为LDD1和LDD2，在LDD1远离沟道区101的一侧设置有源极区102，在LDD2远离沟道区101的一侧设置有漏极区103。LDD1的掺杂浓度小于有源极区102的掺杂浓度，LDD2的掺杂浓度小于漏极区103的掺杂浓度。因此，在形成TFT时，通过两道掺杂工艺分别对LDD注入浓度比较小的N型离子，以及对源极区102和漏极区103注入浓度比较大的N型离子。由于两次掺杂的位置不同，在不同的掺杂工艺中，分别对应不同的掩膜工艺，因此相对于只掺杂源极区102和漏极区103的TFT结构增加了一道掩膜工艺，步骤较多，成本较高。而且，LDD区与源极区102或漏极区103相邻，容易在刻蚀工艺中容易出现对位偏差，从而影响不同的TFT之间的均匀性。
针对上述技术问题，本发明实施例提供了一种阵列基板。该阵列基板包括衬底；位于衬底上的薄膜晶体管，薄膜晶体管包括：半导体层，包括源极区、漏极区以及位于源极区和漏极区之间的沟道区；源极区与沟道区之间，以及漏极区与沟道区之间的导电支路上均设有轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。
具体地，当薄膜晶体管导通时，薄膜晶体管中流过的电流可以从源极区，经过沟道区，流至漏极区，从而形成源极区-沟道区-漏极区的导电支路。在源极区-沟道区的导电支路上，以及沟道区-漏极区的导电支路上，还可以设置轻掺杂漏极区，用于减小薄膜晶体管的漏电流。源极区、漏极区和轻掺杂漏极区均可以通过对半导体层的相应位置掺杂离子形成。当薄膜晶体管为N型晶体管时，掺杂的离子为N型离子。当薄膜晶体管为P型晶体管时，掺杂的离子为P型离子。其中，源极区和漏极区为重掺杂区，轻掺杂漏极区为轻掺杂区。在离子注入时，可以通过掩膜工艺将沟道区覆盖，对沟道区外的半导体层进行离子注入。而且，离子浓度呈现高斯分布，即离子浓度由离子注入深度处向衬底厚度方向上下延伸时，离子浓度逐渐减小。其中，离子注入深度为离子注入时，离子透过膜层的厚度。
示例性地，图2为离子浓度与深度的分布图。如图2所示，横坐标为深度，纵坐标为离子浓度。其中，离子浓度最高点A为离子注入深度处的离子浓度。由图2可知，随着深度向衬底厚度方向上下延伸时，离子浓度逐渐减小。
轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。即轻掺杂漏极区远离衬底的表面到衬底的距离小于源极区和/或漏极区远离衬底的表面到衬底的距离。通过设置离子注入深度位于沟道区远离衬底的一侧，使离子注入深度处到衬底的距离大于轻掺杂漏极区远离衬底的表面到衬底的距离。随着离子浓度的扩散，离子浓度呈高斯分布，源极区和漏极区的掺杂浓度大于轻掺杂漏极区的掺杂浓度，从而可以实现通过一次离子注入即可实现源极区和/或漏极区为重掺杂区，轻掺杂漏极区为轻掺杂区，在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
需要说明的是，离子注入时的离子注入深度可以通过离子注入能量调节。图3为离子注入深度和离子注入能量的关系图。其中，横坐标为离子注入能量，纵坐标为离子注入深度。如图3所示，离子注入深度与离子注入能量为正比例关系。通过增加离子注入能量，可以增加离子注入深度。从而可以根据需要通过调节离子注入能量调节离子注入深度。
示例性地，图4为本发明实施例提供的一种阵列基板的结构示意图。如图4所示，该显示面板包括衬底10，位于衬底10上的薄膜晶体管，薄膜晶体管包括：半导体层210，半导体层210包括源极区211、漏极区212、沟道区213和轻掺杂漏极区214，沟道区213位于源极区211和漏极区212之间。源极区211和漏极区212均位于各自导电支路上轻掺杂漏极区214的侧方，源极区211的厚度和漏极区212的厚度均大于轻掺杂漏极区214的厚度。
具体地，半导体层210包括两个轻掺杂漏极区214，其中一个轻掺杂漏极区214位于沟道区213与源极区211之间，另外一个轻掺杂漏极区214位于沟道区213与漏极区212之间。轻掺杂漏极区214的电阻比较大，在薄膜晶体管中存在电流时，电流通过源极区211、漏极区212、沟道区213和轻掺杂漏极区214，以减小薄膜晶体管的漏电流。
另外，源极区211的厚度h1以及漏极区212的厚度h1均大于轻掺杂漏极区214的厚度h2，即源极区211和漏极区212存在相对于衬底10高出轻掺杂漏极区214的部分。在离子注入时，通过设置离子注入深度处位于源极区211和漏极区212高出轻掺杂漏极区214的部分，使得源极区211和漏极区212高出轻掺杂漏极区214的部分具有最大离子浓度。并且随着离子浓度的扩散，轻掺杂漏极区214的离子浓度小于源极区211和漏极区212高出轻掺杂漏极区214的部分的离子浓度。因此，可以实现通过一次离子注入即可实现源极区211和漏极区212为重掺杂区，轻掺杂漏极区214为轻掺杂区。在轻掺杂漏极区214减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
需要说明的是，源极区211和漏极区212高出轻掺杂漏极区214的厚度在一定范围内，使得源极区211和漏极区212的离子浓度比较大，轻掺杂漏极区214的离子浓度比较小。示例性地，轻掺杂漏极区214的厚度h2可以为50nm，源极区211的厚度h1以及漏极区212的厚度h1可以均在50-80nm之间。
另外，由于源极区和漏极区与轻掺杂漏极区的厚度不同，使得源极区和漏极区与轻掺杂漏极区的弯折稳定性好。
优选地，离子注入深度可以设置于源极区211和漏极区212高出轻掺杂漏极区214部分的中间厚度处，使得源极区211和漏极区212高出轻掺杂漏极区214部分的离子浓度均大于轻掺杂漏极区214的离子浓度，更好的实现源极区211和漏极区212具有重掺杂离子浓度，轻掺杂漏极区214具有轻掺杂离子浓度。
需要说明的是，薄膜晶体管还可以包括栅极绝缘层220和图案化的栅极230。图案化的栅极230可以作为离子注入时的掩膜结构。由于源极区211的厚度以及漏极区212的厚度均大于轻掺杂漏极区214的厚度，与轻掺杂漏极区214对应的栅极绝缘层220的厚度大于与源极区211和漏极区212对应的栅极绝缘层220的厚度。在进行离子注入时，当离子注入能量不变时，离子通过栅极绝缘层220注入至源极区211和漏极区212中的浓度大于离子通过栅极绝缘层220注入至轻掺杂漏极区214中的浓度。
另外，在其他实施例中，薄膜晶体管可以包括一个轻掺杂漏极区214，轻掺杂漏极区214可以设置于沟道区213与源极区211之间，或设置于沟道区213与漏极区212之间。
在上述技术方案的基础上，继续参考图4，轻掺杂漏极区214相对于衬底10的最高点与沟道区213相对于衬底10的最高点平齐。
具体地，轻掺杂漏极区214相对于衬底10的最高点与沟道区213相对于衬底10的最高点平齐，即为在衬底10的厚度方向上，轻掺杂漏极区214与沟道区213的厚度相等。而轻掺杂漏极区214相对于衬底10的最高点低于源极区211相对于衬底10的最高点和漏极区212相对于衬底10的最高点，因此在图案化半导体层210时，轻掺杂漏极区214和沟道区213在同一道工序中形成，源极区211和漏极区212在另一道工序中形成，因此可以只增加一次刻蚀工艺即可实现半导体层210的图案，尽可能地减少增加的工艺流程。而且，在保证源极区211和漏极区212与轻掺杂漏极区214之间的厚度差的基础上，尽可能的减小源极区211和漏极区212的厚度，从而有利于薄膜晶体管的轻薄化，同时有利于离子注入。
图5为本发明实施例提供的另一种阵列基板的结构示意图。如图5所示，源极区211和漏极区212均位于各自导电支路上轻掺杂漏极区214的上方，源极区211的厚度和漏极区212的厚度均不大于轻掺杂漏极区214的厚度。
具体地，半导体层210包括两个轻掺杂漏极区214。在垂直于衬底10的方向上，源极区211设置于其中一个轻掺杂漏极区214远离衬底10的一侧，源极区211在衬底10上的正投影与其对应的轻掺杂漏极区214在衬底10上的正投影重叠。漏极区212设置于另一轻掺杂漏极区214远离衬底10的一侧，漏极区212在衬底10上的正投影与其对应的轻掺杂漏极区214在衬底10上的正投影重叠。
在离子注入时，通过设置离子注入深度处位于源极区211和/或漏极区212内，最大离子浓度位于源极区211和/或漏极区212内。并且，随着离子向轻掺杂漏极区214扩散，离子扩散的深度越大，离子浓度减小，即位于源极区211和/或漏极区212靠近衬底10一侧的轻掺杂漏极区214的离子浓度比较小，从而可以实现通过一次离子注入即可实现源极区211和/或漏极区212为重掺杂区，轻掺杂漏极区214为轻掺杂区。在轻掺杂漏极区214减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
优选地，在离子注入时，离子注入深度处位于源极区211和/或漏极区212的厚度的中间位置，由于离子扩散成高斯分布，因此源极区211和/或漏极区2112中的离子浓度均大于轻掺杂漏极区214的中的离子浓度。
另外，源极区211的厚度和漏极区212的厚度均不大于轻掺杂漏极区214的厚度，在保证源极区211和漏极区212与轻掺杂漏极区214之间的厚度差的基础上，尽可能的减小源极区211和漏极区212的厚度，从而有利于薄膜晶体管的轻薄化，同时有利于离子注入。示例性地，轻掺杂漏极区的厚度可以为50nm，源极区的厚度和漏极区的厚度可以均在30-50nm之间。
本发明实施例还提供一种阵列基板的制作方法。图6为本发明实施例提供的一种阵列基板的制作方法的流程图。如图6所示，该方法包括：
S310、在衬底上形成沟道区以及位于沟道区相对两侧的第一区和第二区。
具体地，图7为本发明实施例提供的步骤S310的结构示意图。如图7所示，该衬底10可以是玻璃衬底、石英衬底、塑料衬底或其他适合材料的衬底。
衬底10上形成有半导体层，通过对半导体层图案化形成沟道区203和位于沟道区203两侧的第一区201和第二区202。半导体层图案化过程可以通过对沉积的非晶硅层采用光刻工艺进行构图形成。第一区201和第二区202设置于沟道区203的两侧，可以用于形成源极区、漏极区和轻掺杂漏极区。而且，第一区201和第二区202相对于衬底10的最高点高于沟道区203相对于衬底10的最高点，即第一区201和第二区202的最大厚度h3大于沟道区203的最大厚度h4。
另外，在形成非晶硅层之前，还可以在衬底10上形成缓冲层30。缓冲层30的材料示例性地可以为氮化硅、氧化硅或其他合适的材料。缓冲层30可以防止衬底10中的杂质离子扩散到之后形成的薄膜晶体管等电路层中，防止对薄膜晶体管的阈值电压和漏电流等特性产生影响。同时，缓冲层30还可以平坦化衬底10的表面。在形成非晶硅层之后，可以对非晶硅层进行去氢晶化，使非晶硅形成多晶硅，即非晶硅层转换成多晶硅层。
S320、遮蔽沟道区，对第一区和第二区进行离子注入，在第一区内形成源极区和轻掺杂漏极区，第二区形成漏极区和轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。
具体地，在离子注入时，对沟道区进行掩膜，然后对第一区和第二区进行离子注入。由于第一区和第二区的最大厚度大于沟道区的最大厚度，通过设置离子注入深度位于沟道区远离衬底的一侧，在离子浓度呈高斯分布时，第一区和第二区远离衬底的部分为重掺杂区域，形成源极区和漏极区，第一区和第二区靠近衬底的部分为轻掺杂区域，形成轻掺杂漏极区。从而可以实现通过一次离子注入即可形成轻掺杂漏极区、源极区和漏极区，在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
当第一区的厚度相等，第二区的厚度相等时，在进行离子注入后，源极区和漏极区均可以位于各自导电支路上轻掺杂漏极区的上方。示例性地，图8为本发明实施例提供的一种离子注入步骤的示意图。如图8所示，对第一区201和第二区202进行离子注入时，沟道区203可以采用掩膜版40覆盖，避免离子注入。对第一区201和第二区202进行离子注入时，可以设置离子注入深度位于第一区201和第二区202远离衬底10的部分，离子在离子注入处扩散，离子浓度呈高斯分布，因此第一区201和第二区202远离衬底10的部分的离子浓度比较大，可以作为源极区和漏极区，第一区201和第二区202靠近衬底10的部分的离子浓度比较小，可以作为轻掺杂漏极区，源极区和漏极区均可以位于各自导电支路上轻掺杂漏极区的上方。从而实现了在第一次离子注入的过程中形成轻掺杂漏极区、源极区和漏极区，在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，减少了制作薄膜晶体管的离子注入工艺和掩膜工艺，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。同时可以避免刻蚀工艺中不同薄膜晶体管的源极区和漏极区与轻掺杂漏极区的对位存在偏差，提高了不同薄膜晶体管的均匀性。
需要说明的是，可以通过调节离子注入能量调节离子注入深度。当第一区201和第二区202的膜层厚度为50-80nm时，可以设置离子浓度的范围为5E+14—1E+15ions/cm2，注入能量为15—30KV，实现对第一区201和第二区202的离子注入。
在其他实施例中，遮蔽沟道区的步骤，包括：
通过位于沟道区上方的栅电极层遮蔽所述沟道区。
具体地，栅电极层设置于沟道区远离衬底的一侧，在离子注入还可以通过栅电极层复用为掩膜版，对第一区和第二区进行离子注入。在衬底上形成沟道区、第一区和第二区之后，以及对第一区和第二区进行离子注入之前，还可以在远离沟道区的一侧形成栅极绝缘层220，然后形成栅极层。通过对栅极层图案化，形成栅电极层230。
图9为本发明实施例提供的另一种离子注入步骤的示意图。如图9所示，以栅电极层230为掩膜时，离子注入时离子通过栅极绝缘层220注入至第一区201和第二区202。离子注入深度处可以位于第一区201和第二区202远离衬底10的部分，或者位于栅极绝缘层220中，以使第一区201和第二区202远离衬底10的部分的离子浓度比较大，可以作为源极区和漏极区，第一区201和第二区202靠近衬底10的部分的离子浓度比较小，可以作为轻掺杂漏极区，轻掺杂漏极区与源极区和漏极区至少一个重叠。
通过采用栅电极层为掩膜，可以减少掩膜版的使用，减少掩膜版的对位过程，降低制作显示面板的难度和成本。
需要说明的是，以栅电极层230为掩膜进行离子注入时，由于离子需要通过栅极绝缘层220注入至第一区201和第二区202，相对于采用掩膜版直接进行离子注入的过程中，所需离子注入能量增加，使离子注入深度处位于第一区201和第二区202远离衬底10的部分。示例性地，可以设置离子注入剂量的范围为5E+14—1E+15ions/cm2，离子注入能量为85—100KV，实现对第一区201和第二区202的离子注入。
在其他实施例中，当第一区具有不同的厚度，第二区具有不同的厚度时，根据不同的厚度，可以将第一区分为第一子区和第二子区，第二子区位于第一子区和沟道区之间，第一子区的厚度大于第二子区以及沟道区的厚度；第二区包括第三子区和第四子区，第四子区位于第三子区和沟道区之间，第三子区的厚度大于第四子区以及沟道区的厚度。在离子注入前，可以在沟道区、第一区和第二区远离衬底的一侧形成栅极绝缘层，然后在栅极绝缘层远离衬底的一侧形成栅电极层，通过栅电极层复用为掩膜版进行离子注入。
具体地，图10为本发明实施例提供的另一种离子注入步骤的示意图。如图10所示，第一区201包括第一子区2011和第二子区2012，第二子区2012位于第一子区2011和沟道区203之间，第一子区2011的厚度大于第二子区2012以及沟道区203的厚度。在对第一区201进行离子注入时，通过设置离子注入深度处位于第一子区2011高于第二子区2012的部分，或位于栅极绝缘层220中，可以使第一子区2011中的离子浓度大于第二子区2012的离子浓度。同理，第二区202包括第三子区2021和第四子区2022，第四子区2022位于第三子区2021和沟道区203之间，第三子区2021的厚度大于第四子区2022以及沟道区203的厚度。在对第二区202进行离子注入时，通过设置离子注入深度处位于第三子区2021高于第四子区2022的部分，或位于栅极绝缘层220中，可以使第三子区2021中的离子浓度大于第四子区2022的离子浓度。因此，第一子区2011和第三子区2021分别作为源极区和漏极区，第二子区2012和第四子区2022作为轻掺杂漏极区。
在离子注入过程中，可以设置离子注入能量为70—90KV，离子注入剂量的范围为5E+14—1E+15ions/cm2，实现对第一区201和第二区202的离子注入。
S330、基于沟道区、第一区和第二区形成薄膜晶体管。
具体地，在形成源极区、漏极区和轻掺杂漏极区后，在半导体图案远离衬底的一侧沉积栅极绝缘层。栅极绝缘层覆盖半导体图案。栅极绝缘层可以通过等离子体增强化学气相沉积、常压化学气相沉积等方法沉积。在形成栅极绝缘层后，在栅极绝缘层上沉积栅极金属层，栅极金属层可以通过磁控溅射等方法沉积。然后对栅极金属层可以采用光刻工艺图案化，以形成栅极。在形成栅极后，可以依次形成层间绝缘层和源漏极层，并对源漏极层图案化形成源极和漏极。源极和漏极通过过孔分别与源极区和漏极区接触实现电连接，从而形成薄膜晶体管。
本发明实施例还提供了一种显示面板。图11为本发明实施例提供的一种显示面板的结构示意图。如图11所示，显示面板包括阵列基板500以及位于阵列基板500上的多个像素单元510，显示面板还可以包括位于阵列基板500上的多条扫描信号线520和多条数据信号线530，像素单元510可以设置于扫描信号线520与数据信号线530交叉设置形成的空间内，像素单元510可以在与之电连接的扫描信号线520输入的扫描信号的作用下，连通与之对应电连接的数据信号线530，数据信号线530向对应的像素单元510传输数据信号，依此实现显示装置的显示功能。
阵列基板500为本发明任意实施例提供的阵列基板，因此具备本发明任意实施例提供阵列基板相同的有益效果，此处不再赘述。显示面板可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框等任何具有显示功能的产品或部件。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种阵列基板，其特征在于，包括：
衬底；
位于所述衬底上的薄膜晶体管，所述薄膜晶体管包括：
半导体层，包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区；所述源极区与所述沟道区之间的导电支路以及所述漏极区与所述沟道区之间的导电支路上均设有轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点。
2.根据权利要求1所述的阵列基板，其特征在于，所述轻掺杂漏极区相对于所述衬底的最高点与所述沟道区相对于所述衬底的最高点平齐。
3.根据权利要求1所述的阵列基板，其特征在于，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的上方，所述源极区的厚度和所述漏极区的厚度均不大于所述轻掺杂漏极区的厚度。
4.根据权利要求3所述的阵列基板，其特征在于，所述轻掺杂漏极区的厚度为50nm，所述源极区的厚度和所述漏极区的厚度均在30-50nm之间。
5.根据权利要求1所述的阵列基板，其特征在于，所述源极区和所述漏极区均位于各自导电支路上所述轻掺杂漏极区的侧方，所述源极区的厚度和所述漏极区的厚度均大于所述轻掺杂漏极区的厚度。
6.根据权利要求5所述的阵列基板，其特征在于，所述轻掺杂漏极区的厚度为50nm，所述源极区的厚度和所述漏极区的厚度均在50-80nm之间。
7.一种显示面板，其特征在于，包括权利要求1-6任一所述的阵列基板。
8.一种阵列基板的制备方法，其特征在于，包括：
在衬底上形成沟道区以及位于所述沟道区相对两侧的第一区和第二区；
遮蔽所述沟道区，对所述第一区和第二区进行离子注入，在所述第一区内形成源极区和轻掺杂漏极区，所述第二区形成漏极区和轻掺杂漏极区，所述轻掺杂漏极区相对于所述衬底的最高点低于所述源极区相对于所述衬底的最高点和所述漏极区相对于所述衬底的最高点；
基于所述沟道区、第一区和第二区形成薄膜晶体管。
9.根据权利要求8所述的方法，其特征在于，所述遮蔽所述沟道区的步骤，包括：
通过位于所述沟道区上方的栅电极层遮蔽所述沟道区。
10.根据权利要求9所述的方法，其特征在于，对所述第一区和第二区进行离子注入时，离子注入能量的范围为70—90KV，离子注入剂量的范围为5E+14—1E+15ions/cm2。
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